JPS61290761A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61290761A JPS61290761A JP13320685A JP13320685A JPS61290761A JP S61290761 A JPS61290761 A JP S61290761A JP 13320685 A JP13320685 A JP 13320685A JP 13320685 A JP13320685 A JP 13320685A JP S61290761 A JPS61290761 A JP S61290761A
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- film
- mask
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に、バイポ
ーラ集積回路、ＭＯ５集積回路、ＦＥ’ｌ’集積回路な
どの、高速、高集積化に適したトランジスタ素子を形成
する製造方法に係る。
ーラ集積回路、ＭＯ５集積回路、ＦＥ’ｌ’集積回路な
どの、高速、高集積化に適したトランジスタ素子を形成
する製造方法に係る。
従来の技術
最近の集積回路の分野において、トランジスタのスイッ
チング速度の改良に対して、新しい技術が、展開されて
きている。これらの技術の主要な改良点は、例えば、バ
イポーラ集積回路においては、ＮＰＮトランジスタのコ
レクタ・ベース接合容量、コレクタ抵抗、ベース抵抗、
および素子分離容量等の低減と、安定で良好な不純物プ
ロファイルを有するエミッタ・ベース接合の形成に、主
眼がおかれている。超高速シリコン・バイポーラ・デバ
イスの製造技術で、最も簡便な方式として、スーパーセ
ルファラインドプロセスチクノロシー（５ｕｐｅｒ Ｓ
ｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎ
ｏｌｏｇｙ−３ＳＴ）（サカイ他、ソリッドステート素
子にっての１２回会議予稿集、東京、１９８０年８月、
６７−６８頁（５ＡＫＡＩ ｅｔａｌ −Ｐｒｏｃ −
ｏｆ １２ｔｈ Ｃｏｎｆ、 ｏｎ ５ｏｌｉｄ ５ｔ
ａｔｅ ｄｅｖｉｃｅｓ 、Ｔｏｋｙｏ。
チング速度の改良に対して、新しい技術が、展開されて
きている。これらの技術の主要な改良点は、例えば、バ
イポーラ集積回路においては、ＮＰＮトランジスタのコ
レクタ・ベース接合容量、コレクタ抵抗、ベース抵抗、
および素子分離容量等の低減と、安定で良好な不純物プ
ロファイルを有するエミッタ・ベース接合の形成に、主
眼がおかれている。超高速シリコン・バイポーラ・デバ
イスの製造技術で、最も簡便な方式として、スーパーセ
ルファラインドプロセスチクノロシー（５ｕｐｅｒ Ｓ
ｅｌｆ−ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎ
ｏｌｏｇｙ−３ＳＴ）（サカイ他、ソリッドステート素
子にっての１２回会議予稿集、東京、１９８０年８月、
６７−６８頁（５ＡＫＡＩ ｅｔａｌ −Ｐｒｏｃ −
ｏｆ １２ｔｈ Ｃｏｎｆ、 ｏｎ ５ｏｌｉｄ ５ｔ
ａｔｅ ｄｅｖｉｃｅｓ 、Ｔｏｋｙｏ。
Ａｕｇ、１９８０ 、ＰＰ、６７−６８ ）：サカイ他
、エレクトロニクス レターズ、 １９８３年４月１４
日、１９巻、８号、２８３頁−２８４頁（ＳＡＫＡＩａ
ｔａｌ、 ＩＣ１ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ
、 １ａ ｔｈ Ａｐｒｉｌｌ ９８３ 、Ｖｏｌ、
１９ 、Ａａ 、Ｐ Ｐ、２８３−２８４））が知られ
ている。このＳＳＴ方式の採用によって、１枚のホトマ
スクによシ、ベースおよびエミッタ領域、ベース電極の
引き出し部のポリシリコン領域を形成することができ、
従来の方式で使用していた３〜４枚のホトマスクの位置
合せ誤差をみこむ必要がなく、自己整合性が高く、微細
なトランジスタを、通常の光露光技術を用いて簡便に制
御性良く、製造することができる。
、エレクトロニクス レターズ、 １９８３年４月１４
日、１９巻、８号、２８３頁−２８４頁（ＳＡＫＡＩａ
ｔａｌ、 ＩＣ１ｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ
、 １ａ ｔｈ Ａｐｒｉｌｌ ９８３ 、Ｖｏｌ、
１９ 、Ａａ 、Ｐ Ｐ、２８３−２８４））が知られ
ている。このＳＳＴ方式の採用によって、１枚のホトマ
スクによシ、ベースおよびエミッタ領域、ベース電極の
引き出し部のポリシリコン領域を形成することができ、
従来の方式で使用していた３〜４枚のホトマスクの位置
合せ誤差をみこむ必要がなく、自己整合性が高く、微細
なトランジスタを、通常の光露光技術を用いて簡便に制
御性良く、製造することができる。
発明が解決しようとする問題点
高度の自己整合性によって形成される微細なトランジス
タが持っている技術上の問題点は、それぞれのデバイス
によって固有なものがあるが、例えクポリシリコンを用
いたＳＳＴ方式によるバイポーラトランジスタにおいて
、浅いベース拡散によって高速化をめざす場合、トラン
ジスタの構造とその製造方法に関係していくつかの問題
点が発生する。例えば、次のようなものがあげられる。
タが持っている技術上の問題点は、それぞれのデバイス
によって固有なものがあるが、例えクポリシリコンを用
いたＳＳＴ方式によるバイポーラトランジスタにおいて
、浅いベース拡散によって高速化をめざす場合、トラン
ジスタの構造とその製造方法に関係していくつかの問題
点が発生する。例えば、次のようなものがあげられる。
（１）エミッターが形成される内部ベースのプロファイ
ルは、高速化のため出来るだけ浅く急峻にするのが好ま
しい。このため、エミッター形成の直前に内部ベース領
域を形成するべきで、少なくとも内部ベースは、外部ベ
ース用のポリシリコン表面に絶縁膜を形成する酸化工程
の後で形成することが好ましい。
ルは、高速化のため出来るだけ浅く急峻にするのが好ま
しい。このため、エミッター形成の直前に内部ベース領
域を形成するべきで、少なくとも内部ベースは、外部ベ
ース用のポリシリコン表面に絶縁膜を形成する酸化工程
の後で形成することが好ましい。
（２）ベース・エミッター間の絶縁膜の電気的耐圧を改
善するためには、ベース表面の絶縁膜を３００ｏ〜５ｏ
ｏｏ人と出来る限り厚く形成すべきである。この時、外
部ベースとエミッター（内部ベース）との距離が大きく
なる。
善するためには、ベース表面の絶縁膜を３００ｏ〜５ｏ
ｏｏ人と出来る限り厚く形成すべきである。この時、外
部ベースとエミッター（内部ベース）との距離が大きく
なる。
（３）高速化のため外部ベースと内部ベースを浅く形成
してゆくと、（１）と（２）の状況において、外部ベー
スと内部ベースの接続が困難となる。
してゆくと、（１）と（２）の状況において、外部ベー
スと内部ベースの接続が困難となる。
本発明は、この様な点に鑑みてなされたもので、例えば
、ポリシリコン等の導電材膜を用いた浅い接合を有する
バイポーラトランジスタの動作部分の主要な構造におい
て、ベース領域等の接合およびその絶縁膜の形成を、自
己整合的に、安定で、制御性よく実現する半導体装置の
製造方法を提供する。
、ポリシリコン等の導電材膜を用いた浅い接合を有する
バイポーラトランジスタの動作部分の主要な構造におい
て、ベース領域等の接合およびその絶縁膜の形成を、自
己整合的に、安定で、制御性よく実現する半導体装置の
製造方法を提供する。
問題点を解決するための手段
本発明は、上述した問題点を解決するため、第１導電型
の半導体層の素子形成予定部上に、第１のマスク材膜を
形成する工程と、前記第１のマスク材膜上に、素子形成
予定部を規定する第２のマスク材パターンを形成する工
程と、前記第２のマスク材パターンの周辺に残置された
第３のマスク材膜で規定された寸法だけ離間させた第４
のマスク材パターンを形成する工程と、前記第２のマス
ク材パターンと第４のマスク材パターンをマスクとして
、第１のマスク材をエツチングして、第２のマスク材を
第１のマスク材膜に対してオーバーハングさせる工程と
、少なくとも前記オーバーハング部の下の第１導電型の
半導体層中に第２導電型の第１の半導体領域を形成する
工程と、前記オーバーハングの下に絶縁膜を残置させる
工程と前記絶縁膜と第４のマスク材との間に露出させた
半導体層中に第２導電型の第２の半導体領域を形成する
工程とからなる半導体装置の製造方法を提供するもので
ある。
の半導体層の素子形成予定部上に、第１のマスク材膜を
形成する工程と、前記第１のマスク材膜上に、素子形成
予定部を規定する第２のマスク材パターンを形成する工
程と、前記第２のマスク材パターンの周辺に残置された
第３のマスク材膜で規定された寸法だけ離間させた第４
のマスク材パターンを形成する工程と、前記第２のマス
ク材パターンと第４のマスク材パターンをマスクとして
、第１のマスク材をエツチングして、第２のマスク材を
第１のマスク材膜に対してオーバーハングさせる工程と
、少なくとも前記オーバーハング部の下の第１導電型の
半導体層中に第２導電型の第１の半導体領域を形成する
工程と、前記オーバーハングの下に絶縁膜を残置させる
工程と前記絶縁膜と第４のマスク材との間に露出させた
半導体層中に第２導電型の第２の半導体領域を形成する
工程とからなる半導体装置の製造方法を提供するもので
ある。
作用
本発明による手段を、例えば、バイポーラＮＰＮトラン
ジスタに適用した時、手段の各要素が下記の様な作用を
生じさせる。
ジスタに適用した時、手段の各要素が下記の様な作用を
生じさせる。
（１）第２のマスク材膜がオーバーハングシていた下の
部分に、中間ベースとなる第２導電型（ｐ型）の第２の
半導体領域を形成することができたので、外部ベースポ
リシリコン表面を絶縁化した後でエミッタ拡散用の開口
から浅い内部ベース領域を形成することができ、素子を
高速化することができる。
部分に、中間ベースとなる第２導電型（ｐ型）の第２の
半導体領域を形成することができたので、外部ベースポ
リシリコン表面を絶縁化した後でエミッタ拡散用の開口
から浅い内部ベース領域を形成することができ、素子を
高速化することができる。
（２）第２のマスク材膜のオーバーハングの下に絶縁膜
を残置させることができ、外部ベースと内部ペースの距
離を、比較的大きくすることができるので、ベース・エ
ミッタ間の絶縁耐性を強くすることができる。
を残置させることができ、外部ベースと内部ペースの距
離を、比較的大きくすることができるので、ベース・エ
ミッタ間の絶縁耐性を強くすることができる。
本発明の手段による作用は、ＭＯ８素子、接合形ＦＥＴ
等のゲート領域の主要部分にも適用することが可能で、
例えば、バイポーラの中間ベースの製法を、ＭＯ３素子
の低ドープト・ドレイン（Ｉ、ＤＤ）の形成に応用させ
ることができ、性能の優れた種々の半導体装置を実現す
ることができる。
等のゲート領域の主要部分にも適用することが可能で、
例えば、バイポーラの中間ベースの製法を、ＭＯ３素子
の低ドープト・ドレイン（Ｉ、ＤＤ）の形成に応用させ
ることができ、性能の優れた種々の半導体装置を実現す
ることができる。
実施例
第１図は、本発明の一実施例の方法によって形成された
バイポーラＮＰＮ）ランジスタの主要部の断面図で、導
電性のポリシリコン１２１から拡散されたエミッタとな
るｎ型の半導体領域１２３と、このエミッタ用のポリシ
リコン１２１の絶縁膜となるシリコン窒化膜１２ＯＡ
、 １２０Ｂ 、ポロン硅化ガラス（ＢＳＧ）１１２Ａ
、１１２Ｂを介して、ベース引き出し用の導電性のポリ
シリコン１１６に接続されたｐ型の半導体領域１１７Ａ
。
バイポーラＮＰＮ）ランジスタの主要部の断面図で、導
電性のポリシリコン１２１から拡散されたエミッタとな
るｎ型の半導体領域１２３と、このエミッタ用のポリシ
リコン１２１の絶縁膜となるシリコン窒化膜１２ＯＡ
、 １２０Ｂ 、ポロン硅化ガラス（ＢＳＧ）１１２Ａ
、１１２Ｂを介して、ベース引き出し用の導電性のポリ
シリコン１１６に接続されたｐ型の半導体領域１１７Ａ
。
１１７Ｂとが自己整合的に形成されていて、ベース引き
出し用のポリシリコン１１６の下に、外部ベースとなる
ｐ型半導体領域１１７人、１１７Ｂ。
出し用のポリシリコン１１６の下に、外部ベースとなる
ｐ型半導体領域１１７人、１１７Ｂ。
絶縁膜Ｂ５Ｇ１１２Ａ、１１２Ｂの下に中間ベースとな
るｐ型半導体領域１１８ム、 １１８Ｂ、内部ペースと
なるｐ型半導体領域１１２が形成されている。この自己
整合的に形成された中間ベースの存在が、先述した問題
点を解決する。
るｐ型半導体領域１１８ム、 １１８Ｂ、内部ペースと
なるｐ型半導体領域１１２が形成されている。この自己
整合的に形成された中間ベースの存在が、先述した問題
点を解決する。
第１図のＮＰＮ ）ランジスタにおいて、第１゜第２．
第３のマスク材膜は、すでに、除去されているが、第４
のマスク材パターンは、シリコン酸化膜１１１、第２マ
スク材がオーバーハングしていた下の部分に残置された
絶縁膜は、ＢＳＧ膜１１２ム、 １１２Ｂに対応し、さ
らに、第２導電型の第１と第２の半導体領域はそれぞれ
外部ベース領域１１７人、 １１７Ｂと中間ベース領域
１１８ム、 １１８Ｂに対応し、かつ、各領域の寸法は
１μｍ以下と微細になっている。
第３のマスク材膜は、すでに、除去されているが、第４
のマスク材パターンは、シリコン酸化膜１１１、第２マ
スク材がオーバーハングしていた下の部分に残置された
絶縁膜は、ＢＳＧ膜１１２ム、 １１２Ｂに対応し、さ
らに、第２導電型の第１と第２の半導体領域はそれぞれ
外部ベース領域１１７人、 １１７Ｂと中間ベース領域
１１８ム、 １１８Ｂに対応し、かつ、各領域の寸法は
１μｍ以下と微細になっている。
次に本発明方法の実施例として、第２図（ａ）〜（ｍ）
を用いて、具体的なバイポーラＮＰＮ）ランジスタの製
造方法について説明する。
を用いて、具体的なバイポーラＮＰＮ）ランジスタの製
造方法について説明する。
まず、ｐ型の半導体基板１０１にｎ型の埋込み層１０２
を形成し、この上にｎ型のエピタキシャル半導体層１０
３を形成し、素子分離のためのシリコン酸化膜（Ｓｉｎ
２） １ｃ）ａを通常の方法に従って形成した。半導
体層１０３上に、約６００人のシリコン酸化膜１０５お
よび約２００ｏ人のポリシリコン膜１０６を形成し、こ
れらの２層膜を第１のマスク材とし、さらに、約７００
０人のＣＶＤ−３ｉ０２膜１０７と約１０００人のシリ
コン窒化膜（Ｓｉｎ）１０Ｂを形成し、エミッタ形成予
定部上にホト・マスク工程によって、約１．２μ幅のレ
ジストパターン１０９を形成した。（第２図ｅ） ） 次ニ、レジストパターン１０９をマスクとして、シリコ
ン窒化膜１ｏｓ 、 ５ｉｏ２膜１０７を、異方性のり
アクティブ・イオン・エツチング（ＲＩＣＥ）等でエツ
チングし、パターンを形成した後、全面に、第３のマス
ク材膜となる約ｅｏｏｏ人の耐酸化性のシリコン窒化膜
１１０を堆積させた。（第２図（ｂ）） 次に、シリコン窒化膜１１０を、ＲＩＢ等の異方性のエ
ツチングにて主面に対して垂直にエツチングして、第２
のマスク材１０７Ａ 、１０８Ａの側面の被酸化材膜１
０６上に、第３のマスク材パターンとなるシリコン窒化
膜１１０Ａ 、 １１ ｏＢを残置させる。（第２図（
Ｃ）） 次に第２のマスク材パターン１０７人、 １０８Ａと第
３の耐酸化性のマスク材パターン１１０人。
を形成し、この上にｎ型のエピタキシャル半導体層１０
３を形成し、素子分離のためのシリコン酸化膜（Ｓｉｎ
２） １ｃ）ａを通常の方法に従って形成した。半導
体層１０３上に、約６００人のシリコン酸化膜１０５お
よび約２００ｏ人のポリシリコン膜１０６を形成し、こ
れらの２層膜を第１のマスク材とし、さらに、約７００
０人のＣＶＤ−３ｉ０２膜１０７と約１０００人のシリ
コン窒化膜（Ｓｉｎ）１０Ｂを形成し、エミッタ形成予
定部上にホト・マスク工程によって、約１．２μ幅のレ
ジストパターン１０９を形成した。（第２図ｅ） ） 次ニ、レジストパターン１０９をマスクとして、シリコ
ン窒化膜１ｏｓ 、 ５ｉｏ２膜１０７を、異方性のり
アクティブ・イオン・エツチング（ＲＩＣＥ）等でエツ
チングし、パターンを形成した後、全面に、第３のマス
ク材膜となる約ｅｏｏｏ人の耐酸化性のシリコン窒化膜
１１０を堆積させた。（第２図（ｂ）） 次に、シリコン窒化膜１１０を、ＲＩＢ等の異方性のエ
ツチングにて主面に対して垂直にエツチングして、第２
のマスク材１０７Ａ 、１０８Ａの側面の被酸化材膜１
０６上に、第３のマスク材パターンとなるシリコン窒化
膜１１０Ａ 、 １１ ｏＢを残置させる。（第２図（
Ｃ）） 次に第２のマスク材パターン１０７人、 １０８Ａと第
３の耐酸化性のマスク材パターン１１０人。
１１０Ｂをマスクとして、被酸化材膜であるポリシリコ
ン１０６を熱酸化させ素子形成予定部の半導体層１０３
上に約４６００人の比較的厚いシリコン酸化膜１１１を
第４のマスク材として形成した。（第２図（ｄ）） 次Ｋｇ３のマスク材パターン１１０人、１１０Ｂを除去
し、ＨＩＥ等の異方性のエツチングにて、第２のマスク
材パターン１０７Ａの周辺のポリシリコン１０６Ａを除
去して、湿式の等方エツチングにより、第２のマスク材
パターン１０７Ａの端部を約３０００人オーバーハング
させてから、シリコン酸化膜１０６をエツチングして、
半導体層１０３０表面を露出させ、全面に、約２０００
人のボロン硅化ガラス（ＢＳＧ）を堆積させ、ここで、
湿式の等方エツチングにて、ＢＳＧ膜を約２００ＯＡエ
ツチングして、第２のマスク材パターンの端部のオーバ
ーハングの下部にＢＳＧ膜１１２Ａ 、 １１２Ｂを残
置させて、全面に、ベース取シ出し用の導電材膜−とな
る約３０ｏＯ人のポリシリコン１１３、約１０ｏｏ人の
シリコン窒化膜１１４を堆積させ、第２のマスク材膜１
０７Ａ上のポリシリコン１１３を除去するためにホトマ
スク工程によってレジスト・パターン１１６を形成した
。（第２図（ｅ）） 次にレジスト・パターン１１６をマスクとして、シリコ
ン窒化膜１１４をエツチングし、さらに等方性のエツチ
ングによってポリシリコン１１３を約３０００人エツチ
ングし、レジスト・パターン１１６を除去した。（第２
図（ｆ）） 次に全面に約５０００人のポリシリコン膜１１６を堆積
させポリシリコン１１３と一体化させ、ポリシリコン１
１６０表面が、はぼ平坦となった。
ン１０６を熱酸化させ素子形成予定部の半導体層１０３
上に約４６００人の比較的厚いシリコン酸化膜１１１を
第４のマスク材として形成した。（第２図（ｄ）） 次Ｋｇ３のマスク材パターン１１０人、１１０Ｂを除去
し、ＨＩＥ等の異方性のエツチングにて、第２のマスク
材パターン１０７Ａの周辺のポリシリコン１０６Ａを除
去して、湿式の等方エツチングにより、第２のマスク材
パターン１０７Ａの端部を約３０００人オーバーハング
させてから、シリコン酸化膜１０６をエツチングして、
半導体層１０３０表面を露出させ、全面に、約２０００
人のボロン硅化ガラス（ＢＳＧ）を堆積させ、ここで、
湿式の等方エツチングにて、ＢＳＧ膜を約２００ＯＡエ
ツチングして、第２のマスク材パターンの端部のオーバ
ーハングの下部にＢＳＧ膜１１２Ａ 、 １１２Ｂを残
置させて、全面に、ベース取シ出し用の導電材膜−とな
る約３０ｏＯ人のポリシリコン１１３、約１０ｏｏ人の
シリコン窒化膜１１４を堆積させ、第２のマスク材膜１
０７Ａ上のポリシリコン１１３を除去するためにホトマ
スク工程によってレジスト・パターン１１６を形成した
。（第２図（ｅ）） 次にレジスト・パターン１１６をマスクとして、シリコ
ン窒化膜１１４をエツチングし、さらに等方性のエツチ
ングによってポリシリコン１１３を約３０００人エツチ
ングし、レジスト・パターン１１６を除去した。（第２
図（ｆ）） 次に全面に約５０００人のポリシリコン膜１１６を堆積
させポリシリコン１１３と一体化させ、ポリシリコン１
１６０表面が、はぼ平坦となった。
次にポリシリコン１１６の表面から、バックエツチング
して、シリコン窒化膜１１４．Ｓｉｏ２膜１０７の表面
を露出させ、ポリシリコン１１６の中に、ボロンのイオ
ン注入をし、熱処理にて、ポリシリコン１１６を導電性
にした。この時、熱処理によって、外部ベース領域とな
るｐ型半導体領域１１７人、 １１７Ｂ、中間ベースと
なるｐ型半導体領域１１８Ａ 、 １１８Ｂが形成され
た。ここで、シリコン窒化膜１１４．ＳｉＯ２膜１０７
Ａをマスクとして、ポリシリコン１１６を等方に約１６
００人エツチングして、全面に約４０００人のシリコン
窒化膜１１９を堆積させた。（第２図（ｈ）） 次にシリコン窒化膜１１９の表面を平坦にバックエツチ
ングして、５ｉ０２膜１０７Ａの表面を露出させた。（
第２図（ｉ）） 次に５ｉ０２膜１０７Ａを除去し、エミッタ形成予定部
上に開口を形成し、全面に、開口を埋没させない厚みで
、例えば約３０００人のシリコン窒化膜１２０を堆積さ
せた。（第２図（ｊ））次にＲＩＥ等の異方性のエツチ
ングにて、シリコン窒化膜１２０をエツチングしてエミ
ッター用の開口の側面に窒化膜１２０Ａ 、１２０Ｂを
残置させ、ポリシリコン１０６人の表面を露出させた。
して、シリコン窒化膜１１４．Ｓｉｏ２膜１０７の表面
を露出させ、ポリシリコン１１６の中に、ボロンのイオ
ン注入をし、熱処理にて、ポリシリコン１１６を導電性
にした。この時、熱処理によって、外部ベース領域とな
るｐ型半導体領域１１７人、 １１７Ｂ、中間ベースと
なるｐ型半導体領域１１８Ａ 、 １１８Ｂが形成され
た。ここで、シリコン窒化膜１１４．ＳｉＯ２膜１０７
Ａをマスクとして、ポリシリコン１１６を等方に約１６
００人エツチングして、全面に約４０００人のシリコン
窒化膜１１９を堆積させた。（第２図（ｈ）） 次にシリコン窒化膜１１９の表面を平坦にバックエツチ
ングして、５ｉ０２膜１０７Ａの表面を露出させた。（
第２図（ｉ）） 次に５ｉ０２膜１０７Ａを除去し、エミッタ形成予定部
上に開口を形成し、全面に、開口を埋没させない厚みで
、例えば約３０００人のシリコン窒化膜１２０を堆積さ
せた。（第２図（ｊ））次にＲＩＥ等の異方性のエツチ
ングにて、シリコン窒化膜１２０をエツチングしてエミ
ッター用の開口の側面に窒化膜１２０Ａ 、１２０Ｂを
残置させ、ポリシリコン１０６人の表面を露出させた。
（第２図０Ｌ））
次に第１のマスク材のポリシリコン１０６Ａ 。
シリコン酸化膜１０５を除去し、半導体層１０３
・の表面を露出させ、全面に約５ｏｏｏ人のポリシリコ
ン１２１を堆積させた。ポリシリコン１２１に、ボロン
をイオン注入し、熱拡散にて内部ベースとなるｐ型半導
体領域１２２を形成し、さらに、ポリシリコン１２１に
先程のボロンよりもドース量の多い砒素をイオン注入し
、熱拡散にてエミッタとなるｎ型の半導体領域１２３を
形成した。
・の表面を露出させ、全面に約５ｏｏｏ人のポリシリコ
ン１２１を堆積させた。ポリシリコン１２１に、ボロン
をイオン注入し、熱拡散にて内部ベースとなるｐ型半導
体領域１２２を形成し、さらに、ポリシリコン１２１に
先程のボロンよりもドース量の多い砒素をイオン注入し
、熱拡散にてエミッタとなるｎ型の半導体領域１２３を
形成した。
（第２図（１））
次に通常の集積回路の製造方法に従って、工程を完了さ
せ、エミッタ金属電極１２ＳＣ，ベース金属電極１２５
人、１２５Ｂ等を形成した。
せ、エミッタ金属電極１２ＳＣ，ベース金属電極１２５
人、１２５Ｂ等を形成した。
以上の様な本実施例の方法によって、次の効果が得られ
た。
た。
（１）中間ベースを形成することによって、内部ベース
をエミッタ形成の直前に形成することができ、浅い接合
にすることができ、高速化に適した構造となった。
をエミッタ形成の直前に形成することができ、浅い接合
にすることができ、高速化に適した構造となった。
（１１）中間ベース上に比較的厚い絶縁膜を形成するこ
とができ、エミッタ・ベース間の電気的耐性が向上した
。
とができ、エミッタ・ベース間の電気的耐性が向上した
。
本発明の実施例として、バイポーラＮＰＮ ）ランジス
タの主要な動作部分を自己整合的に微細に形成する方法
について説明したが、各工程において他の種々の方式が
採用され得る。この他の方法の例について述べる。
タの主要な動作部分を自己整合的に微細に形成する方法
について説明したが、各工程において他の種々の方式が
採用され得る。この他の方法の例について述べる。
第１のマスク材として、実施例において酸化膜。
ポリシリコンによる２層構成を採用したが、１層。
３層等の構成も採用され得る。例えば、約４００人の熱
酸化膜、約２０００人ポリシリコン約６００人のシリコ
ン窒化膜による構成が考えられ、この時シリコン窒化膜
は、第４のマスク材をポリシリコンの酸化によって形成
するときの、第３のマスク材の耐酸化性マスクの一部と
して吏用することができる。
酸化膜、約２０００人ポリシリコン約６００人のシリコ
ン窒化膜による構成が考えられ、この時シリコン窒化膜
は、第４のマスク材をポリシリコンの酸化によって形成
するときの、第３のマスク材の耐酸化性マスクの一部と
して吏用することができる。
第４のマスク材の形成の着眼は、第３のマスク材の周辺
に接して形成することであり、このためには他の手段と
して、第２図（６）〜Ｃｇ）において用いたホトマスク
合せとバックエツチングによる平坦なポリシリコンの埋
込み法を、ＣＶＤ−８ｉ０２’ｔ’適用し、このＣＶＤ
−３ｉ：０２を埋込み第４のマスク材とすることができ
る。
に接して形成することであり、このためには他の手段と
して、第２図（６）〜Ｃｇ）において用いたホトマスク
合せとバックエツチングによる平坦なポリシリコンの埋
込み法を、ＣＶＤ−８ｉ０２’ｔ’適用し、このＣＶＤ
−３ｉ：０２を埋込み第４のマスク材とすることができ
る。
第３のマスク材の形成方法としては、（２Ｌ）の所で述
べたような酸化膜、ポリシリコン、窒化膜による三層構
成の第１のマスク材として用いて、第２のマスク材の側
面に第３のマスク材の一部としてリン硅化ガラス（ｐｓ
ｅ）堆積膜を実施例のシリコン窒化膜１１０Ａ、１１０
Ｂごとく残置させ、第１のマスク材の窒化膜をｐｓｅ膜
の下に残置させ、ＰＳＧ膜を除去した後、この窒化膜パ
ターンをポリシリコンの選択酸化のマスクとして用いる
方法などがある。
べたような酸化膜、ポリシリコン、窒化膜による三層構
成の第１のマスク材として用いて、第２のマスク材の側
面に第３のマスク材の一部としてリン硅化ガラス（ｐｓ
ｅ）堆積膜を実施例のシリコン窒化膜１１０Ａ、１１０
Ｂごとく残置させ、第１のマスク材の窒化膜をｐｓｅ膜
の下に残置させ、ＰＳＧ膜を除去した後、この窒化膜パ
ターンをポリシリコンの選択酸化のマスクとして用いる
方法などがある。
第２のマスク材の端部のオーバーハングの下のシリコン
半導体層中に中間ベースとなるｐ型の半導体領域を形成
する方法としては、ＢＮ法による気相のボロンの拡散が
考えられ、この時、中間ベース上の絶縁膜としては、Ｂ
ＳＧのかわりに、無トーヒングのＣＶＤ−３ｉ０２ を
残置しておくことができる。
半導体層中に中間ベースとなるｐ型の半導体領域を形成
する方法としては、ＢＮ法による気相のボロンの拡散が
考えられ、この時、中間ベース上の絶縁膜としては、Ｂ
ＳＧのかわりに、無トーヒングのＣＶＤ−３ｉ０２ を
残置しておくことができる。
本発明の他の実施例として、ＭＯ５Ｆ］ｌ！：Ｔ 、接
金形ＦＥＴ 、縦型ＦＥＴの製造方法にも適用できる。
金形ＦＥＴ 、縦型ＦＥＴの製造方法にも適用できる。
例えば、ＭＯ３素子としては、ゲート領域が。
バイポーラトランジスタのエミッタ領域に対応するが、
エミッタ、内部ベースに対応する領域は形成されず、第
１のマスク材の酸化膜がゲート絶縁膜、その上のポリシ
リコン膜がゲート導電材となシ、中間ベースが、ＭＯＳ
の低ドープト・ドレイン（ＬＤＤ ）に対応し、外部ベ
ースがソース又はドレインに対応することになり、しか
も、ソース・ドレインをポリシリコン等の導電材にて１
μ以下の開口から引き出すことが可能となる。又、接合
型ＦＥＴは、エミッタ部がゲート部、内部ベースがチャ
ンネル部に対応し、縦型ＦＥＴでは、エミッタ部がソー
ス部あるいはドレイン部、内部ベースに相当する部分は
形成されず、この部分がチャンネル部に相当し、外部ベ
ースがゲート部に対応する。いずれの場合も、中間ベー
スに相当する部分の存在が、トランジスタ構造を微細で
高性能にしており、しかも、製造方法の制御性を容易に
している。
エミッタ、内部ベースに対応する領域は形成されず、第
１のマスク材の酸化膜がゲート絶縁膜、その上のポリシ
リコン膜がゲート導電材となシ、中間ベースが、ＭＯＳ
の低ドープト・ドレイン（ＬＤＤ ）に対応し、外部ベ
ースがソース又はドレインに対応することになり、しか
も、ソース・ドレインをポリシリコン等の導電材にて１
μ以下の開口から引き出すことが可能となる。又、接合
型ＦＥＴは、エミッタ部がゲート部、内部ベースがチャ
ンネル部に対応し、縦型ＦＥＴでは、エミッタ部がソー
ス部あるいはドレイン部、内部ベースに相当する部分は
形成されず、この部分がチャンネル部に相当し、外部ベ
ースがゲート部に対応する。いずれの場合も、中間ベー
スに相当する部分の存在が、トランジスタ構造を微細で
高性能にしており、しかも、製造方法の制御性を容易に
している。
発明の効果
以上のように本発明によればポリシリコン等の導電材膜
を用いた浅い接合を有するバイポーラトランジスタ等の
半導体装置の主要な構造部を、自己整合的に、電気的耐
性にすぐれて、制御性よく、製造する方法を提供するこ
とができる。
を用いた浅い接合を有するバイポーラトランジスタ等の
半導体装置の主要な構造部を、自己整合的に、電気的耐
性にすぐれて、制御性よく、製造する方法を提供するこ
とができる。
第１図は本発明の一実施例方法によシ形成した縦型ＮＰ
Ｎバイボーヲ・トランジスタの構造を示す断面図、第２
図（！Ｌ）〜（ｍ）は本実施例の製造方法を説明する工
程断面図である。 １０１・・・・・・ｐ型シリコン半導体基板、１０２・
・・・・・ｎ型の埋込領域、１０３・・・・・・ｎ型の
エピタキシャル半導体層、１０４，１０５，１０７，１
０７ム。 １１１．１１２Ａ、１１２Ｂ、１２４・・・・・・シリ
コン酸化膜、１０８，１０８ム、１１０，１１０人。 １１０Ｂ、１１４，１１９，１１９Ａ、１１９Ｂ。 １２０．１２ＯＡ 、１２０Ｂ・・・・・・シリコン窒
化膜、１０９．１１５・・・・・・レジスト、１０６，
１０６人。 １１３．１１６，１２１・・・・・・ポリシリコン、１
１７Ａ。 １１７Ｂ、１１８人、 １１ ａＢ 、 １２２・・・
・・・ｐ型半導体領域、１２３・・・・・・ｎ型半導体
領域、１２５Ａ。 １２５Ｂ 、 １２５Ｇ・・・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｔｚｓｓ−−−Ａ−１４ 第２図 第２図 ｆｆ４−−−３ｉＮ膜 ｎ４−ｖｔｐｅＢ＃ ｔｔｒａ−−−４ノ４
Ｎバイボーヲ・トランジスタの構造を示す断面図、第２
図（！Ｌ）〜（ｍ）は本実施例の製造方法を説明する工
程断面図である。 １０１・・・・・・ｐ型シリコン半導体基板、１０２・
・・・・・ｎ型の埋込領域、１０３・・・・・・ｎ型の
エピタキシャル半導体層、１０４，１０５，１０７，１
０７ム。 １１１．１１２Ａ、１１２Ｂ、１２４・・・・・・シリ
コン酸化膜、１０８，１０８ム、１１０，１１０人。 １１０Ｂ、１１４，１１９，１１９Ａ、１１９Ｂ。 １２０．１２ＯＡ 、１２０Ｂ・・・・・・シリコン窒
化膜、１０９．１１５・・・・・・レジスト、１０６，
１０６人。 １１３．１１６，１２１・・・・・・ポリシリコン、１
１７Ａ。 １１７Ｂ、１１８人、 １１ ａＢ 、 １２２・・・
・・・ｐ型半導体領域、１２３・・・・・・ｎ型半導体
領域、１２５Ａ。 １２５Ｂ 、 １２５Ｇ・・・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｔｚｓｓ−−−Ａ−１４ 第２図 第２図 ｆｆ４−−−３ｉＮ膜 ｎ４−ｖｔｐｅＢ＃ ｔｔｒａ−−−４ノ４
Claims (7)
- （１）第１導電型の半導体層の素子形成予定部上に、第
１のマスク材膜を形成する工程と、前記第１のマスク材
膜上に素子形成予定部を規定する第２のマスク材パター
ンを形成する工程と、前記第２のマスク材パターンをマ
スクとして、第１のマスク材をオーバーエッチングして
、第２のマスク材パターンの端部をオーバーハングさせ
る工程と、少なくとも前記オーバーハング部の下の第１
導電型の半導体層中に第２導電型の第１の半導体領域を
形成する工程と、前記オーバーハングの下に絶縁膜を残
置させて第２のマスク材の周辺に前記半導体層の表面を
露出させた開口を形成する工程と、前記開口から第２導
電型の第２の半導体領域を形成する工程を有し、前記第
１と第２の半導体領域を接続させるようにした半導体装
置の製造方法。 - （２）第２のマスク材パターンを除去し、この下の残置
された絶縁膜で囲まれた第１のマスク材を除去して開口
を形成し、前記開口から第２導電型の第３の半導体領域
を形成し、前記第３の半導体領域中に第１導電型の半導
体領域を形成するようにした特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）第１のマスク材膜をＦＥＴのゲート絶縁膜、第２
導電型の第１の半導体領域をソースあるいはドレインと
して使用する特許請求の範囲第１項記載の半導体装置の
製造方法。 - （４）第１導電型の半導体層の素子形成予定部上に、第
１のマスク材膜を形成する工程と、前記第１のマスク材
膜上に素子形成予定部を規定する第２のマスク材パター
ンを形成する工程と、前記第２のマスク材パターンをマ
スクとして、第１のマスク材をオーバーエッチングして
、第２のマスク材パターンの端部をオーバーハングさせ
る工程と、少なくとも前記オーバーハング部の下の第１
導電型の半導体層中に第２導電型の第１の半導体領域を
形成する工程と、前記オーバーハングの下に絶縁膜を残
置させて、第２のマスク材の周辺に前記半導体層の表面
を露出させた開口を形成する工程と、前記開口から第２
導電型の第２の半導体領域を形成する工程と、第２マス
ク材パターンの周辺に第３のマスク材膜パターンを残置
させる工程と、前記第３のマスク材膜の周辺に第４のマ
スク材パターンを形成する工程と、前記第２のマスク材
パターンと第４のマスク材パターンとをマスクとして第
３のマスク材を除去し、第２のマスク材膜を、第１のマ
スク材膜に対してオーバーハングさせる工程と、前記オ
ーバーハングの下に残置された絶縁膜と、前記第４のマ
スク材パターンとをマスクとして開口を形成し、この開
口から第２導電型の第２半導体領域を形成する工程を有
する半導体装置の製造方法。 - （５）絶縁膜と第４のマスク材膜との間に露出した半導
体層に接続する導電材膜を形成し、前記導電材膜を不純
物源として用い、第２導電型の第２の半導体領域を形成
する特許請求の範囲第４項記載の半導体装置の製造方法
。 - （６）第２のマスク材パターンを除去し、この下の残置
された絶縁膜で囲まれた第１のマスク材を除去して開口
を形成し、前記開口から第２導電型の第３の半導体領域
を形成し、前記第３の半導体領域中に第１導電型の半導
体領域を形成するようにした特許請求の範囲第４項記載
の半導体装置の製造方法。 - （７）第１のマスク材膜をＦＥＴのゲート絶縁膜、第２
導電型の第１の半導体領域をソースあるいはドレインと
して使用する特許請求の範囲第４項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13320685A JPS61290761A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13320685A JPS61290761A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290761A true JPS61290761A (ja) | 1986-12-20 |
Family
ID=15099209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13320685A Pending JPS61290761A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290761A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215069A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS63241962A (ja) * | 1987-03-28 | 1988-10-07 | Sony Corp | 半導体装置及びその製造方法 |
| JPS6431460A (en) * | 1987-07-28 | 1989-02-01 | Sony Corp | Manufacture of bipolar transistor |
| US5144393A (en) * | 1989-04-04 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Structure for a PSD type field effect transistor |
| US5443994A (en) * | 1990-04-02 | 1995-08-22 | National Semiconductor Corporation | Method of fabricating a semiconductor device having a borosilicate glass spacer |
| EP0786816A2 (en) | 1996-01-17 | 1997-07-30 | Nec Corporation | Bipolar transistor having an improved epitaxial base region and method of fabricating the same |
-
1985
- 1985-06-19 JP JP13320685A patent/JPS61290761A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215069A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS63241962A (ja) * | 1987-03-28 | 1988-10-07 | Sony Corp | 半導体装置及びその製造方法 |
| JPS6431460A (en) * | 1987-07-28 | 1989-02-01 | Sony Corp | Manufacture of bipolar transistor |
| US5144393A (en) * | 1989-04-04 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Structure for a PSD type field effect transistor |
| US5443994A (en) * | 1990-04-02 | 1995-08-22 | National Semiconductor Corporation | Method of fabricating a semiconductor device having a borosilicate glass spacer |
| EP0786816A2 (en) | 1996-01-17 | 1997-07-30 | Nec Corporation | Bipolar transistor having an improved epitaxial base region and method of fabricating the same |
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