JPS63241961A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63241961A JPS63241961A JP62076609A JP7660987A JPS63241961A JP S63241961 A JPS63241961 A JP S63241961A JP 62076609 A JP62076609 A JP 62076609A JP 7660987 A JP7660987 A JP 7660987A JP S63241961 A JPS63241961 A JP S63241961A
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- 230000015654 memory Effects 0.000 claims abstract description 30
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体記憶装置に関し、特に溝型の８！ｉ層キ
ャパシタを有するダイナミックメモリセルに関する。
ャパシタを有するダイナミックメモリセルに関する。
（従来の技術）
ダイナミックメモリをはじめとする半導体記憶８ｉｅは
、微細加工技術の進歩に伴ってその記憶容昌が約３年で
４倍の速度で増大している。このため、限られたシリコ
ンチップ上に大量のメモリセルを集積する必要から、メ
モリセルの面積を縮小せざるをえない。しかし、メモリ
セルのキャパシタンスの値は、ソフトエラーを防止する
ため、及びセンスアンプに読み出す際のＳ／Ｎ比を確保
するために数＋ｆＦという比較的大きな値を維持する必
要がある。このため、ＭＯ８構造のセルキャパシタの酸
化膜を薄膜化してきたが、半導体基板の表面を利用する
構造では、最早キャパシタンスの増大を図ることが困難
となってきた。
、微細加工技術の進歩に伴ってその記憶容昌が約３年で
４倍の速度で増大している。このため、限られたシリコ
ンチップ上に大量のメモリセルを集積する必要から、メ
モリセルの面積を縮小せざるをえない。しかし、メモリ
セルのキャパシタンスの値は、ソフトエラーを防止する
ため、及びセンスアンプに読み出す際のＳ／Ｎ比を確保
するために数＋ｆＦという比較的大きな値を維持する必
要がある。このため、ＭＯ８構造のセルキャパシタの酸
化膜を薄膜化してきたが、半導体基板の表面を利用する
構造では、最早キャパシタンスの増大を図ることが困難
となってきた。
このようなことから、メモリセルに溝型キャパシタを使
用する方法やセルのまわりに溝を形成し、その側壁を利
用してキャパシタを形成する方法が提案されている（例
えば、Ｓ、Ｎａｋａｊ ｉｍａｅｔ ａ＋、 ”
Ａｎ ＩｓｏｌａｔｉｏｎＭｅｒｇｅｄ Ｖｅｒｔ
ｉｃａｌ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ Ｆｏ
ｒ ｌ−ａｒｇｅｃａｐａｃｉｔｙ ＤＲＡＭ”
、 １ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎａ Ｔｅｃ
ｈｎｉｃａｌＱｉｇｅｓｔ、講演番号９ 、４１） ｐ
２４０〜２４３゜１９８４）。
用する方法やセルのまわりに溝を形成し、その側壁を利
用してキャパシタを形成する方法が提案されている（例
えば、Ｓ、Ｎａｋａｊ ｉｍａｅｔ ａ＋、 ”
Ａｎ ＩｓｏｌａｔｉｏｎＭｅｒｇｅｄ Ｖｅｒｔ
ｉｃａｌ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ Ｆｏ
ｒ ｌ−ａｒｇｅｃａｐａｃｉｔｙ ＤＲＡＭ”
、 １ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎａ Ｔｅｃ
ｈｎｉｃａｌＱｉｇｅｓｔ、講演番号９ 、４１） ｐ
２４０〜２４３゜１９８４）。
こうした、セルのまわりに溝を形成して、その側壁を利
用したキャパシタのダイナミックメモリセルの製造工程
を第３図及び第４図に示す。第３図は第４図のＢ−８＝
線に沿った断面構造である。
用したキャパシタのダイナミックメモリセルの製造工程
を第３図及び第４図に示す。第３図は第４図のＢ−８＝
線に沿った断面構造である。
まず、Ｐ型のシリコン基板２１の表面に格子状に溝２２
を堀り、１個のメモリセル領域を島状に残す。
を堀り、１個のメモリセル領域を島状に残す。
続いて、島状になったシリコン領域２３の側壁を利用し
て第１ｍｌの多結晶シリコン膜２４設け、ストレージノ
ードの拡散層（Ｎ”１ｌ）２５とバリードコンタクト２
６で接続する。一方、シリコン領域２３の側壁に設けた
第１層の多結晶シリコン膜２４の表面を酸化して薄い酸
化膜２γを形成し、その後第２膚の多結晶シリコンｌｌ
Ｉ２８を埋め込む。この第２層の多結晶シリコン膜２８
をセルプレートとすることで、多結晶シリコン［９２４
，２８間のキャパシタを形成する。さらに、島状になっ
たシリコン領域２３の表面にワード１１２９を設けてセ
ルトランスファートランジスタを形成する。そして、こ
のワード線２９と直交するようにピット線３０を設けて
、セルトランスファートランジスタのドレイン拡散ＩＦ
（Ｎ”層）３１に接続させる。
て第１ｍｌの多結晶シリコン膜２４設け、ストレージノ
ードの拡散層（Ｎ”１ｌ）２５とバリードコンタクト２
６で接続する。一方、シリコン領域２３の側壁に設けた
第１層の多結晶シリコン膜２４の表面を酸化して薄い酸
化膜２γを形成し、その後第２膚の多結晶シリコンｌｌ
Ｉ２８を埋め込む。この第２層の多結晶シリコン膜２８
をセルプレートとすることで、多結晶シリコン［９２４
，２８間のキャパシタを形成する。さらに、島状になっ
たシリコン領域２３の表面にワード１１２９を設けてセ
ルトランスファートランジスタを形成する。そして、こ
のワード線２９と直交するようにピット線３０を設けて
、セルトランスファートランジスタのドレイン拡散ＩＦ
（Ｎ”層）３１に接続させる。
この構造のメモリセルの特徴は、島状になったシリコン
領域２３の側壁を有効に利用しており、比較的小さな面
積で大きなキャパシタンスを得られることである。
領域２３の側壁を有効に利用しており、比較的小さな面
積で大きなキャパシタンスを得られることである。
上述した従来のダイナミックメモリセルには次のような
欠点があった。すなわち、島状のシリコン領１ｉｉ２３
の側壁に形成した第１Ｍの多結晶シリコンＩ！２４のス
トレージノードは■ＳＳからＶｃｃの電位で撮幅する。
欠点があった。すなわち、島状のシリコン領１ｉｉ２３
の側壁に形成した第１Ｍの多結晶シリコンＩ！２４のス
トレージノードは■ＳＳからＶｃｃの電位で撮幅する。
したがって、側壁に寄生のトランジスタが形成され、ビ
ット線３０と接続したドレイン拡散層３１とストレージ
ノード側の拡散層２５間にリーク電流が発生する。この
リーク電流により、メモリセルの記憶保持時間が著しく
劣化される。
ット線３０と接続したドレイン拡散層３１とストレージ
ノード側の拡散層２５間にリーク電流が発生する。この
リーク電流により、メモリセルの記憶保持時間が著しく
劣化される。
この対策としては、島状のシリコン領域２３の側壁表面
にフィールド反転防止用のイオン注入又は拡散を行うか
、厚いフィールド酸化膜を形成する方法があるが、いず
れも根本対策となり得ない。
にフィールド反転防止用のイオン注入又は拡散を行うか
、厚いフィールド酸化膜を形成する方法があるが、いず
れも根本対策となり得ない。
（発明が解決しようとする問題点）
本発明は上記問題点を解決するためになされたもので、
従来の製造工程を大きく変更することなく、高い記憶保
持特性を有する半導体記憶装置を提供することを目的と
する。
従来の製造工程を大きく変更することなく、高い記憶保
持特性を有する半導体記憶装置を提供することを目的と
する。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、本発
明の半導体記憶装置は、半導体基板の表面に格子状に溝
を形成して島状領域を設け、この島状領域の側壁に第１
の多結晶シリコン膜を設けてメモリセルのプレート電極
とし、さらにその内側に絶縁膜を介して第２の多結晶シ
リコン膜を設け、これをメモリセルのストレージノード
とした構造とするもので、島状領域の側壁に形成される
奇生トランジスタのオン電圧をセルプレート電位で制御
可能とする。
明の半導体記憶装置は、半導体基板の表面に格子状に溝
を形成して島状領域を設け、この島状領域の側壁に第１
の多結晶シリコン膜を設けてメモリセルのプレート電極
とし、さらにその内側に絶縁膜を介して第２の多結晶シ
リコン膜を設け、これをメモリセルのストレージノード
とした構造とするもので、島状領域の側壁に形成される
奇生トランジスタのオン電圧をセルプレート電位で制御
可能とする。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例であるダイナミックメモリセ
ルの断面図、第２図は平面図で、第１図は第２図のＡ−
Ａ’線に沿った断面構造である。
ルの断面図、第２図は平面図で、第１図は第２図のＡ−
Ａ’線に沿った断面構造である。
図中、Ｐ型のシリコン基板１の表面に格子状に溝（深さ
〜数μｍ）２を形成し、１個のメモリセルあたり１個の
島状のシリコン領域３を形成する。
〜数μｍ）２を形成し、１個のメモリセルあたり１個の
島状のシリコン領域３を形成する。
次に、この島状のシリコン領域３の側壁及び底部を利用
して第１層の多結晶シリコン膜４を設ける。
して第１層の多結晶シリコン膜４を設ける。
そして、溝２の下部にはＮ＋拡散層５を形成して第１Ｔ
Ｉ４の多結晶シリコン１１４と接続させ、このＮ＋拡散
層５にセルプレート電位を印加する。続いて、第１否の
多結晶シリコン［１４の表面を酸化して薄い酸化Ｎ＊
６を形成する。さらに、この薄い酸化膜６を介して第１
層の多結晶シリコン膜４の内側に第２層の多結晶シリコ
ンＩｌ！ｉ！７を形成する。
Ｉ４の多結晶シリコン１１４と接続させ、このＮ＋拡散
層５にセルプレート電位を印加する。続いて、第１否の
多結晶シリコン［１４の表面を酸化して薄い酸化Ｎ＊
６を形成する。さらに、この薄い酸化膜６を介して第１
層の多結晶シリコン膜４の内側に第２層の多結晶シリコ
ンＩｌ！ｉ！７を形成する。
次に、溝２を絶縁膜８で埋め込むことにより、セル間の
第２層の多結晶シリコン膜７間を絶縁させる。また、第
２層の多結晶シリコン膜７は？１ｌ１２の角部において
、セルストレージノードの拡散層９とバリードコンタク
ト１０で接続さぜる。一方、島状になったシリコン＠域
３の表面にワード線１１を設けて、セルトランスファー
トランジスタを形成する。また、ワード線１１と直交す
るようにビット線１２を設けて、セルトランスファート
ランジスタのドレイン拡散層（Ｎ＋層）１３に接続させ
る。ワード線１１としては第３層の多結晶シリコン膜か
シリサイドが望ましい。一方、ビット線１２は第４層の
多結晶シリコン膜かシリサイドまたはアルミニウムのよ
うな金属配線とする。
第２層の多結晶シリコン膜７間を絶縁させる。また、第
２層の多結晶シリコン膜７は？１ｌ１２の角部において
、セルストレージノードの拡散層９とバリードコンタク
ト１０で接続さぜる。一方、島状になったシリコン＠域
３の表面にワード線１１を設けて、セルトランスファー
トランジスタを形成する。また、ワード線１１と直交す
るようにビット線１２を設けて、セルトランスファート
ランジスタのドレイン拡散層（Ｎ＋層）１３に接続させ
る。ワード線１１としては第３層の多結晶シリコン膜か
シリサイドが望ましい。一方、ビット線１２は第４層の
多結晶シリコン膜かシリサイドまたはアルミニウムのよ
うな金属配線とする。
この構造のメモリセルによれば、島状のシリコン領域３
の側壁に形成される奇生トランジスタのオン電圧をセル
プレート電位で制御することが可能となり、絶縁膜に印
加される電界を最小にするため１／２Ｖｃｃ１位とした
場合、この電圧でリーク電流が流れない条件（側壁の表
面濃度、フィールド酸化膜〉を設定すれば、比較的容易
に高い記憶保持特性を有したダイナミックメモリセルを
実現できる。
の側壁に形成される奇生トランジスタのオン電圧をセル
プレート電位で制御することが可能となり、絶縁膜に印
加される電界を最小にするため１／２Ｖｃｃ１位とした
場合、この電圧でリーク電流が流れない条件（側壁の表
面濃度、フィールド酸化膜〉を設定すれば、比較的容易
に高い記憶保持特性を有したダイナミックメモリセルを
実現できる。
また、上記構造は、製造工程的にも従来工程を変更する
ことなく実現でき、さらに側壁表面にフィールド反転防
止用の高Ｓ度のイオン注入または拡散をする必要がなく
、また島状のシリコン領域３の側壁表面に厚いフィール
ド酸化膜を形成する必要もなく極めて製造が容易になる
。
ことなく実現でき、さらに側壁表面にフィールド反転防
止用の高Ｓ度のイオン注入または拡散をする必要がなく
、また島状のシリコン領域３の側壁表面に厚いフィール
ド酸化膜を形成する必要もなく極めて製造が容易になる
。
［発明の効果］
以上のように本発明によれば、半導体基板の表面に格子
状に溝を形成して島状領域を設け、この島状領域のｆ１
１壁に第１の多結晶シリコン膜を設けてメモリセルのプ
レート電極とし、さらにその内側に絶縁膜を介して第２
の多結晶シリコン膜を設け、これをメモリセルのストレ
ージノードとした構造とし、島状領域の側壁に形成され
る寄生トランジスタのオン電圧をセルプレート電位で制
御できるようにしたので、島状領域の側壁に形成される
寄生トランジスタによるリーク電流を抑制することが可
能であり、極めて高い記憶保持特性を有する半導体記憶
装置を実現できる。
状に溝を形成して島状領域を設け、この島状領域のｆ１
１壁に第１の多結晶シリコン膜を設けてメモリセルのプ
レート電極とし、さらにその内側に絶縁膜を介して第２
の多結晶シリコン膜を設け、これをメモリセルのストレ
ージノードとした構造とし、島状領域の側壁に形成され
る寄生トランジスタのオン電圧をセルプレート電位で制
御できるようにしたので、島状領域の側壁に形成される
寄生トランジスタによるリーク電流を抑制することが可
能であり、極めて高い記憶保持特性を有する半導体記憶
装置を実現できる。
第１図は本発明の一実施例に係るダイナミックメモリセ
ルの断面図、第２図は同じく平面図、第３図は従来のダ
イナミックメモリセルの断面図、第４図は同じく平面図
である。 １・・・シリコン基板、２・・・溝、３・・・シリコン
領域、４・・・第１の多結晶シリコン膜、５・・・Ｎ＋
拡散層、７・・・第２の多結晶シリコン躾。
ルの断面図、第２図は同じく平面図、第３図は従来のダ
イナミックメモリセルの断面図、第４図は同じく平面図
である。 １・・・シリコン基板、２・・・溝、３・・・シリコン
領域、４・・・第１の多結晶シリコン膜、５・・・Ｎ＋
拡散層、７・・・第２の多結晶シリコン躾。
Claims (3)
- （１）半導体基板と、この半導体基板の表面に形成され
た格子状の溝と、この溝で囲まれた島状領域の少なくと
も側壁に沿つて設けられたセルプレート電極となる第１
の多結晶シリコン膜と、この第１の多結晶シリコン膜の
内側に絶縁膜を介して設けられたストレージノードとな
る第２の多結晶シリコン膜とを具備したことを特徴とす
る半導体記憶装置。 - （２）前記溝部の底部に前記第１の多結晶シリコン膜を
延長させると共に、その下の前記半導体基板にプレート
電位に設定した拡散層を設けたことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - （３）前記格子状の溝を各メモリセル毎に設けたことを
特徴とする特許請求の範囲第１項又は第２項いずれか記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076609A JP2645008B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076609A JP2645008B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241961A true JPS63241961A (ja) | 1988-10-07 |
| JP2645008B2 JP2645008B2 (ja) | 1997-08-25 |
Family
ID=13610079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076609A Expired - Lifetime JP2645008B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645008B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123462A (ja) * | 1987-11-06 | 1989-05-16 | Sharp Corp | 半導体メモリの製造方法 |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| US6175130B1 (en) * | 1997-01-20 | 2001-01-16 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within a semiconductor substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
-
1987
- 1987-03-30 JP JP62076609A patent/JP2645008B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123462A (ja) * | 1987-11-06 | 1989-05-16 | Sharp Corp | 半導体メモリの製造方法 |
| US4999689A (en) * | 1987-11-06 | 1991-03-12 | Sharp Kabushiki Kaisha | Semiconductor memory |
| US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
| US6175130B1 (en) * | 1997-01-20 | 2001-01-16 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within a semiconductor substrate |
| US6362042B1 (en) | 1997-01-20 | 2002-03-26 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within an insulating layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645008B2 (ja) | 1997-08-25 |
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