JPH01145850A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置、更に詳細には、ＭＯＳ型ダ
イナミック半導体記憶装置（ＤＲＡＭ）に関する。

（従来の技術） 第２図は、従来のＭＯＳ型ダイナミック半導体記憶装置
（以下、ＤＲＡＭということがある）を示し、図（ａ）
は１ビツトの情報を記憶するのに必要な最少単位構造（
メモリーセル）の構造断面図、図（ｂ）はその回路図を
示す。ここに示したメモリーセルは、ｌトランジスタ１
キヤパシタ型と呼ばれる構造のもので、現在市販されて
いるＤＲＡＭのほとんどが同様の構造より成っている。

すなわち、１つのメモリーセルは、第２図（ｂ）の回路
図に示すように、ＭＯＳ型トランジスタ（以下、単°に
トランジスタということがある）１とキャパシタ２とか
ら成っていて、トランジスタ１の動作をワード線３で制
御し、データをビット線４で伝達（書き込み、読み出し
）するようになっている。

第２図（ａ）に示すメモリーセルの断面構造と同図（ｂ
）の回路図とを対応させると、トランジスタｌは、ゲー
ト絶縁膜５、ゲート電極６、ソース拡散層７、ドレイン
拡散層８とから構成され、キャパシタ２は、セルプレー
ト電極９、キャパシタ誘電体１０、電荷蓄積領域１１と
から構成される。そして、ワード線３は、前記ゲート電
極６が兼用され、ビット線４は、コンタクト１２を介し
て前記ソース拡散層７と接続する金属配線１３とから成
っている。なお、１４はｐ型シリコン基板、１５はｐ＋
型型数散層１６は酸化膜、１７は絶縁層を示す。

次にこのメモリーセルの動作を第３図を用いて説明する
。第３図は、データ“０”又は“１”の書き込み又は読
み出し動作時におけるメモリーセルの動作内容を示す。

書き込み動作時は、まず、ビット線４の電位を書き込む
データ“Ｏ”又は“１”のレベルまでシフトさせた後、
ワード線３の電位を一定時間ｔｌだけ“１”とすること
でトランジスタｌを動作させ、キャパシタ２にビット線
４のデータを書き込む。書き込み終了後は、ビット線４
の電位を“Ｏ”レベルに戻す。読み出し動作時は、まず
、ビット線４の電位を一定時間ｔ２だけ“１／２”とし
てビット線４をプリチャージし、次いでビット線４を外
部から切り離して一定時間ｔ、の間フローティング状態
にする。

このｔ３の間に、ワード線３の電位を一定時間“ｌ”と
してトランジスタｌを動作させると、キャパシタ２から
の放電によりビット線４の電位が“１／２“からキャパ
シタ２に書き込まれていた電位に近付いてゆき、センス
アップの感度を超える電位になると読み出しが行なわれ
る。

（発明が解決しようとする問題点） しかしながら、従来のＤＲＡＭは、キャパシタ２に蓄積
される電荷そのものを読み出し信号として用いるもので
あるため、各種リーク電流やソフトエラー等により読み
出し信号レベルが経時的に減少したり、また、素子の集
積度の向上によりメモリーセル面積が縮小されると、そ
れに応じてキャパシタの面積も縮小され蓄積される電荷
量が減少して、読み出し信号レベルが低くなるという欠
点を有していた。更に、従来のＤＲＡＭでは、信号を読
み出すことは、原理的に書き込まれた信号を破壊するこ
とでもあるため、読み出し後に再書き込みが必要であり
、動作時間が余分に必要であるという欠点を有していた
。

本発明は、従来のＤＲＡＭが有していた読み出し信号レ
ベルの低下、読み出し後の再書き込みを必要とする等の
欠点を解消し、信頼性と動作速度に優れた高集積度のＤ
ＲＡＭを提供することを目的とする。

（問題点を解決するための手段） 本発明は、半導体基板上に設けられた第１のＭＯＳ型ト
ランジスタとこのトランジスタのドレイン領域に接続す
る容量部とを有する半導体記憶装置において、前記容量
部属上に、前記ＭＯＳ型トランジスタと同極性の第２の
ＭＯＳ型トランジスタと、このトランジスタのドレイン
領域にその一端において接続する保護ダイオードとを設
け、前記保護ダイオードの他端を前記第１のＭＯＳ型ト
ランジスタのソース領域及びビット線に接続し、前記第
２のＭＯＳ型トランジスタのソース領域をワード線に接
続し、かつ、前記容量部が前記第２のＭＯＳ型トランジ
スタのゲート電極となるようにしたことを特徴とする半
導体記憶装置である。

（作用） 本発明のＤＲＡＭの１メモリーセルには、２つのＭＯＳ
型トランジスタが使用される。第１のＭＯＳ型トランジ
スタは、書き込み専用であり、第２のＭＯＳ型トランジ
スタのゲート電極兼容量部に蓄積したデータを書き込み
後保持する機能を有する。

また、第２のＭＯＳ型トランジスタは、読み出し専用で
あり、書き込み信号が“ｌ”の場合には次の書き込みが
行なわれるまで動作状態におかれる。従って、ワード線
、すなわちソース側が“−１”になるとビット線が“−
１”状態となる。一方、書き込み信号が“Ｏ“の場合は
、ビット線の“０”状態が読み出し信号となる。

更にまた、第２のＭＯ３型トランジスタのドレイン側と
ビット線の間に接続されたダイオードは、書き込み時に
第２のＭＯ３型トランジスタが動作しないようにするた
めのものである。

以下、第１のＭＯ３型トランジスタを書き込みトランジ
スタ、第２のＭＯ３型トランジスタを読み出しトランジ
スタということがある。

（実施例） 以下、本発明を実施例を示す図面と共に説明する。

第１図は、本発明のＤＲＡＭの一実施例を示し、図（ａ
）は１メモリーセルの構造断面図、図（ｂ）はその回路
図を示す。このメモリーセルは、第１図（ｂ）の回路図
に示すように、ワード線３で直接駆動される書き込みト
ランジスタ１８と、書き込まれた信号により駆動される
読み出しトランジスタ１９と、書き込み信号がビット線
４からワード線３へ流れるのを防ぐ保護ダイオード２０
とから成っている。

第１図（ａ）に示すメモリーセルの断面構造と同図（ｂ
）の回路図とを対応させると、書き込みトランジスタ１
８は、従来のＤＲＡＭと同様に、ゲート絶縁膜５、ゲー
ト電極６、ソース拡散層７、トレイン拡散層８とから成
り、ソース拡散層７は、コンタクト１２を介して金属配
線１３よりなるビット線４と接続される。読み出しトラ
ンジスタ１９は、従来のＤＲＡＭのキャパシタ２が形成
されていた領域上に形成する。すなわち、電荷蓄積領域
８をゲート電極２１と、キャパシタ誘電体ｌＯをゲート
絶縁膜２２と、またセルプレート電極９をチャンネル２
３と兼用し、更にセルプレート電極９の両側にソース拡
散層２４とドレイン拡散層２５とを設けることにより構
成される。

読み出しトランジスタ１９のソース拡散層２４は、書き
込みトランジスタ１８のゲート電極６にコンタクト２６
を介して接続し、トレイン拡散層２５はｐ型領域２７と
接触して保護ダイオード２０を形成する。そして、この
ｐ型領域２７は、コンタクト２８を介して金属配線１３
、すなわちビット線４に接続される。なお、２９はサイ
ドウオールである。

次にこのメモリーセルの動作を・第４図を用いて説明す
る。第４図は、データ“０”又は“１”の書き込み又は
読み出し動作時におけるメモリーセルの動作内容を示す
。書き込み動作時は、まず、ビット線４の電位を書き込
むデータ“０”又は°“１”のレベルまでシフトさせた
後、ワード線３の電位を一定時間ｔ４だけ“ｌ“とする
ことで書き込みトランジスタ１８を動作させ、読み出し
トランジスタ１９のゲート電極２１でもある電荷蓄積領
域８にビット線４のデータが書き込まれる。

読み出し動作時は、まず、ビット線４の電位を一定時間
ｔ８だけ“Ｏ”としてビット線４をプリチャージし、次
いでビット線４を外部から切り離して一定時間ｔ６の間
フローティング状態にする。このｔ６の間に、ワード線
３を“−１″′にすると、書き込まれた信号が“０“の
場合は、読み出しトランジスタは動作せず、ビット線４
の電位は“０”のままであり、一方、書き込まれた信号
が“■”の場合は、読み出しトランジスタ１９が一定時
間ｔ、の開動作状態にあるので、ビット線４の電位は“
−１”となり読み出しが行なわれる。

次に本発明の半導体装置の製造方法について説明する。

第５図は、本発明の半導体装置の製造工程の概略図であ
る。以下、第５図の　（ａ）〜（ｆ）で示す各工程を順
を追って説明する。

（ａ）　ｐ型シリコン基板１４上に、ＬＯＣＯ３法等を
用いて素子分離用の厚い酸化膜１６（膜圧３０００〜７
０００人程度）及びｐ３堆積散１’ｌ１５を形成する。

（ｂ）熱酸化によりゲート絶縁膜５　（１００〜５００
人程度）を成堆積せ、次いでＩｌ、ＰＣＶＤ法によりＮ
型Ｐｏ１ｙＳｉを膜圧２０００〜５０００人程度に成長
させ堆積、あるいはＰｏ１ｙＳｉを同程度の膜圧に成長
させた後Ａｓ、　Ｐ等を拡散してＮ型にした後、選択的
にエツチングを行なうことによりゲート電極６を形成す
る。更に、このゲート電極６をマスクとしてＡｓ、　Ｐ
等をｐ型シリコン基板１４までイオン注入法等により拡
散してＮ型のソース拡散層７及びドレイン拡散層８を形
成し、選択的にＢをイオン注入することでｐ０型拡散層
１５ａを形成する。

（ｃ）　ＡＰＣＶＤ法により５ｉｆｔを膜圧３０００〜
６０００人に成長させ、ＳｉＯ□の異方性エツチングに
よりサイドウオール２９を形成し、熱酸化により読み出
しトランジスタのゲート絶縁膜１０　（１００〜５００
人程度）を形堆積、ゲート電極６上にコンタクト２６を
開口する。

（ｄ）　ＬＰＣＶＤ法によりｐ型Ｐｏ１ｙＳｉを成長さ
せ、マスク３０を設けて図中矢印で示した部位に選択的
にＡｓ、　Ｐ等をイオン注入することにより、Ｐｏ１ｙ
Ｓｉ膜中にＮ型のドレイン拡散層２５及びソース拡散層
２４ａとチャンネル２３及びｐ壁領域２７ａを形成する
。なお、チャンネル２３及びｐ壁領域２７ａは、Ｐｏ１
ｙＳｉを成長させた後、Ｂをイオン注入する方法により
形成することもできる。

（ｅ）　ｐ壁領域２７ａを選択的にエツチングしＡＰＣ
ＶＤ法により膜圧４０００〜８０００人程度の中間絶縁
堆積７を成長させる。

（ｆ）　ｐ壁領域２７ａにコンタクト２８及びソース拡
散層７にコンタクト１２を開口し、金属配線１３（膜圧
５０００〜１００００人程度）を被着し、堆積その選択
的エツチングによりビット線４を形成する。そのうえに
更に保護膜を形成することで本発明の半導体装置が完成
する。

（発明の効果） 以上、詳細に説明したように、本発明の半導体装置は、
書き込まれた信号そのものを読み出すのではなく、書き
込まれた信号より読み出し専用のトランジスタを動作さ
せて書き込みデータを読み出すようにしたので、読み出
し後の再書き込みが不要となり、第６図に示すように、
書き込み信号の保持時間が長くなっても読み出し信号レ
ベルの変動が小さく、また第７図に示すように、電荷蓄
積領域が狭小化し信号電荷量が小さくなっても、読み出
し信号レベルがセンスアンプで判断するに十分な値とな
るので、本発明によれば装置の信頼性を保持しつつＤＲ
ＡＭの蓄積度を高めることができ、また動作速度を高め
ることができる。

【図面の簡単な説明】

第１図は本発明半導体装置の構造断面図（ａ）及び回路
図（ｂ）、第２図は従来半導体装置の構造断面図（ａ）
及び回路図（ｂ）、第３図は従来半導体装置の動作説明
図、第４図は本発明半導体装置の動作説明図、第５図は
本発明ＤＲＡＭの製造工程の一例を示す図、第６図は読
み出し信号レベルの保持時間変化を示す図、第７図は読
み出し信号レベルのキャパシタ容量依存性を示す図であ
る。 ３・・・ワード線、４・・・ビット線、１８・・・書き
込みトランジスタ、 １９・・・読み出しトランジスタ、 ２０・・・保護ダイオード。 特許出願人　沖電気工業株式会社 従来ＤＲＡＭｆ′ｓ造断面図及び凹断面図２図 り　　　　　　　　　　　　　　　のＯ０本発明ＤＲＡ
Ｍの製造工程図 第５図（女の２） 保ｊ削喝　　　　を 第６図 ０Ｃ キャパシ５容量（ｐＦ） 読み出しイ言号レベルのキャパシグ容量鶴睡第７図

Claims (1)

1. 【特許請求の範囲】 半導体基板上に設けられた第１のＭＯＳ型トランジスタ
   とこのトランジスタのドレイン領域に接続する容量部と
   を有する半導体記憶装置において、 前記容量部直上に、前記ＭＯＳ型トランジスタと同極性
   の第２のＭＯＳ型トランジスタと、このトランジスタの
   ドレイン領域にその一端において接続する保護ダイオー
   ドとを設け、 前記保護ダイオードの他端を前記第１のＭＯＳ型トラン
   ジスタのソース領域及びビット線に接続し、 前記第２のＭＯＳ型トランジスタのソース領域をワード
   線に接続し、 かつ、前記容量部が前記第２のＭＯＳ型トランジスタの
   ゲート電極となるようにしたことを特徴とする半導体記
   憶装置。