JPH04256359A - 集積回路メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に集積回路メモリ
装置に関するものであり、更に詳細には集積回路メモリ
装置においてビット・ライン容量とソフトエラー発生率
とを低減させるための装置と方法に関するものである。

【０００２】

【従来の技術】大規模なダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）は一般的にシリコン基板中ま
たはシリコン基板上にメモリ・セルのアレイを含んでい
る。各セルは典型的には、ソースが蓄積キャパシタへつ
ながれ、ドレインがビット・ラインへつながれ、ゲート
がワード・ラインへつながれた単一の金属・酸化物・半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含んでい
る。このセルは論理“１”に対してコンデンサに電荷を
蓄え、また論理“０”に対して電荷を蓄えないように動
作する。従来、このセル・キャパシタは上の電極からは
薄い酸化物層によって、また基板からは空乏層によって
それぞれ分離された反転層によって構成されている。こ
れとは別の方式では、セル・キャパシタは基板中にエッ
チングされたトレンチ中に形成される。この型のキャパ
シタはトレンチ壁上に形成されたキャパシタ電極を有し
ている。

【０００３】用いられるキャパシタの型がどのようなも
のであっても、そのようなメモリ・セルについての１つ
の関心事は、キャパシタまたはビット・ラインを衝撃す
るアルファ線のような放射線や周辺回路からの浮遊電荷
のためにそのセル中に蓄えられている電荷に変化がもた
らされるソフトエラーに対するセルの感受度の問題であ
る。

【０００４】ＤＲＡＭについての別の関心事はビット・
ラインの容量である。容量が増大するとメモリの速度は
低下する。従って、浮遊電荷によって引き起こされるソ
フトエラーに対する装置の感受度を最小に保ちながら、
ビット・ライン容量を減らすことが要求される。

【０００５】

【発明の概要】従って、本発明の１つの目的は、浮遊電
荷によって引き起こされるソフトエラーに対する感受度
を低減化したメモリ・セルを得ることである。

【０００６】本発明の別の１つの目的は、低減化したビ
ット・ライン容量を有するメモリ装置を得ることである
。

【０００７】本発明の別の１つの目的は、トレンチから
トレンチへのリークに対する感受度を最小化したトレン
チ・キャパシタが使用できるメモリ装置を得ることであ
る。

【０００８】本発明の更に別の１つの目的は、トレンチ
・キャパシタを用いたメモリ装置であって、装置の製造
中に用いられる注入および／または処理工程による損傷
に対するトレンチの感受度を低減化するために、蓄積誘
電体の表面をトレンチの露出表面からへこませた構造の
トレンチ・キャパシタを用いたメモリ装置を得ることで
ある。

【０００９】上に述べた目的は、各々のセルがトレンチ
・キャパシタとパス・トランジスタを含むメモリ・セル
・アレイを有するメモリ装置によって実現される。この
トランジスタはそのソースが蓄積キャパシタへつながれ
、そのドレインがビット・ラインへつながれ、またその
ゲートがワード・ラインへつながれている。ビット・ラ
インは半導体基板上に形成されたフィールド酸化物層上
に形成され、そのためビット・ラインと半導体基板との
間には最小限のコンタクトしか形成されていない。トレ
ンチ中の蓄積誘電体は半導体基板表面よりもへこんでい
る。本発明は、以下に図面を参照しながら説明する。

【００１０】

【実施例】本発明のメモリ装置１０は図１ａからｄに示
されたように作製される。図１ａは、ＬＯＣＯＳ形成に
よって基板表面上に選択的にフィールド酸化物層１５を
成長させた後の半導体基板１２の断面を示す。あるいは
、半導体基板の表面全体にフィールド酸化物層１５を取
り付けて、酸化物領域１５の間の領域をエッチングによ
って除去して基板表面１１を露出させてもよい。もし周
辺回路（図示されていない）をメモリ・アレイ内のトラ
ンジスタのように持ち上がったトランジスタで構成する
ことが不必要であるか、あるいは望ましくなければ、周
辺ＬＯＣＯＳを部分的に形成し、メモリ・セル・アレイ
をパターン加工し、その後周辺ＬＯＣＯＳを完成させる
と共にメモリ・セル・アレイＬＯＣＯＳを形成するよう
にする。

【００１１】次の段階は、図１ｂに示すような構造を得
るものであるが、メモリ・セル・アレイ中のフィールド
酸化物層１５の選ばれた領域中に、例えば深いエッチン
グ工程によってキャパシタ・トレンチ１３を形成し、そ
のようにして形成されたトレンチを蓄積誘電体材料１７
とＩＳＤ−Ａｓポリ等のキャパシタ電極材料１４で充填
することである。キャパシタ電極材料１４もまた、トレ
ンチ１３内にへこみ２２を形成するようにフィールド酸
化物層１５の表面からエッチバックするのが望ましい。

【００１２】次に半導体基板１２上のフィールド酸化物
領域１５の間にワード・ライン・パスを定義するエピタ
キシャル層２３を堆積させる。同時に多結晶シリコン層
１６も、フィールド酸化物層１５上およびトレンチ１３
中に形成されたへこみ２２中へ広がって堆積される。結
果の構造は図１ｃに示されている。

【００１３】ワード・ライン２１が多結晶シリコン層２
３で実現され、従来のようにしてパス・トランジスタの
ゲートを形成する。最後に、エピタキシャル層２３上で
パス・ゲート・トランジスタがパターン加工され、図１
ｄに示されたように、基板１２中の所定の場所にトラン
ジスタのソース／ドレイン領域１９，２０が注入される
。

【００１４】次に図１ｄを参照すると、本発明の好適実
施例が示されている。本発明のメモリ装置１０は図示さ
れたＰ形基板のような半導体基板１２を含んでいる。メ
モリ装置１０は、既に述べたように深いエッチング工程
等の任意の便利な手段によって基板１２中に形成された
複数個のトレンチ・キャパシタ１３を含んでいる。各ト
レンチ１３の内側は、トレンチ・キャパシタを構成する
ための適当な蓄積誘電体材料１７とキャパシタ電極材料
１４で充填されている。このトレンチの開口領域上に、
トレンチ１３中のキャパシタ電極材料１４と接触するた
めの導電性コンタクト１６として機能する多結晶シリコ
ンが堆積される。フィールド酸化物層１５上に、基板１
２の伝導形と逆の伝導形に高濃度にドープされた領域１
９に接触するように、ビット・ライン・コンタクト１８
が形成される。高濃度にドープされた領域１９はワード
・ライン２１に付随するパス・トランジスタのソースを
構成する。高濃度にドープされた領域２０はパス・トラ
ンジスタのドレインを構成する。このドレイン領域２０
もまた導電性コンタクト１６と接触している。

【００１５】動作時には、ワード・ライン２１を駆動す
ることによって、ビット・ライン１８上に存在する電荷
がソース領域１９、Ｐ形基板１２、ドレイン領域２０、
導電性コンタクトを経て、トレンチ１３中の蓄積誘電体
材料１４へ転送される。このようにして、ビット・ライ
ン１８上に存在する情報がメモリ・セルのトレンチ・キ
ャパシタ中へ読み出される。逆に、トレンチ・キャパシ
タ中に蓄えられている情報は逆のパスを経てビット・ラ
イン上へ転送できる。

【００１６】結果としての半導体構造は、キャパシタ電
荷がトレンチの外側表面上の代わりにトレンチ中に蓄え
られており、そのためトレンチからトレンチへのリーク
の可能性が減少するという利点を有している。蓄積誘電
体は、フィールド酸化物層の表面からへこんでいるため
、それ以降の注入やその他の処理工程の間に蓄積誘電体
材料に対する損傷の感受度を低減化させている。ビット
・ライン・コンタクトはフィールド酸化物層上に形成さ
れているので、ビット・ライン・コンタクトと半導体基
板との間の結合容量は最小化される。更に、キャパシタ
電荷がトレンチ中に蓄えられていることと、ビット・ラ
インと半導体基板との間の接合の露出が最小であること
のために、ソフトエラー耐性も増大する。メモリ装置の
電荷に敏感な部分に照射されるアルファ粒子のような浮
遊電荷に対して露出される場所はより少なくなっている
。

【００１７】本発明はここに開示された実施例に関して
説明していきたが、この説明はほんの一例であって、こ
れをもって本発明を制限するものでないことを理解され
たい。更に、本発明の実施例の詳細に関しての数多くの
変更、また本発明の別の付加的な実施例が可能であるこ
とは、本明細書を参考にすることによって当業者に明か
であろうことも理解されたい。例えば、Ｐチャネル・ト
ランジスタは装置の設計に適切な変更を伴わせることに
よってＮチャネル・トランジスタで置き換えることが可
能である。更に、トレンチ・キャパシタを積層キャパシ
タで置き換えることもできる。それらすべての変更や付
加的な実施例についても、特許請求の範囲に示された本
発明の範囲に含まれるものと解釈されるべきである。

【００１８】以上の説明に関して更に以下の項を開示す
る。 （１）　　　半導体基板中のメモリ・セルであって、キ
ャパシタであって、前記キャパシタ中に電荷を蓄えるた
めのキャパシタ電極板材料をその中に含むキャパシタ、
前記基板の表面を覆う酸化物層上に形成されたビット・
ライン・コンタクト、前記キャパシタと前記ビット・ラ
イン・コンタクトとの間で信号の転送を行うようにつな
がれたパス・ゲート・トランジスタであって、前記ビッ
ト・ライン・コンタクトが前記パス・ゲート・トランジ
スタのソース領域へつながれ、それによって前記ビット
・ライン・コンタクトが前記基板との間にそれ以外のコ
ンタクトを本質的に有しないようになっているパス・ゲ
ート・トランジスタ、を含むメモリ・セル。

【００１９】（２）　　　第１項のメモリ・セルであっ
て、前記キャパシタ電極板が前記基板の表面よりもへこ
んでいるようなメモリ・セル。

【００２０】（３）　　　第１項のメモリ・セルであっ
て、更に前記キャパシタ電極板と前記パス・ゲート・ト
ランジスタのドレインとをつなぐ導電性層を含むメモリ
・セル。

【００２１】（４）　　　第３項のメモリ・セルであっ
て、前記キャパシタ電極板材料が前記基板の表面よりへ
こんでいるメモリ・セル。

【００２２】（５）　　　第１項のメモリ・セルであっ
て、前記キャパシタがトレンチ・キャパシタであるメモ
リ・セル。

【００２３】（６）　　　メモリ装置であって、基板、
前記基板中に形成された複数個のトレンチであって、前
記トレンチの各々が前記トレンチ中に電荷を蓄えるため
のキャパシタ電極板材料をその中に含む、複数個のトレ
ンチ、前記基板の表面を覆う酸化物層上に形成された複
数個のビット・ライン・コンタクト、各々が、前記トレ
ンチ・キャパシタの選ばれた１つと前記ビット・ライン
・コンタクトのそれに付随する選ばれた１つとの間で信
号を転送するようにつながれた複数個のパス・ゲート・
トランジスタであって、前記ビット・ライン・コンタク
トの各々が前記パス・ゲート・トランジスタのそれに付
随する１つのトランジスタのソース領域へつながれてお
り、それによって前記ビット・ライン・コンタクトが前
記基板との間に本質的にそれ以外のコンタクトを有しな
いようになっている複数個のパス・ゲート・トランジス
タ、を含むメモリ装置。

【００２４】（７）　　　第６項のメモリ装置であって
、前記キャパシタ電極板材料が前記基板の表面よりもへ
こんでいるメモリ装置。

【００２５】（８）　　　第６項のメモリ装置であって
、更に前記キャパシタ電極板材料と前記パス・ゲート・
トランジスタのそれに付随する１つのトランジスタのド
レインとをつなぐ導電性層を含んでいるメモリ装置。

【００２６】（９）　　　第８項のメモリ装置であって
、前記キャパシタ電極板材料が前記基板の表面よりもへ
こんでいるメモリ装置。

【００２７】（１０）　　各々トレンチ・キャパシタと
パス・トランジスタとを含む複数個のメモリ・セルのア
レイを有するメモリ装置が開示されている。前記パス・
トランジスタは、それのソースが前記蓄積キャパシタへ
つながれ、それのドレインがビット・ラインへつながれ
、それのゲートがワード・ラインへつながれている。ビ
ット・ラインは半導体基板上のフィールド酸化物層を覆
って形成され、従ってビット・ラインと半導体基板との
間には最小のコンタクトしか存在しない。トレンチ中の
蓄積誘電体は半導体基板の表面よりもへこんでいる。

【図面の簡単な説明】

【図１】本発明に従って製造される装置の拡大された部
分的断面図。図１ｄは本発明の好適実施例の部分的断面
図。

【符号の説明】

１０　　メモリ装置 １１　　基板表面 １２　　半導体基板 １３　　キャパシタ・トレンチ １４　　キャパシタ電極材料 １５　　フィールド酸化物層 １６　　導電性コンタクト １７　　蓄積誘電体材料 １８　　ビット・ライン １９　　ソース領域 ２０　　ドレイン領域 ２１　　ワード・ライン ２２　　へこみ ２３　　エピタキシャル層

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板中のメモリ・セルであって
   、キャパシタ電極材料を有し、それに電荷を蓄えるため
   のキャパシタと、前記基板の表面を覆う酸化物層上に形
   成されたビット・ライン・コンタクトと、前記キャパシ
   タと前記ビット・ライン・コンタクトとの間で信号の転
   送を行うように動作的につながれたパス・ゲート・トラ
   ンジスタであって、前記ビット・ライン・コンタクトが
   前記パス・ゲート・トランジスタのソース領域へつなが
   れ、それによって前記ビット・ライン・コンタクトが前
   記基板と実質的に接触しないパスゲートトランジスタと
   を具備することを特徴とするメモリ・セル。