JPS61116868A - メモリセルアレイ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイス、とくにダイナミックランダム
アクセスメモリに係わる。

〔従来技術及び発明が解決しようとする問題点コ大規模
なモノリシックＤＲＡＭの開発には多くの問題がある。

その中で一番重要なものは、単一チップにより多くのセ
ルを集積させるために、ソフトエラーの発生率を増すこ
となく、ＤＲＡＭセルの大きさを縮小することである。

大規模Ｄ　ＲＡＭはシリコンをベースとし、各セルは１
個のＭＯ３Ｏ３電界効果トランジスタＥＴ）を含み、そ
のソースは記憶キャパシタに、ドレインはビット・ライ
ンに、）ｆ−トはワー−・ラインにそれぞれ接続されて
いる。セルは論理１に対してはキャパシタに電荷を貯え
、論理０に対しては電荷を貯えないという形で作動する
。従来セルのキャパシタは薄い酸化物層によって上部の
電極から分離され、空乏層によフ基板から分離された反
転層で作られて来た。しかし安定な回路動作を維持する
には十分な信号／雑音比（ＳＩＮ比）が得られるように
容量を大きくしなければならず、このため基板の広い面
積をキャパシタに割当てねばならない。その上、このよ
うなＭＯＳキャパシタは、基板内でアルファ粒子によっ
て生成される電荷（５Ｍｅ／Ｖのアルファｆｉｌｔｉ　
２００フエムト・クーロン（ｆＣ）の有害電子を生ずる
）、基板から注入された雑音、キャパシタ全域にわたる
ｐｎ接合リークおよびセル・トランジスタの閾値下リー
クの影響を受けかちである。ＤＲＡＭセルの代表的なス
トレージ（記憶、蓄積）電荷は２５０　ｆｃである。６
ｖ電源の場合、これには５０ｆＦのストレージキャパシ
タが必要である。ストレージ酸化物層の厚さが１５０λ
なら、約２０μｍ２のキャパシタ面積が必要である。も
し従来の二次元技術を用いるなら、このためにセル寸法
の下＠が定まる。

ｃ問題点を解決するための手段〕 これらの問題を解決する−りのアプローチがＪｏｌｌｙ
　ｅｔａｌ、　「再結晶化したポリシリコンのダイナミ
ックＲＡＭセル」４、Ｉ　Ｅ　Ｅ　Ｅ　ＥＬＦＩＣ，Ｉ
ＭＶ。

Ｌｅｔｔ、、　８　（１９８３）に報告されており、ア
クセス・トランジスタとチャージ・ストレージキャパシ
タを含めてセルの基本要素をすべてシリコン基板上の酸
化物層の上に蒸着したビーム再結晶ポリシリコン層内に
作るものである。ビット・ラインは再結晶ポリシリコン
層に含まれており、トランジスタをＯＮ忙すると、大量
にｒ−プされた再結晶ポリシリコンとその上面、下面、
３個面を取囲む熱成長酸化物とから成る蓄積部へ電荷が
流れ込む。上下の電極が薄い酸化物層によって再結晶ポ
リシリコン内の蓄積部から分離されているので、同じ蓄
積面積をもつ従来のキャパシタに比べて蓄積能力が２倍
になっている。さらに下側の酸化物層は、周囲の回路ま
九はアルファ粒子、その他ソフト誤差を生ずる放射線に
より、基板内に注入された電荷から、蓄積部を分離して
いる。その上、ビット・ラインの下の厚い酸化物層およ
び完全な酸化物側壁による分離のため、ピント・ライン
の容量が減少する。しかし容量を従来設計の２倍にして
も、セル・キャパシタの占める面積を十分に縮小するこ
とはできない。

セル・キャパシタの占める面積を縮小する第２のアプロ
ーチは溝（トレンチ）の中にキャパシタを作ることであ
る。友とえばＬ　Ａｒａｉ、「ｒ−ゾ面トレンチ・キャ
パシタ・セルを用いたサブミクロンＣＭＯＳメがビット
・ダイナミックＲＡＭ技術Ｊ　Ｉ　ＥＥＥ　　Ｉ　ＥＤ
Ｍ　　Ｔｅｃｈ　Ｄｉｇｅｓｔ　３１９（１９８３）、
Ｔ、　Ｍａｒｔｓ　ｑｔ　ａｌ、　「メがビット・レベ
ルＭＯＳダイナミックＲＡＭ用空乏トレンチ・キャパシ
タ技術Ｊ　４１　Ｅ　’Ｂ　Ｅ　　Ｅｌｅｃ、　Ｄｅｖ
、　Ｌｅｔｔ。

４１１（１９８３）は、キャパシタが基板と平行ではな
く、基板内の溝の側壁にプレートをもつ以外は、従来の
設計を採用し之セルを記述している。

このようなトレンチ・キャパシタは、深い溝を用いるだ
けで基板の単位面積当りの容量を大きくすることかでき
る。これらの論文に記載されたキャパシタは下記の手順
で作成される。（１００）方５　　位の、ｐ型、抵抗率
４〜５Ω−則のシリコン基板と から出発し、電子ビーム（よる直接加工で幅０．４〜１
．０μｍのトレンチ・パターンを作る。次に約１４　ｍ
Ｔｏｒｒの圧力のＣＢｒＦ３を使った反応性イオン・エ
ツチングによシ、深さ１〜３μｍのトレンチを掘る。硝
酸−酢酸−ふつ化水素酸混液によるエツチングで、反応
性イオン・エツチング（Ｒ工Ｅ）による損傷をトレンチ
面から除去する。次いでｐＥ（３／　ｓｉａ、　／　ｏ
２ｉｆス・システムを用いたＣＶＤ（化学蒸着法）Ｖｃ
よりＰＳＧを堆積し、ｆ）んをトレンチ表層に拡散させ
、ＰＥＧはぶつ化水素酸で除去する。乾燥０２の中で１
５０〜５００λの５ｉ０２を成長させるか、５００　Ａ
ｏｃ　Ｖ　Ｄ　　５ｔ３Ｎ。

をトレンチ壁面に堆積させる。最後ＫＬＰＣＶＤポリシ
リコンでトレンチを埋める。トレンチ側壁単位面積当之
りの容量は、従来のキャパシタの単位面積当たり容量と
同等である。したがって、深いトレンチのキャパシタは
、基板単位面積当りの蓄積容量を増大させることにより
、セル基板面積を縮小させることができる。

ＤＲＡＭセルの寸法を縮小させる第３のアプローチは、
前項に記述した第２のアプローチとよく似ていて、キャ
パシタのプレートを基板の中に拡張するものである。こ
のキャパシタは波形キャパシタとよばれ、Ｈ，Ｓｕｎａ
ｍｉ　ｅｔ、　ａｌ、　「メがビット・ダイナミックＭ
ＯＳメモリ用の波形キャパシタ・セル（ａｃｅ）Ｊ　Ｉ
ＥＥＥ　　ＩＥＤＭ　　ＴｅｃｈＤｌｇｐｓｔ、　８０
６　（１９８２）、Ｈ，Ｓｕｎａｍｉ　ｅｔ　ａｌ。

［メがビット・ダイナミックＭＯＳメモリ用の波形キャ
パシタ・セル（ａｃＣ）Ｊ　４重ｇｇｇＥ１ｑｃ、　Ｄ
ＡＹ、　Ｌｅｔｔ、　９０　（１９８３）、Ｋ、　Ｉｔ
ｏｈｑｔ、ａｌ、「オン・チップぜルテーゾリミツタを
備えた実験用１ＭｂＤＲＡＭＪ　１９８４　　ＩＥＥＫ
Ｉ　Ｓ　Ｓ　ＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ　Ｐａ
ｐＡ、ｒｓ　２　Ｂ　２　Ｋ記述されている。波形キャ
パシタはシリコン基板の中に約２．５μの入り込んでい
る。製造過程は下記の通りである。ＣＶＤＳｉＯ２薄膜
マスクを用いてＣＣ２０による通常の反応性スパッタ・
エツチングでトレンチを形成する。ドライ・エツチング
による損傷や汚染はウェット・エッチで除去される。

トレンチを形成したら、二酸化シリコン／窒化シリコン
／二酸化シリコンの３重蓄積層をトレンチ壁面に形成す
る。最後にトレンチをＬＰＧＶＤポリシリコンで充填す
る。波形キャパシタを使用すると、従来のセルに比べて
７倍以上もの容量が得られ、３μ田×７μｍのセルで（
ｆ）　Ｑ　ｆＦの蓄積容量となる。

トレンチを分離用に使用することもよく知られており、
広く研究されている。たとえば、ＲｏＲｕｎｇ　ｑｔａ
ｌ、　「深いトレンチで分離されたＣＭＯＳデバイスＪ
　ＩＥＥＥ’　　ＩＥＤＭ　　ＴｅｃｈＤｉｇ？５ｔ２
３７（１９８２）、Ｋ、　、Ｃｈａｍ　ｅｔ　ａｌ、　
「）レンチ０ＭＯ８技術におけるトレンチ逆転問題の研
究」４　ｒ　Ｅｇｇ　　ＥＩＱＣ，Ｄｅｖ、ｕｔｔ、３
ｏ３（１９８３）、Ａ、　Ｈａｙａｓａｋａ　ｑｔ　ａ
ｌ、　「高速度バイポーラＶＬＳＩ用のＵ溝分離技術Ｊ
　Ｉ　ＦｉＥＥ　　Ｉ　ＥＤＭ　　Ｔｑｃｈ。

Ｄｉｇｓｓｔ　６２　（１９８２）、Ｈ，Ｇｏ切ｑｔａ
１．「高性能バイポーラ・メモリ周分離技術ＪＩＯＰ−
Ｉ工ｘｚｇｚ　　ＩｇＤＭＴｅｃｈＤｉｇｅｓｔ５８（
１９８２）、Ｔ、　′ｆａｍａｇｕｃｈｉ　ａｔ　ａｌ
、　［自己整合ＴｉＳｉ２および深いトレンチによる分
離技術を用いた高速度ラッチアップ・）！Ｊ　−０，５
μｍチャネルＣＭ（、）ＳＪＩ　Ｂ　Ｅ　Ｅ　　Ｉ　Ｅ
　Ｄ　Ｍ　　Ｔｅｃｈ、　Ｄｉｇｑｓｔ　５２２（１９
８３）、Ｓ、　Ｋｏｈｙａｍａ　ｑｔａｌ、　「ＣＭ　
ｏ　Ｓ技術の方向Ｊ　Ｉ　Ｆｔ　Ｅ　Ｅ　　Ｉ　Ｅ　Ｄ
Ｍ　　Ｔｅｃｈ、　Ｄｉｇｅｓｔ１５１（１９８３ｉ）
、Ｋ、　Ｃｈａｍ　ｅｔ　ａｌ、　「トレンチ分離ＣＭ
Ｏ８技術のトレンチ表面逆転問題の特性記述とモデル化
ＪＩＥＥＥ　　ＩＥＤＭ　　Ｔｅｃｈ。

Ｄｉｇｅｓｔ２３（１９８３）ｄＺある。

これらの分離トレンチは、トレンチ式キャパシタおよび
波形キャパシタについて記述したのと同様の方法で形成
する。すなわち、パターン形膚（通常は酸化物マスクを
使用）　、　ＣＢｒＦ３、Ｃ（Ｊ、、Ｃｌ２−Ｈ２、Ｃ
ＣＩ、−０２などＫよる掘削を伴うＲＩＢ、側壁の熱酸
化（プラスＬＰＣＶＤ窒化物）およびぼりシリコンによ
る充填が行われる。

しかしトレンチ・キャパシタを使用してもＤ　ＲＡＭセ
ルの寸法を縮小する上の諸問題を完全く解決することは
できない。すなわち、セルは水平におかれた電界効果ト
ランジスタでも、垂直くう ｊｌ　　　おかれ之トレンチ・キャパシタでも、広い面
積の基板を占有している。

〔問題点金牌決するための手段〕

本発明は、セル・トランジスタとキャパシタが、ビット
・ラインとワード・ラインとの交点で基板トレンチの側
壁に形成された、トラ／ラスタ１個のＤＲＡＭ構造とメ
モリ・アレイとを提供するものである。これＫよりセル
・トランジスタをセル・キャパシタの上に重ねて、基板
面積の占有を最小にすることができる。

望ましい態様においては、セル・キャパシタのプレート
がトレンチ側磯のドープされ次下部により形成され、ド
ープされたポリシリコンがトレンチを充填し、トレンチ
からグラウンドまで拡がっている。トランジスタのゲー
トはトレンチ上部のに一部され之ポリシリコンである。

トランジスタのソースはトレンチ側壁のキャパシタ・プ
レート、ｒレンは基板の表面拡散層とし、基板中にチャ
ネルを作る。トレンチの上部にはくぼみを作りトランジ
スタのゲートを収納する。

このようにトレンチの中にトランジスタとキャパシタを
重ねる配置は、既知のセル構造が基板面積をとりすぎる
という問題を解決するものである。

（実施例） 望ましい態様のＤＲＡＭセルは、第１Ａ図の模式図に示
すように、ビット・ラインとワード・ラインに接続され
た１トランジスタ／１キヤパシタのセルで、動作は下記
の通りである。キャパシタ１２は電荷を蓄積して１ビツ
トの情報を表現する。

（ｆｃとえば、電荷の蓄積がなければ論理Ｏ、キャパシ
タ・プレートで５ｖの電位に対応する電荷蓄積は論理１
を表す、）情報ビットにアクセスする（記憶されたビッ
トを読み取るか、新しいビットを書き込む）には、ｐｒ
−）１６に接続され念ライン１４に電圧を加えてトラン
ジスタ１８をＯＮにする。ＯＮになつ友トランジスタ１
８はキャパシタ１２をビット・ライン２０に接続して、
読取り′！次は書込みを行う。リーク電流その他の原因
で、キャパシタ１２の電荷が減衰するので、周期的゛に
電荷を補充する必要がある。そのためダイナミックＲＡ
Ｍ　（ＤＲＡＭ　）とよばれる。

第１Ｂ図はビット・ライン２０とワード・ライン１４の
ＤＲＡＭアレイの一部を示す平面図で、ラインの交点に
望ましい態様のセル３０を示している。ビット・ライン
２０がワード・ライン１４の下を通っていることに注意
されたい。セルは交叉するラインの下の基板にまで拡が
ジ、最大密度のメモリ・アレイを提供する。最小（フィ
ーチャー）サイズをｆ、最小レジストレーション許容差
をＲとすると、セル面積は（２（ｆ＋２Ｒ）］２となる
。友とえば最小フイアチャ・サイズが１．０μｍで、最
小レゾストレージョン許容差が０．１２５μｍとすると
、セル面積は約６．２５μｍ２である。

第２Ａ図から１Ｋ２Ｂ図は、第１の好ましい態様のＤＲ
ＡＭセル３０の横断面および平面図である。

セル３０はｐ−シリコン基板３２の中に作られ、ｎ　＋
　ｆレート領域３４、キャパシタ誘電層３６、ｎ＋ポリ
シリコン・プレート層３８、ｒ−ト酸化物層４０％ｎ＋
ポリシリコン・ゲート層り２．ｎ＋ドレン領域４４、ｐ
領域４Ｇ、絶縁酸化物層４８およびフィールド酸化物５
０を含んでいる。

セル３０のキャパシタは、層３８を接地プレートとし、
酸化物／窒化物／酸化物層３６を誘電体、ｎ十領域３４
を第２のプレートとして形成される。

したがって、キャパシタ・プレートとこれらを分離する
誘電体は、基板３２の中に作られたトレンチの底部と下
部側壁である。キャパシタ・プレート領域３４に正電圧
を加えると、領域３４と基板３２との間の接合部が逆バ
イアスになることく注意されたい。セル３０のトランジ
スタは、領域３４をソース、領域４４をドレ／、ポリシ
リコン層４２をゲートル酸化物層４０をゲート酸化物、
基板３２の領域５２（第２Ａ図には点線で示しである）
と領域４６をチャネルとして形成される。

したがって、トランジスタは基板３２０′ｒＭＫ対して
垂直な方向をもつ次正方形断面の柱体の形となる。第２
Ｂ図でゲート酸化物層４Ｇの上面が、この柱体のほぼ正
方形断面を示している。第２Ｂ図に示すように、ワード
・ライン１４は層４２の中に形成され、層４４内に作ら
れたビット・ラインン　　２０と垂直である。接地ライ
ンは層３８内に作られ、ビット・ライン２０と平行であ
る。第２Ａ図において、ビット・ライン２０と接地ライ
ン３８は紙面に対して垂直Ｋ、ワード・ライン１４は紙
面と平行に走っている。第２Ａ図のセル３０は第１Ｂ図
の直線２−２の方向からみたものであり。

第２Ａ図の左側は周辺部のトランジスタを示すもので別
のセルではないことに注意されたい。

基板３２内のチャネル５２部分はｐ領域４６よりはるか
にドープの度合が低く、二重拡散ＭＯ８におけるように
ドリフト領域として動作するので、チャネル５２の実効
長さはｐ領域４６の厚さに等しい。また領域４６のドー
プ密度はトランジスタの閾値電圧を調整する次めに調節
することができる。ぼりシリコン層３８がトレンチを完
全には充填しない（層３８の厚さとトレンチの幅に依存
する）で、ギャップが酸化物５４で充填されることに注
意されたい。第２Ａ図はま之、セル３０と同時に加工で
き、ＤＲＡＭの周辺回路に用いることのできる電界効果
トランシスタロ０を示す。セル３０内のトランジスタ１
８および周辺部のトランジスタ６０は、ポリシリコン・
ゲートと共にバルク基板内で形成される。

セル３０の寸法および材料特性は、第１の望ましい態様
の加工法の以下の記述との関連で最もよく理解できる。

第３Ａ図から第３Ｇ図に横断面を示す。

１８　　抵抗率５〜１０Ω−可の（Ｉ　Ｄｏ）方位ｐ−
シリコン基板３２に、通常の方法でチャネル・ストップ
５６を備えたフィールド酸化物を形成する。応力除去酸
化物層を成長させ、酸化物の上にＬＰＧＶＤ窒化物を蒸
着させる。作用面積のパターンを作り、作用面積外の窒
化物と酸化物はプ２でマ・エツチングにより除去する。

窒化物をマスクとして用いるホウ素打込みが、キャリヤ
濃度Ｉ　Ｅ　１７　／　ｃｙｎ”で深さ４，０．００λ
までチャネル・ストップ５６を形成する。フィールド酸
化物５０は厚さ８，５００　Ａまで成長させる。窒化物
を除去する。第３Ａ図参照。

２、周辺領域（第３図の左側部分）をマスクし、ホウ素
およびヒ素の打込みが領域４４および４６を夫々生成す
る。領域４６はおよそ１Ｅ１７キヤリヤ／ａＴ＋３まで
ドープし厚さは１．５μｍであり、領域４４はおよそ１
Ｅ２０キヤリア／ｄ′１でドーグし、厚さはおよそ３．
５００λである。ビット・ライン２０が層４４の中に形
成されることに注意されたい。第３Ｂ図参照。

３．０ＶＤ窒化物の層を塗布し、トランジスタ・トレン
チを定めるパターンを設け、ＨＣ／を用いたＲＩＥによ
り、領域４６の底にほぼ相当する１、５μｍの深さまで
トレンチを掘り下げる。トレンチの断面はおよそ２．５
μｍ平方で、加工後湿式酸エツチングにより、Ｒ４Ｆ損
傷と汚染をトレンチから除去し、サーマル酸化物層を成
長させて、ゲート酸化物層４０を形成する。ＲＩＥ用の
窒化物マスクを除去する。次いでトランジスタ・トレン
チをｎ＋ドープＬＰＣＶＤポリシリコ／４２の蒸着によ
り充填する。これを７オトレゾストや、ポリシリコン・
レジストの組合せをプラズマ・エツチングのような、通
常のスピニング法で、酸化物５０および６２まで平坦化
する。第６ｃ図参照。

４、さらにｎ＋ドープ・ポリシリコン４２の３．０００
　Ａの層をＬＰＣＶＤＪＣ蒸着シ、ソ（Ｄ上に酸化物の
層を成長させる。第３Ｄ図参照。

５、ステップ４で蒸着したポリシリコン層はワード・ラ
イン１４を形成するようにパターンを作り、酸化物の絶
縁層４８を成長させる。第３Ｅ図参照。

６．０ＶＤ酸化物の１．０μｍ層を蒸着し、１．５μｍ
２の蓄積トレンチを規定するパターンを作り、Ｈ（Ｊを
使った２段階ＲＩＥにより掘削する。先ずトランジスタ
・トレンチの底の酸化物層４０まで蓄積トレンチを掘り
、次いでトレンチをきれいＫし側壁に絶縁酸化物層４８
を成長させる。第３Ｆ図参照。

７、蓄積トレンチの掘削の第２段階は再びＨＣｇを用い
たＲＩｇで、トレンチを約４．０μｍ拡張し、トランジ
スタ・トレンチの底をこえて基板３２の中に掘ジ込む。

再び、トレンチを清掃し、蒸気相拡散によ５トレンチの
壁と底面に次のｎ土層３４を柩 ｊ　形成し、ＲｒＥマスク酸化物をエッチする。最後に
酸化物の熱成長、窒化物のＬＰＧＶＤ蒸着および窒化物
の酸化によジ、厚さおよそ１５０Ａのキャパシタ酸化物
／窒化物／酸化物の誘電体スタックを形成する。第３Ｇ
図参照。

８、　　Ｎ＋ドープ−，１？ポリシリコン３８をＬＰＣ
ＶＤＫより蒸着する。これにより蓄積トレンチを部分的
に充填し、ビット・ライン２０とドレイン領域４４の上
に接地ライン３８（第２Ｂ図）、また周縁部の電界効果
トランジスタのゲート６４のパターンを形成する。次に
トランジスタ６０のゲート６４をマスクとして用い、ｎ
ソースおよびドレン領域６６を打込む。最後に同型のＬ
ＰＧＶＤ酸化物蒸着を行い、プラズマ・エツチングによ
りゲート６４と層３８の上に補充酸化物５４とパンドル
６８を残す。ここでヒ素を打込んでトランジスタ６０の
ｎ十ソースおよびルノ領域を形成する。

第２Ａ図参照。

セルが占める基板面積はわずか１６μｍ２にすぎないが
、セル３０のキャパシタ面積はおよそ２６μｍ２（底面
は約２．２５μｍ２．４面の側壁はそれぞれ６μｍ２　
）あることに注意されたい。

第２の好ましい実施態様のセル３１を横断面として第４
図に示す。セル３１の要素にはセル３０の対応する要素
と同じ番号がつけである。第４図ではビット・ライン２
０と接地ライン３８が紙面と平行に、’７−１”・ライ
ン１４が紙面と垂直に走っていることに留意されたい。

これは第２Ａ図とは反対である。またセル３０には２つ
のレベルのトレンチがあったのに、セル３１には１つの
トレンチしかない。このためゲート４２がトレンチのネ
ックを形成し、したがってネックの下に蒸着できるポリ
シリコン３８の量を制限する。

好ましい実ｌａ様のセル、または好ましい実施態様の加
工法の変更、たとえば寸法、トレンチの形状、ドーピン
グ・レベルの変更、材料の代替、打込みの代ｖＶＣ拡散
、ｒライ・エツチングの代９にウェット・エツチング、
ＲＩｇに各種ノーロブ／化炭素を使用などは、本発明の
直接的な変形にすぎない。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は好ましい態様のＤＲＡＭセル
の等価回路図および局部メモリ・アレイの構成を示す平
面図、 第２Ａ図および第２Ｂ図は第１の好ましい態様のセルの
断面図および平面図、 第３Ａ図乃至第３Ｇ図は第１の好ましい態様の製造方法
により、第１の好ましい態様のセルの加工工程を示す断
面図、 第４図は第２の好ましい態様のセルの断面図である。

Claims (11)

【特許請求の範囲】
1. （１）基板上のメモリセルアレイであつて、（ａ）基板
   上の複数の平行な第１導体ライン、（ｂ）上記第１導体
   ラインと交叉するが第１導体ラインとは絶縁されている
   複数の平行な第２導体ライン、及び （ｃ）複数のセルであつて、それぞれ１つのセルは、上
   記交点に置かれ、各々の上記セルは、上記交点の下の上
   記基板内に形成されたトレンチ内に電界効果型トランジ
   スタとキャパシタとを有し、上記トランジスタのドレイ
   ンは、上記第１導体ラインに接続され、上記トランジス
   タのゲートは第２導体ラインに接続され、上記トランジ
   スタのソースは、上記キャパシタの第１プレートに接続
   されている上記複数のセル、 を含む上記基板上のメモリセルアレイ。
2. （２）（ａ）上記基板上に複数の接地ラインを有し、上
   記キャパシタの第２プレートが、上記接地ラインの１本
   に接続されている特許請求の範囲第１項のアレイ。
3. （３）半導体の基板内のメモリセルであつて、（ａ）上
   記基板の中のトレンチ内に形成されたキャパシタ、及び （ｂ）上記トレンチ内に形成され、上記キャパシタと接
   続されているトランジスタ、 を含む半導体の基板内のメモリセル。
4. （４）基板上のメモリセルアレイであつて、（ａ）上記
   基板上の複数の平行な第１導体ライン、（ｂ）上記第１
   導体ラインと交叉し、しかしながらこれと絶縁されてい
   る複数の平行な第２導体ライン、及び、 （ｃ）複数のセルであつて、それぞれ１つのセルが各々
   の交点に位置し、各々の上記セルは、上記第２導体ライ
   ンの１本と、上記第１導体ラインの１本との上記交点の
   下の上記基板内に形成された電界効果型トランジスタと
   キャパシタとを有し、上記トランジスタは、ソース、チ
   ヤネル、ドレインが上記基板内に形成され、上記トレン
   チ内にゲートが作られ、上記ドレインは上記第１導体ラ
   インの上記１本と接続され、上記ゲートは上記第２導体
   ラインの上記１本と接続されている複数のセル、 を含む基板上のメモリセルアレイ。
5. （５）（ａ）上記基板がシリコンで作られ、（ｂ）上記
   第１導体ラインが上記基板内のドープ領域である、特許
   請求の範囲第４項のアレイ。
6. （６）（ａ）上記ゲートと上記第２導体ラインがポリシ
   リコンである、特許請求の範囲第５項のアレイ。
7. （７）半導体基板内のメモリセルであつて、（ａ）上記
   半導体基板内のトレンチの基板表面から離れた部分内に
   形成されたストレージキャパシタ、 （ｂ）上記トレンチ内および上記キャパシタ−上記表面
   間の電界効果型トランジスタであつて、上記トランジス
   タのソースは上記キャパシタのプレートに接続され、上
   記トランジスタのドレインは実質上上記表面上のビット
   ラインに接続され、上記トランジスタのゲートは実質上
   上記表面上のワードラインに接続されている電界効果ト
   ランジスタ、 を含むメモリセル。
8. （８）半導体基板内のメモリセルであつて、（ａ）上記
   基板内のトレンチ内に形成されたストレージキヤパシタ
   であつて、（１）トレンチ側壁内の第１領域である第１
   プレートと、（２）上記第１領域の上記側壁上に形成さ
   れた絶縁層と、（３）上記トレンチ内の上記絶縁層上の
   第１導電型層であり且つトレンチの外まで延在する第２
   プレートとを含んでいるストレージキャパシタ、 （ｂ）上記トレンチ内に形成された電界効果トランジス
   タであつて、ソースが上記第１領域であり、ドレインが
   上記トレンチの側壁内および上記基板の表面に延在する
   第２領域であり、チャンネルが上記第１および第２領域
   の間の上記トレンチ側壁内の第３領域であり、ゲートが
   上記第３領域の上記側壁上に形成されたゲート絶縁層に
   より上記第３領域から分離され且つ上記トレンチの外ま
   で延在する第２導電層である、トランジスタ、 を含むメモリセル。
9. （９）（ａ）上記第１および第２領域の外の上記基板が
   第１導電型であり、ウェル領域を含み、ウェルのキャリ
   ア濃度が上記第１および第２領域の外の基板の残部のキ
   ャリア濃度より高く、 （ｂ）上記第１領域が第２導電型であり、 （ｃ）上記第３領域が上記ウェル領域内の第１部分およ
   び上記ウェル領域の外の第２部分を含み、上記トランジ
   スタの実効チャンネル長が上記第１部分により決定され
   る、特許請求の範囲第８項のメモリセル。
10. （１０）実質上基板表面上にあるワードライン、ビット
    ライン、および接地ラインを有する基板内の１トランジ
    スタ／１キャパシタメモリセルであつて、（ａ）上記ト
    ランジスタのゲートであつて、上記基板内の第１トレン
    チ内にあるゲートであつて、上記ワードラインの１つに
    接続されているゲート、 （ｂ）上記第１トレンチの側壁に形成された、上記トラ
    ンジスタのソース、チャンネル、およびドレイン領域で
    あつて、上記ドレイン領域がビットラインの１つに接続
    されているソース、チャンネル、およびドレイン領域、 （ｃ）第２トレンチ内の上記キャパシタの第１プレート
    であつて、上記第２トレンチが上記第１トレンチよりも
    狭く上記第１トレンチの底部より上記基板中に延在し、
    上記接地ラインの１つに接続されている第１プレート、 （ｄ）第２トレンチの側壁内の上記キャパシタの第２プ
    レートであつて、上記ソース領域に接続された第２プレ
    ート、 を含むメモリセル。
11. （１１）基板のトレンチ内の１トランジスタ／１キャパ
    シタメモリセルの製造方法であつて、 （ａ）上記基板内に第１トレンチを形成するステップ、 （ｂ）上記トレンチの壁部および底部上にトランジスタ
    ゲート絶縁層を形成するステップ、 （ｃ）上記第１トレンチ内をトランジスタゲート材料で
    満たすステップ、 （ｄ）上記基板内に第２トレンチを形成するステップで
    あつて、上記第２トレンチは上記トランジスタゲート材
    料を貫通して上記第１トレンチ内に形成され、第２トレ
    ンチは第１トレンチよりも狭くして第２トレンチの形成
    から上記ゲート材料の全てが取除かれないようにし、上
    記第２トレンチは上記第１トレンチの底部から上記基板
    中に延在している、第２トレンチを形成するステップ、 （ｅ）上記第２トレンチの壁部内にキヤパシタプレート
    ／トランジスタソース領域を形成するステップ、 （ｆ）上記第２トレンチの壁部上にキャパシタ絶縁層を
    形成するステップ、 （ｇ）上記キャパシタ絶縁層上に第２キャパシタプレー
    ト材料を形成するステップ、 を含むメモリセルの製造方法。