JPH0457363A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JPH0457363A
JPH0457363A JP2168937A JP16893790A JPH0457363A JP H0457363 A JPH0457363 A JP H0457363A JP 2168937 A JP2168937 A JP 2168937A JP 16893790 A JP16893790 A JP 16893790A JP H0457363 A JPH0457363 A JP H0457363A
Authority
JP
Japan
Prior art keywords
groove
mos transistor
semiconductor memory
trench
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2168937A
Other languages
English (en)
Inventor
Keimei Mikoshiba
御子柴　啓明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2168937A priority Critical patent/JPH0457363A/ja
Priority to KR1019910010701A priority patent/KR940008023B1/ko
Priority to US07/722,574 priority patent/US5168336A/en
Publication of JPH0457363A publication Critical patent/JPH0457363A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＭＯＳトランジスタ及び容量により構成された
ダイナミック型ランダムアクセスメモリセルを有する半
導体メモリ装置に関し、特にメガビットメモリといわれ
る大容量メモリとして好適の半導体メモリ装置に関する
。
［従来の技術］ 従来の半導体メモリ装置は、一般的にトレンチ型メモリ
セル又はスタティック型メモリセルにより構成されてい
る。しかし、これらのメモリセルにより構成された半導
体メモリ装置は、メモリセルを微細に形成しようとする
とメモリセルとして必要な容量値を得ることが困難にな
るため、１［ｉＭビット以上の大容量半導体メモリ装置
に適用することは困難である。
近時、これらの欠点を解消すべく、トレンチ・スタティ
ック併合型のセル構造が提案されている（渡辺、他、Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖ
ｌｃｅｓＭＩＢｅｉｌｎｇ１論文番号２ＧＪ、ＩＥＤＭ
　　１９８８年）。
第３図は、上述のトレンチ・スタティック併合型のセル
構造を有する半導体メモリ装置を示す断面図である。
半導体基板２１の表面には素子分離膜２６が選択的に形
成されており、半導体基板２１はこの素子分離膜２６に
より複数の素子領域に分割されている。各素子領域の半
導体基板２１の表面にはゲート酸化膜２９が選択的に形
成されており、このゲート酸化膜２９及び素子分離膜２
６上には所定のパターンでゲート電極３１が形成されて
いる。
そして、このゲート電極３１は酸化膜３２により被覆さ
れている。
この酸化膜３２の表面から、半導体基板２１の内部に向
けて容量溝２３が形成されている。この溝２３の内部に
は、溝２３の壁面に沿ってＮ＋多結晶シリコン層２４及
び容量絶縁膜２５が形成され、更にこの溝２３の内部を
容量電極２７が埋め込んでいる。これらのＮ＋多結晶シ
リコン層２４、容量絶縁膜２５及び容量電極２７は、い
ずれも溝２３の内部からゲート電極３１の直上域の酸化
膜３２上にまで延出しており、このＮ９多結晶シリコン
層２４、容量絶縁膜２５及び容量電極２７により容量が
構成されている。
一方、溝２３の壁面及び底面から基板２１内に所定の深
さで入る領域にはＮ＋拡散層２２が形成されており、こ
のＮ４拡散層２２はＮ゛多結晶シリコン層２４に電気的
に接続されている。また、この拡散層２２はゲート酸化
膜２９上のゲート電極３１の一方の縁部の直下の基板２
１表面まで延出している。そして、ゲート電極３１の他
方の縁部の直下の基板２１表面には　Ｎ　＋″拡散層３
０か選択的に形成されている。即ち、ゲート酸化膜２９
上のゲート電極３１の下方の基板２１の表面にはＮ＋拡
散層２２．３０が相互に適長間隔をおいて配置されてい
る。そして、これらの拡散層２２゜３０、ゲート酸化膜
２９及びゲート電極３１によりＭＯＳトランジスタが構
成されている。
このように構成されたメモリセルにおいては、容量溝２
３内からゲート電極３１の直上域にまで延出する容量を
形成するため、平面投影面積が小さな領域に比較的大き
な容量値を有する容量を形成することができ、半導体メ
モリ装置の大容量化が可能である。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体メモリ装置におい
ては、ＭＯＳトランジスタを構成する一方の拡散層２２
は溝２３の周囲に形成されているため、拡散層（ソース
・ドレイン領域）が深く形成されたＭＯＳトランジスタ
の場合と同様に、パンチスルーが発生しやすいという欠
点がある。
このパンチスルーの発生を回避するために、従来はＭＯ
Ｓトランジスタのチャネル長を長くするか、又はＭＯＳ
トランジスタと容量溝２３とを十分に離隔させて配置し
ている。例えば、所定の容量値を確保するのに必要な溝
径の最小寸法をＦとすると、上述した従来の半導体メモ
リ装置においては、ＭＯＳトランジスタのチャネル長を
２Ｆ乃至３Ｆとするか、又はチャネル長がＦのＭＯＳト
ランジスタを溝とチャネルとの間をＦ乃至２Ｆだけ離隔
して配置する必要がある。つまり、パンチスルーが発生
しないとするとメモリセルの寸法は２Ｆで足りるから、
従来の半導体メモＩＪ　ｇ置ではパンチスルーを回避す
るために、Ｆ乃至２Ｆ以上寸法が大きくなっている。
本発明はかかる問題点に鑑みてなされたものであって、
パンチスルーの発生を回避でき、従来に比してより一層
高集積化が可能な半導体メモリ装置を提供することを目
的とする。
［課題を解決するための手段］ 本発明に係る半導体メモリ装置は、ＭＯＳトランジスタ
及び容量により構成された半導体メモリセルを有する半
導体メモリ装置において、前記ＭＯＳトランジスタのチ
ャネル領域は半導体基板に形成された溝の底壁及び側壁
に沿って設けられていることを特徴とする。
［作用〕 本発明においては、半導体基板に溝が形成されており、
ＭＯＳトランジスタのチャネル領域はこの溝の底壁及び
側壁に沿って設けられている。従って、ＭＯＳトランジ
スタの実質的なチャネル長は溝の底壁及び側壁に沿った
長さになるので、平血税てのチャネル長さが短くても、
パンチスルーの発生を回避することができる。これによ
り、ＭｏＳトランジスタの平面視におけるチャネル長を
長くする必要がなく、また容量溝とＭＯＳトランジスタ
とを離隔させて配置する必要もない。このため、半導体
メモリ装置の高集積化が可能になる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
第１図は本発明の第１の実施例に係る半導体メモＩＪ　
ｌ置を示す断面図である。
半導体基板１は素子分離膜６により複数の素子領域に分
割されている。半導体基板１の所定領域には素子分離膜
６に隣接して容量溝３が形成されている。また、この容
量溝３を挾んで素子分離膜６に対向する位置の基板表面
には、ゲート溝８が浅く形成されている。このゲート溝
８の側壁及び底壁並びにゲート溝８の周囲の基板１の表
面にはゲート酸化膜９が形成されている。このゲート酸
化膜９上及び素子分離膜θ上にはゲート電極１１が所定
のパターンで形成されている。そしヱ、このゲート電極
１１は酸化膜１２により被覆されている。
容量溝３の内部には　Ｎ　＋多結晶シリコン層４及び容
量絶縁膜５が溝３の壁面に沿って形成されており、更に
この溝３内には容量電極７が埋め込まれている。このＮ
゛結晶シリコン層４、容量絶縁膜５及び容量電極７は溝
３の内部から酸化膜１２上に延出している。
容量溝３の周囲にはＮ＋拡散層２が形成されている。ま
た、ゲート電極１１における溝３と反対側の縁部の直下
域まで延びるようにして、基板１の表面にＮ“拡散層１
０が選択的に形成されている。このＮ＋拡散層２，１０
はＭｏ８トランジスタのンース・ドレイン領域である。
本実施例においては、上述の如（メモリセルが構成され
ており、このメモリセルのＭｏ８トランジスタのチャネ
ルはゲート溝８の底壁及び側壁に沿って設けられている
。即ち、ＭＯＳトランジスタのチャネルには段差が形成
されている。このため、例えば平面視でＭｏ５トランジ
スタのゲート長さが０．５μｍであっても、ゲート溝８
の深さを０．５μｍとすれば、ＭＯＳトランジスタの実
質的なチャネル長は１．０μｍになる。従って、容量溝
３とＭｏ８トランジスタとが隣接して設けられていても
、ＭＯＳトランジスタのスレショルド電圧の低下及びサ
ブスレショルド電流の増大といった短チヤネル効果が抑
制される。
この場合に、所定の容量値を確保するのに必要な溝３の
径の最小寸法をＦとすると、前述の如〈従来技術ではメ
モリセルの寸法が３Ｆ乃至４Ｆ以上必要であったのに対
し、本実施例においては２Ｆで足りる。つまり、容量溝
３の径の最小寸法Ｆが０．５μｍであるとすると、本実
施例により１個当りのメモリセルの大きさを従来に比し
て０．５乃至１μｍ削減することができる。
また、本実施例においては、セルファライン技術を使用
して容量溝３を形成することができる。
つまり、ゲート酸化膜９及び素子分離膜６上のゲート電
極１１をマスクにして容量溝３を形成することが可能で
ある。これにより、容量溝の形成が容易になるという効
果もある。
第２図は本発明の第２の実施例に係る半導体メモリ装置
を示す断面図である。
本実施例が第１の実施例と異なる点はゲート溝８ａが容
量溝３から所定の間隔をおいて設けられていることにあ
り、その他の構成は基本的には第１の実施例と同様であ
るので、第２図において第１図と同一物には同一符号を
付してその詳しい説明は省略する。
本実施例においては、ゲート溝８ａは容量溝３の近傍に
容量溝３から離隔して形成されている。
ゲート酸化膜９ａは、この溝８ａの底壁及び側壁から溝
８ａの近傍の基板１上に延出して形成されている。ゲー
ト電極１１ａは、このゲート酸化膜９ａ上及び素子分離
膜６上に所定の形状で形成されている。また、このゲー
ト電極１１ａは酸化膜１２ａにより被覆されている。
溝３の周囲にはＮ＋拡散層２が形成されており、このＮ
゛拡散層２はゲート電極１１ａの一方の縁部の直下に位
置している。ゲート電極１１ａの他方の縁部の直下には
Ｎ＋拡散層１０ａが形成されている。このＮ“拡散１２
．１０ａはＭＯＳトランジスタのソース拳ドレイン領域
である。
本実施例においても第１の実施例と同様の効果を得るこ
とができる。また、ＭＯＳトランジスタのチャネルは溝
８ａの底壁及び側壁に沿って設けられるため、第１の実
施例に比して、平面視におけるチャネル長に対する実質
的なチャネル長の長さを一層増大させることができると
いう長所を有している。
［発明の効果］ 以上説明したように本発明によれば、半導体基板に溝が
形成されており、ＭＯＳトランジスタのチャネル領域は
この溝の底壁及び側壁に沿って設けられているため、平
面視におけるチャネル長に対し、ＭＯＳトランジスタの
実質的なチャネル長が長く、パンチスルーの発生を抑制
することができる。従って、本発明においては、平面視
におけるチャネル長が短いＭＯＳトランジスタを容量溝
に隣接して配置でき、７妄な容量を確保しつつ、メモリ
セル面積を縮小することができる。これにより、極めて
集積度が高い半導体メモリ装置を得ることができる。
また、本発明に係る半導体メモリ装置は、例えばゲート
電極をマスクとして容量溝を形成することが可能であり
、容量溝の形成が容易であるという効果もある。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る半導体メモリ装置
を示す断面図、第２図は本発明の第２の実施例に係る半
導体メモリ装置を示す断面図、第３図は従来の半導体メ
モリ装置の１例を示す断面図である。 １．２１；基板、２，１０．１０ａ、２２，３０ＷＮ＋
拡散層、３．２３；容量溝、４．２４；Ｎ＋多結晶シリ
コン層、５，２５；容量絶縁膜、６．２６；素子分離膜
、７，２７；容量電極、８゜８ａ；ゲート溝、９．９ａ
、２９；ゲート酸化膜、ｉｆ　　Ｉｌａ、３１；ゲート
電極、１２．　１２ａ。 ３２；酸化膜 １１　基７反 ７ｉ宕普電↑ル

Claims (2)

    【特許請求の範囲】
  1. （１）ＭＯＳトランジスタ及び容量により構成された半
    導体メモリセルを有する半導体メモリ装置において、前
    記ＭＯＳトランジスタのチャネル領域は半導体基板に形
    成された溝の底壁及び側壁に沿って設けられていること
    を特徴とする半導体メモリ装置。
  2. （２）半導体基板に設けられた第１の溝と、この第１の
    溝よりも深く形成された第２の溝と、前記第１の溝の底
    壁及び側壁に沿って形成されたゲート絶縁膜と、このゲ
    ート絶縁膜上に選択的に形成されたゲート電極と、前記
    第２の溝の壁面に沿って形成され前記ゲート電極の上方
    に延出した導電体層及び絶縁膜により構成された容量と
    、前記第２の溝の周囲に形成された不純物拡散層とを有
    することを特徴とする半導体メモリ装置。
JP2168937A 1990-06-27 1990-06-27 半導体メモリ装置 Pending JPH0457363A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2168937A JPH0457363A (ja) 1990-06-27 1990-06-27 半導体メモリ装置
KR1019910010701A KR940008023B1 (ko) 1990-06-27 1991-06-26 트렌치형 메모리 셀을 갖는 동적 등속 호출 메모리 디바이스
US07/722,574 US5168336A (en) 1990-06-27 1991-06-27 Dynamic random access memory device with trench type memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2168937A JPH0457363A (ja) 1990-06-27 1990-06-27 半導体メモリ装置

Publications (1)

Publication Number Publication Date
JPH0457363A true JPH0457363A (ja) 1992-02-25

Family

ID=15877306

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2168937A Pending JPH0457363A (ja) 1990-06-27 1990-06-27 半導体メモリ装置

Country Status (3)

Country Link
US (1) US5168336A (ja)
JP (1) JPH0457363A (ja)
KR (1) KR940008023B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202279A (en) * 1990-12-05 1993-04-13 Texas Instruments Incorporated Poly sidewall process to reduce gated diode leakage
TW383447B (en) * 1997-04-02 2000-03-01 United Microelectronics Corp Capacitor structure and manufacturing method for DRAM
US6271557B1 (en) * 1999-10-05 2001-08-07 Infineon Technologies Ag Center node for deep trench capacitors
US6812091B1 (en) * 2000-09-26 2004-11-02 Infineon Technologies Ag Trench capacitor memory cell

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61116868A (ja) * 1984-08-31 1986-06-04 テキサス　インスツルメンツ　インコ−ポレイテツド メモリセルアレイ及びその製造方法
JPS61150366A (ja) * 1984-12-25 1986-07-09 Nec Corp Ｍｉｓ型メモリ−セル
JPS62118567A (ja) * 1985-11-19 1987-05-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPS62200759A (ja) * 1986-02-28 1987-09-04 Toshiba Corp 半導体記憶装置
JPS62274771A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体メモリ
JPS63197371A (ja) * 1987-02-12 1988-08-16 Fujitsu Ltd ダイナミツクランダムアクセスメモリ
JPH01119055A (ja) * 1987-10-31 1989-05-11 Sony Corp 半導体メモリ装置
JPH02188957A (ja) * 1989-01-17 1990-07-25 Sanyo Electric Co Ltd 半導体記憶装置及びその製造方法
JPH02189968A (ja) * 1989-01-18 1990-07-25 Sanyo Electric Co Ltd 半導体記憶装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56163585A (en) * 1980-05-17 1981-12-16 Semiconductor Res Found Semiconductor memory
JP2621181B2 (ja) * 1987-06-12 1997-06-18 日本電気株式会社 Ｍｉｓ型半導体記憶装置
US5027172A (en) * 1989-05-19 1991-06-25 Samsung Electronics Co., Ltd. Dynamic random access memory cell and method of making thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61116868A (ja) * 1984-08-31 1986-06-04 テキサス　インスツルメンツ　インコ−ポレイテツド メモリセルアレイ及びその製造方法
JPS61150366A (ja) * 1984-12-25 1986-07-09 Nec Corp Ｍｉｓ型メモリ−セル
JPS62118567A (ja) * 1985-11-19 1987-05-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPS62200759A (ja) * 1986-02-28 1987-09-04 Toshiba Corp 半導体記憶装置
JPS62274771A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体メモリ
JPS63197371A (ja) * 1987-02-12 1988-08-16 Fujitsu Ltd ダイナミツクランダムアクセスメモリ
JPH01119055A (ja) * 1987-10-31 1989-05-11 Sony Corp 半導体メモリ装置
JPH02188957A (ja) * 1989-01-17 1990-07-25 Sanyo Electric Co Ltd 半導体記憶装置及びその製造方法
JPH02189968A (ja) * 1989-01-18 1990-07-25 Sanyo Electric Co Ltd 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
US5168336A (en) 1992-12-01
KR940008023B1 (ko) 1994-08-31
KR920001712A (ko) 1992-01-30

Similar Documents

Publication Publication Date Title
KR910009786B1 (ko) 반도체 메모리장치 및 제법
KR900001225B1 (ko) 반도체기억장치와 그 제조방법
US4951175A (en) Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof
US6440793B1 (en) Vertical MOSFET
US5026658A (en) Method of making a trench capacitor dram cell
US8618602B2 (en) Semiconductor device and method of forming the same
US20140299928A1 (en) Semiconductor device and method of forming the same
KR930006930A (ko) 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
US6255684B1 (en) DRAM cell configuration and method for its production
JP3322492B2 (ja) 半導体装置およびその製造方法
JPH0496363A (ja) 半導体記憶装置
EP0462576A1 (en) DRAM using barrier layer
US5250830A (en) Dynamic type semiconductor memory device and its manufacturing method
US6414347B1 (en) Vertical MOSFET
US5156992A (en) Process for forming poly-sheet pillar transistor DRAM cell
US6373086B1 (en) Notched collar isolation for suppression of vertical parasitic MOSFET and the method of preparing the same
US5198383A (en) Method of fabricating a composed pillar transistor DRAM Cell
US4977099A (en) Method for fabricating semiconductor memory device
JPS6040707B2 (ja) 半導体メモリ
CN217955857U (zh) 半导体装置
JPH0457363A (ja) 半導体メモリ装置
JP2519216B2 (ja) 半導体記憶装置
US6544841B1 (en) Capacitor integration
US7320912B2 (en) Trench capacitors with buried isolation layer formed by an oxidation process and methods for manufacturing the same
JPH0575059A (ja) 半導体記憶装置及びその製造方法