JPH01119055A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH01119055A JPH01119055A JP62276237A JP27623787A JPH01119055A JP H01119055 A JPH01119055 A JP H01119055A JP 62276237 A JP62276237 A JP 62276237A JP 27623787 A JP27623787 A JP 27623787A JP H01119055 A JPH01119055 A JP H01119055A
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- Japan
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- recess
- gate electrode
- memory device
- insulation film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関する。本発明は例えば
、スタックド・キャパシタ（Ｓｔａｃｋｅｄ Ｃａｐａ
ｃｉ−ｔｏｒ ）形ＤＲＡＭの集積化において、キャパ
シタ（以下容量部という）のキャパシタンス（以下容量
という）とスイッチングトランジスタのゲート長を十分
に確保できる半導体メモリ装置に関するものである。
、スタックド・キャパシタ（Ｓｔａｃｋｅｄ Ｃａｐａ
ｃｉ−ｔｏｒ ）形ＤＲＡＭの集積化において、キャパ
シタ（以下容量部という）のキャパシタンス（以下容量
という）とスイッチングトランジスタのゲート長を十分
に確保できる半導体メモリ装置に関するものである。
本発明は、メモリセルがスイッチングトランジスタを形
成するＭＩＳ Ｉ−ランジスタと容量部とを有し、上
記ＭＩＳ ）ランジスタのゲート電極上の少なくとも
一部に絶縁膜を介して上記容量部を積層させて形成した
構成の半導体メモリ装置において、半導体基体に形成し
た凹部側壁に上記ゲート電極を形成し、上記容量部を上
記凹部底部と電気的に接続して上記凹部に埋め込んで形
成したことにより、容量部の容量とスイッチングトラン
ジスタのゲート量とを十分に確保できるとともに、段差
が少な（配線のカバレッジが良好になるようにしたもの
である。
成するＭＩＳ Ｉ−ランジスタと容量部とを有し、上
記ＭＩＳ ）ランジスタのゲート電極上の少なくとも
一部に絶縁膜を介して上記容量部を積層させて形成した
構成の半導体メモリ装置において、半導体基体に形成し
た凹部側壁に上記ゲート電極を形成し、上記容量部を上
記凹部底部と電気的に接続して上記凹部に埋め込んで形
成したことにより、容量部の容量とスイッチングトラン
ジスタのゲート量とを十分に確保できるとともに、段差
が少な（配線のカバレッジが良好になるようにしたもの
である。
従来より、半導体メモリ装置、例えばスタックド・キャ
パシタ形ＤＲＡＭにおいては、ＤＲＡＭの大集積化に伴
い、セルサイズの縮小化が求められている。セルサイズ
の縮小化においては、種々の問題があり、具体的には ■容量部を基板に対して平面的（水平方向）に形成する
場合の集積化の方法では、セル面積を縮小にし、かつ段
差を押さえなければならないので、セルの容量部の容量
を十分に確保することが困難になってきている。
パシタ形ＤＲＡＭにおいては、ＤＲＡＭの大集積化に伴
い、セルサイズの縮小化が求められている。セルサイズ
の縮小化においては、種々の問題があり、具体的には ■容量部を基板に対して平面的（水平方向）に形成する
場合の集積化の方法では、セル面積を縮小にし、かつ段
差を押さえなければならないので、セルの容量部の容量
を十分に確保することが困難になってきている。
■スイッチングトランジスタを基板に対して平面的に形
成する場合の集積化の方法では、スイッチングトランジ
スタのゲート長及びゲート幅を十分に確保することがで
きなくなり、ショートチャネル効果の影響がある。
成する場合の集積化の方法では、スイッチングトランジ
スタのゲート長及びゲート幅を十分に確保することがで
きなくなり、ショートチャネル効果の影響がある。
■上記■の方法では例えばゲート電極等による段差がセ
ルの単位面積当り多くなり例えばビット線等のカバレッ
ジが困難になる。
ルの単位面積当り多くなり例えばビット線等のカバレッ
ジが困難になる。
等の問題がある。
本発明は、かかる問題点を解決するためになされたもの
で、容量部の容量と、スイッチングトランジスタのゲー
ト長及びゲート幅とを十分に確保でき、かつ、段差が少
なく配線のカバレッジが良好な半導体メモリ装置を得る
ことを目的とする。
で、容量部の容量と、スイッチングトランジスタのゲー
ト長及びゲート幅とを十分に確保でき、かつ、段差が少
なく配線のカバレッジが良好な半導体メモリ装置を得る
ことを目的とする。
本発明に係る半導体メモリ装置は、メモリセルがスイッ
チングトランジスタを形成するＭＩＳ Ｉ−ランジス
タと容量部とを有し、上記Ｍ■Ｓ トランジスタのゲー
ト電掘上の少なくとも一部に絶縁膜を介して上記容量部
を積層させて形成した構成の半導体メモリ装置であって
、半導体基体に形成した凹部側壁に上記ゲート電極を形
成し、上記容量部を上記凹部底部と電気的に接続して上
記凹部に埋め込んで形成したものである。
チングトランジスタを形成するＭＩＳ Ｉ−ランジス
タと容量部とを有し、上記Ｍ■Ｓ トランジスタのゲー
ト電掘上の少なくとも一部に絶縁膜を介して上記容量部
を積層させて形成した構成の半導体メモリ装置であって
、半導体基体に形成した凹部側壁に上記ゲート電極を形
成し、上記容量部を上記凹部底部と電気的に接続して上
記凹部に埋め込んで形成したものである。
本発明の構成について、後記詳述する本発明の一実施例
を用いて説明すると、次のとおりである。即ち、本発明
においては、第１図に例示するように、メモリセルがス
イッチングトランジスタを形成するＭｉｓ ）ランジ
スタ１４と容量部９とを有し、ＭｌＳ トランジスタ１
４のゲート電極６上の少なくとも一部に絶縁膜７を介し
て容量部９を積層させて形成した構成の半導体メモリ装
置であって、半導体基体ｌに形成した凹部３側壁にゲー
ト電極６を形成し、容量部９を凹部３底部と電気的に接
続して凹部３に埋め込んで形成したものである。
を用いて説明すると、次のとおりである。即ち、本発明
においては、第１図に例示するように、メモリセルがス
イッチングトランジスタを形成するＭｉｓ ）ランジ
スタ１４と容量部９とを有し、ＭｌＳ トランジスタ１
４のゲート電極６上の少なくとも一部に絶縁膜７を介し
て容量部９を積層させて形成した構成の半導体メモリ装
置であって、半導体基体ｌに形成した凹部３側壁にゲー
ト電極６を形成し、容量部９を凹部３底部と電気的に接
続して凹部３に埋め込んで形成したものである。
本発明においては、凹部内の側壁にゲート電極を形成し
、該ゲート電極の内側の凹部底部と電気的に接続してい
る容量部を凹部に埋め込んだ構成のものが好ましい。
、該ゲート電極の内側の凹部底部と電気的に接続してい
る容量部を凹部に埋め込んだ構成のものが好ましい。
本発明において、凹部とは該ゲート電極を側壁に形成し
た後、ゲート電極内側の半導体基体を更に深く選択的に
除去して形成した凹部を含むものであり、該深く形成し
た凹部内にまで容量部を形成すれば更に好ましい。
た後、ゲート電極内側の半導体基体を更に深く選択的に
除去して形成した凹部を含むものであり、該深く形成し
た凹部内にまで容量部を形成すれば更に好ましい。
本発明においては、容量部を半導体基体に対して平面的
（水平方向）に形成しないで、半導体基体に形成された
凹部内に埋め込んだ構成にしたので、容量部をセルの単
位面積当り多くとって集積化でき、セルの単位面積当り
の容量を十分に確保することができる。
（水平方向）に形成しないで、半導体基体に形成された
凹部内に埋め込んだ構成にしたので、容量部をセルの単
位面積当り多くとって集積化でき、セルの単位面積当り
の容量を十分に確保することができる。
また、ゲート電極を凹部３側壁に沿って埋め込んだので
、ゲート長及びゲート幅を十分に確保することができる
。
、ゲート長及びゲート幅を十分に確保することができる
。
また、ゲート電極等による段差が減少するので、配線層
のカバレッジが良好になる。
のカバレッジが良好になる。
以下第１図〜第３図を参照して、本発明の一実施例を説
明する。なお、当然のことであるが、本発明は以下に述
べる実施例により限定されるものではない。
明する。なお、当然のことであるが、本発明は以下に述
べる実施例により限定されるものではない。
第１図は本発明の半導体メモリ装置の一実施例の構造を
示す断面図、第２図はその平面の構造を示す概略図であ
る。図示例は、メモリセルがスイッチングトランジスタ
を形成するＭＩＳ ｌ−ランジスタと容量部とから構
成されるスタらクト・キャパシタ形ＤＲＡＭに本発明を
適用したものである。
示す断面図、第２図はその平面の構造を示す概略図であ
る。図示例は、メモリセルがスイッチングトランジスタ
を形成するＭＩＳ ｌ−ランジスタと容量部とから構
成されるスタらクト・キャパシタ形ＤＲＡＭに本発明を
適用したものである。
これらの図において、１は例えばＳｉからなる半導体基
体、２は例えばＳｉｎ、からなる素子分離絶縁膜２．３
はトレンチ溝として具体化された凹部、４はソース／ド
レイン電極としての基板拡散領域、５は例えば５ｉｎｚ
からなるゲート絶縁膜、６は例えばポリＳｉからなるゲ
ート電極、７は例えばＳｉＯ□からなる絶縁膜、８はキ
ャパシタ下部電極としての例えばドーピングしたポリＳ
ｔからなる多結晶半導体層、９は透電体膜としての例え
ばＳｉＯ□からなる容量部、１０はキャパシタ上部電極
としての例えばドーピングしたポリＳｉからなる多結晶
半導体層、１１は例えばＰをドープしたＳｉＯ□（ＰＳ
Ｇ）からなる層間絶縁膜、１２はコンタクト領域、１３
は例えばビット線としての例えばＡ１からなる配線層、
１４はスイッチングトランジスタを形成するＭＩＳ ト
ランジスタ、１５は素子分離絶縁膜２との境界である。
体、２は例えばＳｉｎ、からなる素子分離絶縁膜２．３
はトレンチ溝として具体化された凹部、４はソース／ド
レイン電極としての基板拡散領域、５は例えば５ｉｎｚ
からなるゲート絶縁膜、６は例えばポリＳｉからなるゲ
ート電極、７は例えばＳｉＯ□からなる絶縁膜、８はキ
ャパシタ下部電極としての例えばドーピングしたポリＳ
ｔからなる多結晶半導体層、９は透電体膜としての例え
ばＳｉＯ□からなる容量部、１０はキャパシタ上部電極
としての例えばドーピングしたポリＳｉからなる多結晶
半導体層、１１は例えばＰをドープしたＳｉＯ□（ＰＳ
Ｇ）からなる層間絶縁膜、１２はコンタクト領域、１３
は例えばビット線としての例えばＡ１からなる配線層、
１４はスイッチングトランジスタを形成するＭＩＳ ト
ランジスタ、１５は素子分離絶縁膜２との境界である。
なお、ここでは１個の凹部３に対して２個のＭＩＳ ト
ランジスタ１４と一個の容量部９が形成されており、凹
部３下部の基板拡張領域４と、配線層１３とコンタクト
をとっている基板拡散領域４とが２個のスイッチングト
ランジスタに対して共通のソース／ドレイン領域となっ
ている。
ランジスタ１４と一個の容量部９が形成されており、凹
部３下部の基板拡張領域４と、配線層１３とコンタクト
をとっている基板拡散領域４とが２個のスイッチングト
ランジスタに対して共通のソース／ドレイン領域となっ
ている。
また、メモリセルは１個のｆｆ１ｒｓ ）ランジスタ
１４と１個の容量部９とから構成されており、１個の容
量部９が２個のＭｉｓ ｌ−ランジスタ１４に対して
共通のキャパシタとなっている。
１４と１個の容量部９とから構成されており、１個の容
量部９が２個のＭｉｓ ｌ−ランジスタ１４に対して
共通のキャパシタとなっている。
第３図（ａ） 、 （ｂ）は本発明の半導体メモリ装置
を得るための製造方法の一実施例を説明するための図で
ある。
を得るための製造方法の一実施例を説明するための図で
ある。
これらの図において、第１図及び第２図と同一符号は同
一または相当部分を示す。
一または相当部分を示す。
次にその製造工程について簡単に説明する。
まず、第１図（ａ）に示すように、例えばフォトエツチ
ングと熱酸化により半導体基体１に素子分離絶縁膜２を
形成した後、フォトエツチングにより凹部３を形成する
。次いで、半導体基体１に対して垂直方向にイオン注入
を行って基板拡散領域４を形成した後、熱酸化によりゲ
ート絶縁膜５を形成する。そして、多結晶半導体層を全
面に形成した後、例えばエッチバックとフォトエツチン
グにより半導体基体１に形成した凹部３側壁にゲート電
極６を形成する。
ングと熱酸化により半導体基体１に素子分離絶縁膜２を
形成した後、フォトエツチングにより凹部３を形成する
。次いで、半導体基体１に対して垂直方向にイオン注入
を行って基板拡散領域４を形成した後、熱酸化によりゲ
ート絶縁膜５を形成する。そして、多結晶半導体層を全
面に形成した後、例えばエッチバックとフォトエツチン
グにより半導体基体１に形成した凹部３側壁にゲート電
極６を形成する。
次に、第１図（ｂ）に示すように、ゲート絶縁膜５及び
素子分離絶縁膜２を薄くエツチングした後、熱酸化によ
りゲート電極６の側壁に絶縁膜７を形成する。次いで、
例えばＲＩＨにより、凹部３底部で絶縁膜７の内側のゲ
ート絶縁膜５を除去した後、不純物をドーピングしてア
ニール処理した多結晶半導体層８を凹部３底部の基板拡
散領域４とコンタクトをとるように形成する。
素子分離絶縁膜２を薄くエツチングした後、熱酸化によ
りゲート電極６の側壁に絶縁膜７を形成する。次いで、
例えばＲＩＨにより、凹部３底部で絶縁膜７の内側のゲ
ート絶縁膜５を除去した後、不純物をドーピングしてア
ニール処理した多結晶半導体層８を凹部３底部の基板拡
散領域４とコンタクトをとるように形成する。
次に、例えば熱酸化により容量部９を凹部３底部と電気
的に接続するように凹部３に埋め込んで形成した後、容
量部９上に多結晶半導体層１０を形成する。
的に接続するように凹部３に埋め込んで形成した後、容
量部９上に多結晶半導体層１０を形成する。
次いで、多結晶半導体層ＩＯ上に不純物、例えばＰをド
ープしたＳｉｎｇからなる眉間絶縁膜１１を形成した後
、例えばフォトエツチングによりコンタクト領域１２を
形成する。そして、コンタクト領域１２とコンタクトを
とるように配線層１３を形成することにより第１図に示
すような半導体メモリ装置が完成する。
ープしたＳｉｎｇからなる眉間絶縁膜１１を形成した後
、例えばフォトエツチングによりコンタクト領域１２を
形成する。そして、コンタクト領域１２とコンタクトを
とるように配線層１３を形成することにより第１図に示
すような半導体メモリ装置が完成する。
即ち、上記実施例では、容量部９を半導体基体１に対し
て平面的（水平方向）に形成せず、半導体基体１に形成
された凹部３内に埋め込んで形成した構造にしたので、
容量部９をセルの単位面積当り多くとって集積化でき、
セルの単位面積当りの容量を十分に確保することができ
る。
て平面的（水平方向）に形成せず、半導体基体１に形成
された凹部３内に埋め込んで形成した構造にしたので、
容量部９をセルの単位面積当り多くとって集積化でき、
セルの単位面積当りの容量を十分に確保することができ
る。
また、スイッチングトランジスタを形成するＭＩＳ ト
ランジスタ１４を半導体基体１に対して平面的に形成し
た構成としないで、凹部３内に埋め込んだ構成にしてお
り、時にゲート電極６においては凹部３側壁に沿ってサ
イドウオール形状で埋め込まれ、その下部の半導体基体
１に基板拡散領域４を構成している。このため、Ｍｉｓ
Ｉ−ランジスタ１４をセルの単位面積当り多くとっ
て集積化でき、ゲート長及びゲート幅を十分に確保する
ことができる。更に、ゲート電極６等による段差が減少
するので配線層１３のカバレッジが良好になる。
ランジスタ１４を半導体基体１に対して平面的に形成し
た構成としないで、凹部３内に埋め込んだ構成にしてお
り、時にゲート電極６においては凹部３側壁に沿ってサ
イドウオール形状で埋め込まれ、その下部の半導体基体
１に基板拡散領域４を構成している。このため、Ｍｉｓ
Ｉ−ランジスタ１４をセルの単位面積当り多くとっ
て集積化でき、ゲート長及びゲート幅を十分に確保する
ことができる。更に、ゲート電極６等による段差が減少
するので配線層１３のカバレッジが良好になる。
第４図は本発明の半導体メモリ装置の他の実施例の構造
を示す断面図である。
を示す断面図である。
この図において、第１図と同一符号は同一または相当部
分を示し、３ａは凹部である。
分を示し、３ａは凹部である。
この構成の製造方法としては、凹部３ａの製造工程を追
加している他は第３図（ａ） 、 （ｂ）で説明した実
施例のものと同様な製造方法をとっている。凹部３ａは
、具体的には、凹部３底部のゲート絶縁膜７を除去した
後、例えばＲＩＥにより半導体基体１を更に選択的に除
去して形成したものである。
加している他は第３図（ａ） 、 （ｂ）で説明した実
施例のものと同様な製造方法をとっている。凹部３ａは
、具体的には、凹部３底部のゲート絶縁膜７を除去した
後、例えばＲＩＥにより半導体基体１を更に選択的に除
去して形成したものである。
この実施例では、第１図の実施例の効果に加えて、容量
部９を更に多くとって集積化しているので、セルの単位
面積当りの容量を更に増大させることが可能である。
部９を更に多くとって集積化しているので、セルの単位
面積当りの容量を更に増大させることが可能である。
上述の如く本発明によれば、容量部の容量と、スイッチ
ングトランジスタのゲート長及びゲート幅とを十分に確
保でき、かつ段差が少なく配線のカバレッジが良好にな
るという効果がある。
ングトランジスタのゲート長及びゲート幅とを十分に確
保でき、かつ段差が少なく配線のカバレッジが良好にな
るという効果がある。
第１図は本発明の半導体メモリ装置の一実施例の構造を
示す断面図、第２図は第１図の本発明の半導体メモリ装
置の構造を示す平面概略図、第３図は本発明の半導体メ
モリ装置を得るための製造方法の一実施例を説明するた
めの図、第４図は本発明の半導体メモリ装置の他の実施
例の構造を示す断面図である。 １・・・・・・半導体基体、３・・・・・・・・・凹部
、６・・・・・・ゲート電極、７・・・・・・絶縁膜、
９・・・・・・容量部、１４・・・・・・スイッチング
トランジスタを形成するＭＩＳ ｌ−ランジスタ。
示す断面図、第２図は第１図の本発明の半導体メモリ装
置の構造を示す平面概略図、第３図は本発明の半導体メ
モリ装置を得るための製造方法の一実施例を説明するた
めの図、第４図は本発明の半導体メモリ装置の他の実施
例の構造を示す断面図である。 １・・・・・・半導体基体、３・・・・・・・・・凹部
、６・・・・・・ゲート電極、７・・・・・・絶縁膜、
９・・・・・・容量部、１４・・・・・・スイッチング
トランジスタを形成するＭＩＳ ｌ−ランジスタ。
Claims (1)
- 【特許請求の範囲】 １、メモリセルがスイッチングトランジスタを形成する
ＭＩＳトランジスタと容量部とを有し、上記ＭＩＳトラ
ンジスタのゲート電極上の少なくとも一部に絶縁膜を介
して、上記容量部を積層させて形成した構成の半導体メ
モリ装置において、 半導体基体に形成した凹部側壁に上記ゲート電極を形成
し、上記容量部を上記凹部底部と電気的に接続して上記
凹部に埋め込んで形成したことを特徴とする半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276237A JPH01119055A (ja) | 1987-10-31 | 1987-10-31 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276237A JPH01119055A (ja) | 1987-10-31 | 1987-10-31 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119055A true JPH01119055A (ja) | 1989-05-11 |
Family
ID=17566607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276237A Pending JPH01119055A (ja) | 1987-10-31 | 1987-10-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119055A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0439164A2 (en) * | 1990-01-25 | 1991-07-31 | Kabushiki Kaisha Toshiba | Field-effect transistor having a vertical structure and method of manufacturing the same |
| JPH0456269A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH0457363A (ja) * | 1990-06-27 | 1992-02-25 | Nec Corp | 半導体メモリ装置 |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| CN102891110A (zh) * | 2011-07-18 | 2013-01-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其制造方法 |
-
1987
- 1987-10-31 JP JP62276237A patent/JPH01119055A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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