CN102891110B - 半导体集成器件及其制造方法 - Google Patents

Abstract

一种半导体集成器件及其制造方法，其中半导体集成器件包括：衬底；覆盖所述衬底的介质层；位于所述介质层内的第一开口和第二开口；位于第一区域内有源区表面的金属栅极结构，所述金属栅极结构包括：位于第一开口底部和侧壁的高k栅介质层，位于高k栅介质层表面并填充所述第一开口的金属栅电极；位于第二区域内STI区表面的电容，所述电容包括：位于所述第二区域内STI区表面的所述多晶硅层，位于所述第二开口底部和侧壁的高k电容介质层，位于高k电容介质层表面并填充所述第二开口的金属电容电极。本发明的制造方法工艺步骤简单，本发明的半导体集成器件集成度高。

Description

半导体集成器件及其制造方法

技术领域

本发明涉及半导体制造领域，特别涉及半导体集成器件及其制造方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展，即半导体器件的特征尺寸(CD，Critical Dimension)越小，而半导体芯片的集成度越高。

随着半导体器件的特征尺寸(CD，Critical Dimension)越小，半导体芯片的集成度越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元的制造的共同点来节约半导体工艺步骤成为现在研究的热点。

在公开号为US20110031585A1的美国专利文件中，披露了一种半导体集成器件结构，请参考图1，包括：衬底100，所述衬底100内形成有STI结构101和被STI结构隔离的有源区102，所述衬底100包括MIM电容区域I、与MIM电容区域I相邻的NFET区域II和与NFET区域II相邻的PFET区域III；位于衬底100NFET区域II的有源区102表面的NMOS结构，所述NMOS结构包括：位于衬底100NFET区域II表面的第一栅介质层110，位于所述第一栅介质层110表面的第一金属层120，位于所述第一金属层120表面的第一多晶硅层130，第一金属硅化物层140；位于衬底100PFET区域III的有源区102表面的PMOS结构，所述PMOS结构包括：位于衬底100PFET区域III表面的第二栅介质层210，位于所述第二栅介质层210表面的第二金属层220，位于所述第二金属层220表面的第二多晶硅层230，第二金属硅化物层240；位于所述MIM电容区域I STI结构101表面的MIM电容结构，所述MIM电容结构包括：位于所述MIM电容区域ISTI结构101表面的第三介质层310，位于第三介质层310表面的第三金属层320，位于第三金属层320表面的第四介质层330，位于第三介质层330表面的第五金属层340，位于第五金属层340表面的第三多晶硅层350，位于第三多晶硅层350表面的第三金属硅化物层261。

在上述的半导体集成器件结构制备过程中，MIM电容结构的第三介质层310、第一栅介质层110、第二栅介质层210位于同一层且采用同一沉积刻蚀工艺形成，节约工艺步骤。

但是，随着半导体工艺进一步发展，需要集成度高、工艺步骤更节约的半导体集成器件结构制造方法。

发明内容

本发明解决的问题是提供一种集成度高、工艺步骤更节约的半导体集成器件制造方法和半导体集成器件。

为解决上述问题，本发明提供一种半导体集成器件制造方法，包括：提供衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；在同一形成工艺中，在所述第一区域的有源区表面形成伪栅结构，在所述第二区域的STI区表面形成多晶硅层；在衬底表面形成与伪栅结构和多晶硅层齐平的介质层；在同一去除工艺中去除所述多晶硅栅极和部分所述多晶硅层，形成第一开口和第二开口，所述第一开口暴露出所述有源区表面，所述第二开口暴露出所述STI区表面；在同一形成工艺中，形成位于所述第一开口底部和侧壁的高k栅介质层、以及位于所述第二开口的底部和侧壁的高k电容介质层；在同一形成工艺中，在所述高k栅介质层表面形成填充所述第一开口的金属栅电极、以及在所述高k电容介质层表面形成填充第二开口的金属电容电极。

可选的，所述多晶硅层与伪栅结构的多晶硅栅极的形成工艺为化学气相沉积或原子层堆积。

可选的，所述高k栅介质层和所述高k电容介质层的材料为HfO₂、HfSiO₂、HfSiNO、La₂O₃、ZrO₂、Ta2O₅或Al₂O₃。

可选的，所述金属栅电极和金属电容电极为单一覆层或多层堆叠。

可选的，所述金属栅电极和金属电容电极的材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

可选的，当所述金属栅电极和金属电容电极为多层堆叠时，所述金属栅电极和金属电容电极包括：位于所述高k栅介质层表面和所述高k电容介质层表面的调节功函数金属层和位于调节金属层表面的电极金属层。

可选的，所述调节功函数金属层材料为TiC、TiAl、TiN、Ti、Ta、或Pt；所述电极金属层材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

可选的，所述去除工艺为等离子体刻蚀或湿法刻蚀。

可选的，当去除工艺为等离子体刻蚀时，等离子体刻蚀采用含Cl₂或F的刻蚀气体；当去除工艺为湿法刻蚀时，湿法刻蚀采用TMAH或NH₃·H₂O作为刻蚀剂。

本发明还提供一种半导体集成器件，包括：衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；覆盖所述衬底的介质层；位于所述介质层内的第一开口和第二开口，所述第一开口暴露出有源区，所述第二开口暴露出STI区；位于第一区域内有源区表面的金属栅极结构，所述金属栅极结构包括：位于第一开口底部和侧壁的高k栅介质层，位于高k栅介质层表面并填充所述第一开口的金属栅电极；位于第二区域内STI区表面的电容，所述电容包括：位于所述第二区域内STI区表面的所述多晶硅层，位于所述第二开口底部和侧壁的高k电容介质层，位于高k电容介质层表面并填充所述第二开口的金属电容电极。

可选的，所述高k栅介质层和所述高k电容介质层的材料为HfO₂、HfSiO₂、HfSiNO、La₂O₃、ZrO₂、Ta2O₅或Al₂O₃。

可选的，所述金属栅电极和金属电容电极为单一覆层或多层堆叠。

可选的，所述金属栅电极和金属电容电极的材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

可选的，当所述金属栅电极和金属电容电极为多层堆叠时，所述金属栅电极和金属电容电极包括：位于所述高k栅介质层表面和所述高k电容介质层表面的调节功函数金属层和位于调节金属层表面的电极金属层。

可选的，所述调节功函数金属层材料为TiC、TiAl、TiN、Ti、Ta、或Pt；所述电极金属层材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

可选的，所述金属电容电极顶部、所述多晶硅层顶部、和所述金属栅电极顶部位于同一平面。

与现有技术相比，本发明具有以下优点：本发明实施例的半导体集成器件制造方法同时形成MOS的金属栅极和电容，且金属栅极和电容的多个结构在同一工艺步骤中完成，工艺步骤简单，制造成本低。

本发明实施例的半导体集成器件集成度高，进一步的，所述金属电容电极顶部、所述多晶硅层顶部、和所述金属栅电极顶部位于同一平面，节约后续制造工艺步骤，制造成本低。

附图说明

图1是现有的半导体集成器件结构剖面示意图；

图2是本发明实施例的半导体集成器件的制造方法的流程示意图；

图3至图9是本发明实施例的半导体集成器件的制造方法的过程剖面示意图。

具体实施方式

随着半导体器件的特征尺寸(CD，Critical Dimension)越小，半导体芯片的集成度越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元的制造的共同点来节约半导体工艺步骤成为现在研究的热点。

本发明的发明人经过大量的实验，提供一种半导体集成器件的制造方法，请参考图2，包括如下步骤：

步骤S101，提供衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；

步骤S102，在同一形成工艺中，在所述第一区域的有源区表面形成伪栅结构，在所述第二区域的STI区表面形成多晶硅层；

步骤S103，在衬底表面形成与伪栅结构和多晶硅层齐平的介质层；

步骤S104，在同一去除工艺中，去除所述多晶硅栅极和部分所述多晶硅层，形成第一开口和第二开口，所述第一开口暴露出所述有源区表面，所述第二开口暴露出所述STI区表面；

步骤S105，在同一形成工艺中，形成位于所述第一开口底部和侧壁的高k栅介质层、以及位于所述第二开口的底部和侧壁的高k电容介质层；

步骤S106，在同一形成工艺中，在所述高k栅介质层表面形成填充所述第一开口的金属栅电极、以及在所述高k电容介质层表面形成填充第二开口的金属电容电极。

本发明的发明人对高k金属栅极的形成方法进行大量研究，并结合电容器的形成方法，使得形成具有高k金属栅极和电容器的半导体集成器件的工艺步骤简单。

下面结合附图对本发明实施例的半导体集成器件的制造方法做详细说明，图3至图9为本发明一实施例的半导体集成器件的制造方法的过程剖面示意图。

请参考图3，提供衬底400，所述衬底400内具有STI区401和被STI区401隔离的有源区402，所述衬底400具有第一区域I和与第一区域I对应的第二区域II。

所述衬底400可以为半导体材料，比如所述衬底400可以为单晶硅、单晶锗硅、单晶GaAs、单晶GaN等单晶的半导体材料(比如II-VI族、III-V族化合物半导体)，所述衬底400的材料还可以是多晶衬底或者是非晶衬底，比如所述基底材料可以是多晶硅或者其他材质，本领域的技术人员可以根据待形成半导体集成器件选择所述衬底400的材料，在此特意说明，不应过分限制本发明的保护范围。

所述衬底400内具有STI(Shallow Trench Isolation，浅沟道隔离)区401和被STI区401隔离的有源区(Active Area，AA)402，所述STI用于有源区402之间的隔离，所述有源区用于为形成有源器件提供平台。

所述衬底400具有第一区域I和与第一区域I对应的第二区域II，所述第一区域I与第二区域II相邻或者间隔，后续工艺中在所述第一区域形成NMOS或/和PMOS，还需要说明的是，所述衬底400具有多个第一区域I和第二区域II，本领域的技术人员可以根据待形成半导体集成器件选择所述第一区域I和第二区域II的数量，在本实施例中，以一个第一区域I和与第一区域I相邻的第二区域II做示范性说明，不应过分限制本发明的范围。

请参考图4，在同一形成工艺中，在所述第一区域I的有源区402表面形成伪栅结构410，在所述第二区域II的STI区401表面形成多晶硅层420。

所述伪栅(Dummy Gate)结构410包括位于所述第一区域I的有源区402表面的多晶硅栅极411以及位于所述多晶硅栅极411两侧的第一侧墙412，所述伪栅结构用于后续形成高k金属栅极提供平台。

所述多晶硅层420两侧形成有第二侧墙421，所述多晶硅层420为电容结构的极板提供平台。

具体地，所述多晶硅层420和多晶硅栅极411的形成工艺为：在所述衬底400表面形成多晶硅薄膜(未图示)，所述多晶硅薄膜的形成工艺为沉积工艺，比如为化学气相沉积、原子层堆积；在所述多晶硅薄膜表面形成光刻胶图形，所述光刻胶图形保护与所述多晶硅层420和多晶硅栅极411位置对应的多晶硅薄膜；以所述光刻胶图形为掩膜，刻蚀所述多晶硅薄膜直至暴露出所述衬底400，所述刻蚀工艺为等离子体刻蚀或湿法刻蚀；形成所述多晶硅层420和多晶硅栅极411。

需要说明的是，在形成多晶硅薄膜后，还可以对所述多晶硅薄膜进行离子掺杂，例如B或P离子掺杂。

在后续工艺中采用沉积工艺和回刻蚀工艺，形成第一侧墙412和第二侧墙421，需要说明的是，第一侧墙412和第二侧墙421是在同一沉积工艺和回刻蚀工艺中形成的。

本发明实施例采用同一沉积和刻蚀工艺，形成所述多晶硅层420和多晶硅栅极411，节约了半导体集成器件的工艺步骤。

请参考图5，在衬底400表面形成与伪栅结构410和多晶硅层420齐平的介质层430。

所述介质层430用于隔离形成在所述衬底400表面的各个单元器件，并为后续电连接各个单元器件的导电插塞及导电电极提供平台。

所述介质层430的材料可以为氧化硅、氮化硅或氮氧化硅，当半导体的工艺节点越来越小，所述介质层430的材料还可以为低k介质，比如黑钻石材料。

所述介质层430可以为单一覆层或者多层堆叠，比如2层堆叠、3层堆叠......10层堆叠，本领域的技术人员可以根据具体的需求，选择所述介质层430的层数，还需要说明的是，多层的所述介质层430中每一层的材料可以相同也可以不同。

请参考图6，在同一去除工艺中去除所述多晶硅栅极411和部分所述多晶硅层420，形成第一开口413和第二开口423，所述第一开口413暴露出所述有源区402表面，所述第二开口423暴露出所述STI区401表面。

所述去除工艺为等离子体刻蚀或湿法刻蚀，当去除工艺为等离子体刻蚀时，等离子体刻蚀采用含Cl₂或F的刻蚀气体；当去除工艺为湿法刻蚀时，湿法刻蚀采用TMAH或NH₃·H₂O作为刻蚀剂；在本实施例中，以等离子体刻蚀做示范性说明。

具体地，在所述介质层430和所述多晶硅层420表面形成光刻胶图形，所述光刻胶图形暴露出所述多晶硅栅极411和部分所述多晶硅层420；以所述光刻胶图形为掩膜，刻蚀所述多晶硅栅极411和部分所述多晶硅层420直至暴露出有源区402表面和所述STI区401表面，形成第一开口413和第二开口423。

本工艺步骤中，采用刻蚀工艺同时去除伪栅结构的多晶硅栅极411和部分所述多晶硅层420，为后续形成金属栅极和电容提供基础，且节约工艺步骤。

在刻蚀完成后，还可以采用灰化工艺去除所述光刻胶图形。

请参考图7，在同一形成工艺中，形成位于所述第一开口413底部和侧壁的高k栅介质层440、以及位于所述第二开口423的底部和侧壁的高k电容介质层450。

所述高k栅介质层440和高k电容介质层450的材料都为高k材料，比如为：HfO₂、HfSiO₂、HfSiNO、La₂O₃、ZrO₂、Ta2O₅、Al₂O₃，所述高k栅介质层440作为后续形成的高k金属栅极MOS的栅介质层；所述高k电容介质层450作为后续形成的电容的极板之间的隔离介质。采用高k材料做为后续形成的电容的极板之间的隔离介质能够提高电容的电容值。

具体形成工艺为，采用沉积工艺，比如为化学气相沉积在介质层430表面、所述第一开口413底部和侧壁、所述第二开口423的底部和侧壁形成高k薄膜，然后采用平坦化工艺平坦化所述高k薄膜直至暴露出介质层430表面。

在其他实施例中，也可以待金属栅极沉积工艺后，再采用平坦化工艺平坦化金属栅极的材料和高k薄膜直至暴露出介质层430表面。

请参考图8，在同一形成工艺中，在所述高k栅介质层440表面形成填充所述第一开口413的金属栅电极441、以及在所述高k电容介质层450表面形成填充第二开口423的金属电容电极451。

所述填充工艺为化学气相沉积工艺，比如为亚常压化学气相沉积(SACVD)、等离子体辅助化学气相沉积(PECVD)等，或为物理气相沉积工艺；金属栅电极和金属电容电极的材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

具体地，采用物理气相沉积工艺，沉积覆盖所述介质层430的金属薄膜，且所述薄膜填充第一开口413和第二开口423，对所述金属薄膜进行平坦化，直至暴露出介质层430，形成金属栅电极441和金属电容电极451。

需要说明的是，在之前步骤中如果所述高k薄膜未平坦化，可以在本步骤中平坦化暴露出所述介质层430。

在后续工艺中，请参考图9，还可以形成覆盖所述介质层430的第二介质层460，以及形成在第二介质层460内的、与金属栅电极441、金属电容电极451、和所述多晶硅层420电连接的导电插塞461。

由于本发明的电容的两个极板分别为：金属电容电极451和所述多晶硅层420，金属电容电极451和所述多晶硅层420位于同一平面，在后续形成导电插塞时可以通过同一刻蚀沉积形成导电插塞，节约工艺步骤。

还需要说明的是，所述金属栅电极441和金属电容电极451为单一覆层或多层堆叠，当所述金属栅电极441和金属电容电极451为多层堆叠时，所述金属栅电极441和金属电容电极451包括：位于所述高k栅介质层表面和所述高k电容介质层表面的调节功函数金属层和位于调节金属层表面的电极金属层；所述调节功函数金属层材料为TiC、TiAl、TiN、Ti、Ta、或Pt；所述电极金属层材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta；由于待形成的高k金属栅MOS可以是NMOS也可以是PMOS，或同时形成NMOS和PMOS，但是NMOS和PMOS的所需的功函数不同，所述调节金属层用于调节金属MOS的功函数，使得待形成的高k金属栅MOS的符合NMOS和PMOS的所需的功函数。

本发明的实施例的半导体集成器件的制造方法同时形成MOS的金属栅极和电容，且金属栅极和电容的多个结构在同一工艺步骤中完成，工艺步骤简单，制造成本低。

采用本发明实施例形成的半导体集成器件，请参考图8，包括：衬底400，所述衬底400内具有STI区401和被STI区401隔离的有源区402，所述衬底400具有第一区域I和与第一区域I对应的第二区域II；覆盖所述衬底400的介质层430；位于所述介质层430内的第一开口413(请参考图6)和第二开口423(请参考图6)，所述第一开口413暴露出有源区402，所述第二开口暴露出STI区401；位于第一区域I内有源区402表面的金属栅极结构，所述金属栅极结构包括：位于第一开口413底部和侧壁的高k栅介质层440，位于高k栅介质层440表面并填充所述第一开口413的金属栅电极441；位于第二区域II内STI区401表面的电容，所述电容包括：位于所述第二区域II内STI区401表面的所述多晶硅层420，位于所述第二开口423底部和侧壁的高k电容介质层450，位于高k电容介质层450表面并填充所述第二开口423的金属电容电极451。

由于本发明的电容的两个极板分别为：金属电容电极451和所述多晶硅层420，且金属电容电极451顶部和所述多晶硅层420顶部位于同一平面，在后续形成导电插塞时可以通过同一刻蚀沉积形成导电插塞，节约工艺步骤。

还需要说明的是，所述金属电容电极451顶部、所述多晶硅层420顶部、和所述金属栅电极441顶部位于同一平面，在后续形成导电插塞时可以通过同一刻蚀、沉积工艺形成导电插塞，节约工艺步骤。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种半导体集成器件制造方法，包括：

提供衬底，所述衬底内具有STI区和被STI区隔离的有源区，所述衬底具有第一区域和与第一区域对应的第二区域；

其特征在于，还包括：

在同一形成工艺中，在所述第一区域的有源区表面形成伪栅结构，在所述第二区域的STI区表面形成多晶硅层；

在衬底表面形成与伪栅结构和多晶硅层齐平的介质层；

在同一去除工艺中去除多晶硅栅极和部分所述多晶硅层，形成第一开口和第二开口，所述第一开口暴露出所述有源区表面，所述第二开口暴露出所述STI区表面；

在同一形成工艺中，形成位于所述第一开口底部和侧壁的高k栅介质层、以及位于所述第二开口的底部和侧壁的高k电容介质层；

在同一形成工艺中，在所述高k栅介质层表面形成填充所述第一开口的金属栅电极、以及在所述高k电容介质层表面形成填充第二开口的金属电容电极。

2.如权利要求1所述的半导体集成器件制造方法，其特征在于，所述多晶硅层与伪栅结构的多晶硅栅极的形成工艺为化学气相沉积或原子层堆积。

3.如权利要求1所述的半导体集成器件制造方法，其特征在于，所述高k栅介质层和所述高k电容介质层的材料为HfO₂、HfSiO₂、HfSiNO、La₂O₃、ZrO₂、Ta2O₅或Al₂O₃。

4.如权利要求1所述的半导体集成器件制造方法，其特征在于，所述金属栅电极和金属电容电极为单一覆层或多层堆叠。

5.如权利要求4所述的半导体集成器件制造方法，其特征在于，所述金属栅电极和金属电容电极的材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

6.如权利要求4所述的半导体集成器件制造方法，其特征在于，当所述金属栅电极和金属电容电极为多层堆叠时，所述金属栅电极和金属电容电极包括：位于所述高k栅介质层表面和所述高k电容介质层表面的调节功函数金属层和位于调节金属层表面的电极金属层。

7.如权利要求6所述的半导体集成器件制造方法，其特征在于，所述调节功函数金属层材料为TiC、TiAl、TiN、Ti、Ta、或Pt；所述电极金属层材料为Al、W、Ag、Cu、Au、TiN、TaN、Ti或Ta。

8.如权利要求1所述的半导体集成器件制造方法，其特征在于，所述去除工艺为等离子体刻蚀或湿法刻蚀。

9.如权利要求8所述的半导体集成器件制造方法，其特征在于，当去除工艺为等离子体刻蚀时，等离子体刻蚀采用含Cl₂或F的刻蚀气体；当去除工艺为湿法刻蚀时，湿法刻蚀采用TMAH或NH₃·H₂O作为刻蚀剂。