CN101826560A - 用于片上系统技术的金属-绝缘体-金属结构 - Google Patents

用于片上系统技术的金属-绝缘体-金属结构 Download PDF

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Abstract

本发明提供了一种用于片上系统技术的金属-绝缘体-金属结构，其包括半导体衬底，形成在半导体衬底中的隔离结构，形成在隔离结构之上的导电层，以及形成在隔离结构之上的金属-绝缘体-金属(MIM)电容。MIM电容为冠形，其包括顶电极、第一底电极和置于顶电极和第一底电极之间的电介质，第一底电极至少延伸到导电层的顶面。

Description

用于片上系统技术的金属-绝缘体-金属结构
技术领域
本发明一般地涉及半导体器件制造，并且，更具体地涉及金属-绝缘体-金属(MIM)结构，制造该结构的方法，以及包含该结构的半导体器件。
背景技术
电容是很多数据操作和数据存储应用的关键元件。一般地，电容包括在电介质或其他绝缘层的相对侧的两个导电电极，且可以基于形成电极所采用的材料而对它们进行分类。例如，在金属-绝缘体-金属(MIM)电容中，电极基本包括金属。MIM电容具有对于施加到其上的相对宽范围的电压具有相对恒定的电容值的优点。MIM电容也表现了相对较小的寄生电阻。
一般地，需要MIM电容(以及其他)占用尽可能小的表面积以增加集成密度。同时，应当将电容值最大化以获取最佳的器件性能，如当在动态随机存取存储器(DRAM)应用中用于数据保持，或在混合信号和微处理器应用中用于解耦时。然而，单一电容的电容值一般随着电容表面积减小而减小。已经提出了各种结构尝试克服最小化电容结构尺寸和最大化电容值之间的这个分歧。一个这样的例子是冠形(crown-shaped)电容，其类似于折叠结构，在该结构中沟槽衬有第一电极并被环形绝缘元素和内部核心电极填充，因此相对于传统的平面电容增加了有效电极接触面积。虽然冠电容满足了其想要的目的，但是他们还不能满足所有的方面。
发明内容
本发明提出了一种半导体器件，包括：半导体衬底；置于所述半导体衬底内的隔离结构；置于所述隔离结构之上的导电层；以及置于所述隔离结构之上的金属-绝缘体-金属(MIM)电容，所述MIM电容为冠形，其包括顶电极、第一底电极和置于所述顶电极和所述第一底电极之间的电介质，所述第一底电极至少延伸到所述导电层的顶面。
本发明还提出了一种半导体器件，包括：包括第一区域和第二区域的半导体衬底；形成在所述第一区域中的隔离结构；形成在所述第一区域中的隔离结构之上的第一MIM电容，所述第一MIM电容为冠形，其包括第一顶电极、第一底电极和置于所述第一顶电极和所述第一底电极之间的电介质；形成在所述第二区域中的存储单元，所述存储单元包括第二MIM电容，所述第二MIM电容为冠形，其包括第二顶电极、第二底电极和置于所述第二顶电极和所述第二底电极之间的电介质；其中所述第一MIM电容的第一底电极设置为距离所述衬底第一距离，所述第二MIM电容的第二底电极设置为距离所述衬底第二距离，所述第一距离小于所述第二距离。
本发明还提出了一种制造半导体器件的方法，所述半导体器件包括半导体衬底，所述半导体衬底包括第一区域和第二区域，第一区域包括隔离结构和置于所述隔离结构之上的导电层，第二区域包括存储单元，所述存储单元包括具有掺杂特征的晶体管。所述方法包括：在所述第一区域的所述导电层之上和所述第二区域的所述存储单元之上形成第一层间电介质(ILD)层；在所述第一区域的所述第一ILD层中形成接触特征，所述接触特征连接到所述晶体管的所述掺杂特征；以及在所述第一和第二区域的所述第一ILD层之上形成第二ILD层；形成至少延伸到所述第一区域的所述导电层的第一沟槽，和延伸到所述第二区域的所述接触特征的第二沟槽；在所述第二ILD之上形成底金属层部分填充所述第一和第二沟槽；移除所述底金属层在所述第一和第二沟槽之外的部分；在所述第二ILD层之上形成电介质层部分填充所述第一和第二沟槽；以及在所述电介质层之上形成顶金属层部分填充所述第一和第二沟槽。
附图说明
图1示出了包括金属-绝缘体-金属(MIM)电容的半导体器件的剖面图；
图2示出了包括可选择的MIM电容的半导体器件的剖面图；
图3示出了包括另一个可选择的MIM电容的半导体器件的剖面图；
图4示出了制造包括MIM电容的半导体器件的方法的流程图；
图5A-5E示出了根据图4的方法制造半导体器件的各个阶段的剖面图；
图6示出了用于制造包括MIM电容的半导体器件的可选择的方法的流程图；
图7A-7G示出了根据图6的方法制造半导体器件的各个阶段的剖面图；以及
图8示出了根据本发明的各个方面的MIM电容的圆化角轮廓。
具体实施方式
本发明一般地涉及半导体器件制造，并且，更具体地涉及具有高单位电容的电容结构，制造该结构的方法，以及包含该结构的半导体器件。然而，可以理解的是，下面的说明书提供了很多不同的实施例，例如，用于实现本发明的不同特征。以下描述元件和排列的具体例子是为了简化本说明书。当然，这些仅仅是例子，并不是为了限制在这些例子中。另外，本说明书可在不同的例子中重复参考数字和/或符号。该重复是为了简单和清楚的目的，其本身并不指示所讨论的不同实施例和/或配置之间的关系。另外，以下的描述中第一特征在第二特征之上或上面的结构可以包括第一和第二特征直接接触的实施例，也可以包括附加的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
参考图1，示出了包括金属-绝缘体-金属(MIM)电容的一个实施例的半导体器件的剖面图。半导体器件100被配置为片上系统(SoC)器件，该片上系统(SoC)器件在单芯片上集成了各种功能。在当前的实施例中，半导体器件100包括区域102、104、106，每个都被配置用于不同的功能。区域102可以包括多个晶体管110，如金属氧化物半导体场效应晶体管(MOSFET)或互补MOS(CMOS)晶体管，以及电阻，电阻和晶体管形成逻辑电路、静态随机存储存储器(SRAM)电路、处理器电路或其他适合的电路。区域104可以包括多个晶体管112和电容114，晶体管112和电容114形成用于记忆储存的动态随机存取存储器(DRAM)阵列。区域106可以包括多个金属-绝缘体-金属(MIM)电容120。MIM电容120可以用于各种功能，如用于混合信号应用中的解耦电容和高频噪声滤波器，用于微处理器应用中的解耦电容，用于存储应用中的存储保持，以及用于射频(RF)应用中的振荡器、相移网络、带通滤波器和耦合电容。可以理解的是，半导体器件100包括其他特征和结构，如e熔丝(eFuse)、电感、钝化层、焊垫和封装，但是为了简单和清楚的目的将其简化了。
半导体器件100可以包括半导体衬底124。在当前的实施例中，衬底124包括晶体结构中的硅衬底(如晶片)。衬底124可以依据本领域所知的设计需求包括各种掺杂配置(如p型衬底或n型衬底)。另外，衬底124可以包括各种掺杂区域如p型阱(p阱或PW)或n型阱(n阱或NW)。衬底124也可以包括其他基本半导体如锗或金刚石。可选择地，衬底124可以包括化合物半导体如碳化硅、砷化镓、砷化铟或磷化铟。另外，衬底124可以任选地包括外延层(epi层)，可以对衬底124进行应变处理以提高性能，并其可以包括绝缘体上硅(SOI)结构。
半导体器件100还包括隔离结构以隔离一个或多个器件，如形成在衬底124中的浅沟槽隔离(STI)特征126。STI特征126可以包括二氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐(FSG)和/或本领域所公知的低k值电介质材料。其他隔离方法和/或特征可能替代STI或附加到STI。可以使用如衬底124的反应离子刻蚀(RIE)形成STI特征126，以形成沟槽，接着采用淀积工艺将绝缘材料填充到该沟槽，之后进行化学机械抛光(CMP)。
可以理解的是，区域102中的晶体管110和区域104中的晶体管114的形成包括本领域所公知的各种工艺，因此在这里没有详细描述。例如，形成了各种材料层，如氧化物层(如栅电介质)和多晶硅层130(如栅电极)，然后对其进行构图以形成栅结构。工艺继续形成轻掺杂漏(LDD)区，形成栅衬垫，形成重掺杂源/漏区，形成自对准硅化物特征132，形成接触刻蚀阻挡层(CESL)134，以及形成层级间(或层间)电介质(ILD)层140。应当注意的是，在进行这些工艺中的一些的期间，可以保护区域106。因此，区域106可以包括氧化物层、多晶硅层130、硅化物层132、CESL 134和ILD层140。CESL 134可以由氮化硅、氮氧化硅和/或其他适合的材料形成。ILD层140可以由二氧化硅或低k值电介质材料形成。ILD层140可以通过化学汽相淀积(CVD)、高密度等离子体CVD、旋涂、PVD(或溅射)，或其他适合的方法形成。在ILD层140中形成多个第一接触孔142以分别提供到区域102、104中的晶体管110、114的掺杂特征(如源/漏和多晶硅栅电极)以及其他器件如电阻的电连接。在接触孔142形成之后，ILD层144形成在ILD层140之上。ILD层144可以由与ILD层140类似的材料形成。
区域104中的MIM电容114包括底电极150、顶电极152和置于底电极150和顶电极152之间的高k值电介质154。MIM电容114形成在ILD层144中，这样将底电极150通过接触孔142连接到晶体管112的掺杂特征。
可将区域106中的MIM电容120看作并联的两个电容120a、120b。电容120a、120b每个分别包括底电极160a、160b，具有相同的顶电极162，以及置于底电极160a、160b和顶电极162之间的高k值电介质164。电容120a、120b形成在ILD层140、144中，底电极160a、160b可以延伸到多晶硅层130的顶面。因此，电容120a、120b的底电极160a、160b分别与硅化物层132和多晶硅层130接触，从而彼此电连接。这样，全部电容值为电容120a、120b的电容值之和。另外，可以提供电连接以互连电容120和区域102、104中的其他器件。STI 126将电容120与衬底噪声隔开。
虽然仅示出了两个电容120a、120b(两个冠特征)，但是可以理解的是，电容的数量(多个冠特征)可以根据设计需求而变化。也应当注意的是，电容120a、120b的电容值随电极的表面积的增加而增加。表面积的增加可以通过将底电极160a、160b延伸到多晶硅层130而达到。另外，电容120的表面积可以以这种方式增加，即不对其他区域102、104的性能造成不利影响。例如，可以通过增加ILD层144的厚度(因此增加了顶和底电极的表面)而增加电容120的表面积，但是这导致形成在ILD层144中的金属结构(互连结构)之间寄生电容的增加。另外，电容120的形成容易集成到形成区域102、104的其他器件和结构的工艺流程中，这将在下面图4-7中进行解释。
半导体器件100还包括ILD层168，该ILD层168分别形成在区域104、106中的电容114、120之上，和区域102中的ILD层144之上。半导体器件100还包括形成在ILD层144、168中的多个接触孔170，以将接触孔142电连接到互连结构的第一金属层172。如本领域所知，互连结构可以包括用于与区域102、104、106中的多个器件和结构互连的多个金属层。可以理解的是，本说明书不限制逻辑器件彼此之间或与电容器件或与DRAM阵列的特定互连。本领域技术人员将认识到，可以实现本说明书的电容器件的实施例存在多种应用、结构、器件布局和互连方案。因此，为了简单和清楚的目的，逻辑器件、DRAM阵列和各种器件之间或其间的互连的附加的细节此处没有示出或进行进一步的描述。
参考图2，示出了包括MIM电容的一个可选择的实施例的半导体器件的剖面图。除了以下描述的不同点之外，半导体器件200类似于图1的半导体器件100。因此，为了简单和清楚的目的，图1和图2中相似的特征标注为相同的数字。区域106中的MIM电容210可以被看作如上所述的两个电容210a、210b。MIM电容210包括底电极212a、212b，顶电极214和置于底电极212a、212b和顶电极214之间的高k值电介质216。底电极212a、212b延伸穿过多晶硅层130并延伸到STI 126的顶面。因此，底电极212a、212b与硅化物层132和多晶硅层130相接触，可以彼此电连接。应当理解的是，由于电容210的表面积增加，电容210的电容值大于图1的电容120的电容值。通过将底电极212a、212b延伸到STI 126的顶面实现表面积的增加。另外，上述的关于图1中的电容120的优点在该实施例中也适用。
参考图3，示出了包括MIM电容的另一个可选择的实施例的半导体器件300的剖面图。除了以下描述的不同点之外，半导体器件300类似于图1的半导体器件100。因此，为了简单和清楚的目的，图1和图3中相似的特征标注为相同的数字。区域106中的MIM电容310可以看作如上所述的两个电容310a、310b。MIM电容310包括底电极312a、312b，顶电极314和置于底电极312a、312b和顶电极314之间的高k值电介质316。底电极312a、312b延伸穿过多晶硅层130并穿过STI 126的一部分。因此，底电极312与硅化物层132和多晶硅层130相接触，可以彼此电连接。应当注意的是，由于电容310的表面积增加，电容310的电容值分别大于图1和图2中的电容120、210。通过将底电极312a、312b延伸穿过STI 126的部分而实现表面积的增加。另外，底电极312a、312b在STI 126中的延伸量可以依赖于设计需求和STI 126的功能，以将电容310与衬底噪声隔离。另外，上述的关于图1和2中的电容120、210的优点在该实施例中也适用。
参考图4，示出了根据本发明的各个方面的制造具有嵌入MIM电容的半导体器件的方法400的流程图。图5A-5E示出了根据图4的方法400制造半导体器件500的各个阶段的剖面图。半导体器件500分别类似于图1-3中的半导体器件100、200、300。因此，为了简单和清楚的目的，图1-3和图5中相似的特征标注为相同的数字。方法400开始于块402，在块402中提供了具有第一区域和第二区域的半导体衬底。第一区域包括形成在衬底中的隔离结构，形成在隔离结构之上的导电层，和形成导电层之上的第一层间电介质(ILD)。第二区域包括形成在衬底中的具有掺杂特征的晶体管，形成在晶体管之上的第一ILD，以及形成在第一ILD中并连接到晶体管的掺杂特征的接触特征。
在图5A中，在区域104的ILD层140中的多个第一接触孔142形成之后示出半导体器件500。第一接触孔142连接到区域104的晶体管112的掺杂特征，并连接到区域102(未示出)中的晶体管120的掺杂特征(如源/漏和多晶硅栅电极)。通过在ILD层140中刻蚀沟槽，使用晶种层、阻挡层和/或金属层填充该沟槽，之后进行平坦化工艺，如化学机械抛光(CMP)或内刻蚀工艺，而形成第一接触孔142。应当注意的是，第一接触孔142不形成在区域106中。如之前所述，区域104配置为DRAM或嵌入DRAM阵列，区域106配置为MIM电容。区域106包括形成在衬底124中的STI 126。区域106还包括形成在衬底124上的氧化物层，形成在氧化物层上的掺杂多晶硅层130，形成在多晶硅层130上的硅化物层132，形成在硅化物层132上的接触刻蚀阻挡层(CESL)134，以及形成在CESL 134上的ILD层140。可以理解的是，区域106中的各种材料层可以在形成区域104中的晶体管112和其他特征时同时形成。
方法400继续到块404，在块404中刻蚀阻挡层形成在第二区域中的第一ILD之上。半导体器件500包括形成ILD层140之上的刻蚀阻挡层502。可以形成光致抗蚀剂掩膜，并对其进行构图以保护区域104中的刻蚀阻挡层502。可以通过光刻形成并构图光致抗蚀剂掩膜。例如，光刻工艺包括旋涂、软烘焙、曝光、曝光后烘焙、显影、冲洗、干燥和其他适合的工艺。因此，可以通过湿法刻蚀工艺、干法刻蚀工艺或其他适合的工艺去除区域106中的刻蚀阻挡层。
刻蚀阻挡层502可以作为随后的刻蚀工艺(如以下所讨论的)的端点。虽然本说明书没有进行限制，但是刻蚀阻挡层502可以包括碳化硅、氮化硅或氮氧化硅，可以通过CVD、等离子体增强化学汽相淀积(PECVD)或低压化学汽相淀积(LPCVD)形成。刻蚀阻挡层可以具有范围在大约500到大约1500埃(A)的厚度。例如，在一个实施例中，其中刻蚀阻挡层502包括碳化硅，可以采用包括三甲基硅烷(trimethylsilane)的工艺化学通过PECVD形成刻蚀阻挡层502。
方法400继续到块406，在块406中第二ILD形成在第一区域中的第一ILD之上和第二区域中的刻蚀阻挡层之上。在图5B中，半导体器件500还包括形成在区域106中的ILD层140之上和区域104中的刻蚀阻挡层502之上的ILD层144。ILD层144可以由与ILD层140类似的材料形成。ILD层144可以由二氧化硅或低k值电介质材料形成。ILD层144可以通过化学汽相淀积(CVD)、高密度等离子体CVD、旋涂、PVD(或溅射)，或其他适合的方法形成。ILD层144可以具有范围在大约5000到大约12000埃(A)的厚度。
方法400继续到块408，在块408中进行刻蚀工艺，刻蚀工艺至少停止在第一区域中的导电层从而形成第一沟槽，停止在第二区域中的刻蚀阻挡层从而形成第二沟槽。在图5C中，形成光致抗蚀剂504以限定用于区域104和106中的电容的开口。光致抗蚀剂504可以在刻蚀工艺510和随后的去膜，如湿法去膜或等离子体灰化期间，作为掩膜。刻蚀工艺510可以包括干法刻蚀、湿法刻蚀、反应离子刻蚀(RIE)或组合的干法和湿法刻蚀工艺。在当前的实施例中，刻蚀工艺510包括干法刻蚀，其穿过硅化物层132、多晶硅层130和区域106中的STI 126的部分，停止在区域104中的刻蚀阻挡层502。应当注意的是，在一些实施例中，干法刻蚀可以停止在多晶硅层130的顶面(类似于图1)，或者在一些其他的实施例中，可以停止在STI 126的顶面(类似于图2)。这样，沟槽512形成在区域106中，沟槽514形成在区域104中。由于各向异性的干法刻蚀工艺，沟槽512可以具有垂直的侧壁和基本方形的角。因此，刻蚀工艺510还包括各向同性刻蚀工艺，其改进了区域106中的沟槽512的角轮廓。在一些实施例中，沟槽512的角轮廓被各向同性的湿法刻蚀工艺(如湿浸)圆化和平滑化，如图8的800所示。可以观察到，由于角的圆化和平滑化，电容值可以增加，并且MIM结构的可靠性(如经时击穿(TDDB))可以得到改善。
方法400继续到块410，在块410中第二沟槽中的刻蚀阻挡层被移除，从而暴露出接触特征。在图5D中，进行刻蚀工艺520以选择性的移除刻蚀阻挡层502暴露在区域106中的沟槽514中的部分。刻蚀工艺520可以包括干法刻蚀、湿法刻蚀或组合的湿法和干法刻蚀工艺。例如，刻蚀工艺520包括具有碳化硅的高刻蚀选择性的干法刻蚀，以移除暴露的刻蚀阻挡层502。因此，第一接触孔142暴露在沟槽514中。
方法400继续到块412，在块412中形成底电极层以部分地填充第一和第二沟槽。在图5E中，金属层形成在ILD层144之上，以部分地填充沟槽512、514。金属层可以作为用于区域104和106中电容的底电极层。金属层包括氮化钛(TiN)。虽然本发明没有限制，但是金属层可以具有范围在大约100到大约500埃(A)的厚度。金属层可以通过原子层淀积(ALD)、PVD、CVD或其他适合的技术形成。可选择地，金属层可以优选地包括氮化钽(TaN)、氮化钨(WN)、钌(Ru)、铱(Ir)、铂(Pt)及其组合物。在其他实施例中，金属层可以包括两个或多个层的堆叠，如氮化钛/钛或氮化钛/钨。
方法400继续到块414，在块414中将在第一和第二沟槽之外的底电极部分移除。半导体器件500被平坦化以移除在沟槽512、514之外的金属层部分。例如，可以在金属层上进行CMP或内刻蚀工艺并基本停止在ILD层144。因此，电容114的底电极150形成在区域104中的沟槽514中，电容530a、530b的底电极312a、312b形成在区域106的沟槽512中。电容114的底电极150通过区域104中的第一接触孔142电连接到晶体管112的掺杂特征。如前所述，区域106中的电容530可以看作并联的两个电容530a、530b。因此，将底电极312a、312b电连接到区域106中的硅化物层132和多晶硅层130，从而彼此电连接。
方法400继续到块416，在块416中形成电介质层以部分地填充第一和第二沟槽。电介质层154、316分别形成在区域104、106中，部分地填充沟槽514、512。虽然标识为不同的数字154、316，但是可以理解的是，示出在区域104、106中的电介质层154、316由相同的材料和工艺形成。电介质层154、316包括高k值电介质材料如氧化锆(ZrO2)。可选择地，电介质层154、316可以任选地包括二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、硅酸铪(HfSiON)、氧化钽(Ta2O5)、氧化铪(HfO2)、氧化钛(TiO2)、钛酸锶钡(BST)、氧化钛酸锶(STO)或其组合物的一个或多个层。电介质层154、316可以具有范围在大约50到大约400埃(A)的厚度。电介质层154、316可以通过ALD、CVD、PVD或其他适合的技术而形成。
方法400继续到块418，在块418中在电介质层之上形成顶电极层以部分地填充第一和第二沟槽。另一个金属层可以形成电介质层154、316之上，其部分地填充沟槽512、514。金属层分别作为用于电容114、530的顶电极层152、314。该金属层包括氮化钛(TiN)。虽然本说明书没有限制，但是金属层可以具有范围在大约100到大约500埃(A)的厚度。金属层可以通过原子层淀积(ALD)、PVD、CVD或其他适合的技术形成。可选择地，金属层可以任选地包括氮化钽(TaN)、氮化钨(WN)、钌(Ru)、铱(Ir)、铂(Pt)及其组合物。在其他实施例中，金属层可以包括两个或多个层的堆叠，如氮化钛/钛或氮化钛/钨。
方法400继续到块420，在块420中在顶电极层之上形成第三ILD，并填充第一和第二沟槽的剩余部分。半导体器件500还包括形成电容114、530之上的ILD层168，基本填充沟槽512、514的剩余部分。ILD层168可以类似于ILD层144。方法400继续到块422，在块422中在第三ILD之上形成互连结构。半导体器件500包括形成在ILD层168之上的互连结构，用于互连区域102(未示出)、104、106中的各个器件，以形成集成电路或片上系统(SoC)器件。互连结构包括多个金属层(示出了第一金属层172)和用于绝缘每个金属层的金属间电介质。另外，互连结构包括垂直连接(通孔/接触孔)和水平连接(线)。应当注意的是，区域104中的刻蚀阻挡层502可以为形成第二层接触孔的刻蚀工艺的额外加载。例如，多个接触孔170可以形成在ILD层144、168中，以将接触孔142连接到第一金属层172。
参考图6，示出了根据本发明的各个方面的制造具有MIM电容的半导体器件的可选择的方法600的流程图。方法600执行一些与图4的方法400相同的工艺。图7A-7G示出了根据图4的方法700制造半导体器件700的各个阶段的剖面图。半导体器件700分别类似于图1-3中的半导体器件100、200、300。因此，为了简单和清楚的目的，图1-3和图7中相似的特征标注为相同的数字。方法600开始于块602(类似于图4的块402)，在块602中提供了具有第一区域和第二区域的半导体衬底。第一区域包括形成在衬底中的隔离结构，形成在隔离结构之上的导电层，以及形成导电层之上的第一层间电介质(ILD)。第二区域包括具有形成衬底中的掺杂特征的晶体管，形成在晶体管之上的第一ILD，以及形成在第一ILD中并连接到晶体管的掺杂特征的接触特征。
在图7A中，示出了在区域104的ILD层140中的多个第一接触孔142形成之后的半导体器件700。第一接触孔142连接到区域104的晶体管112的掺杂特征，并连接到区域102(未示出)中的晶体管120的掺杂特征(如源/漏和多晶硅栅电极)。通过在ILD层140中刻蚀沟槽，使用晶种层、阻挡层和/或金属层填充沟槽，之后进行平坦化工艺，如化学机械抛光(CMP)或内刻蚀工艺而形成第一接触孔142。应当注意的是，第一接触孔142不形成在区域106中。如之前所述，区域104被配置用于DRAM或嵌入DRAM阵列，区域106被配置用于MIM电容。区域106包括形成在衬底124中的STI 126。区域106还包括形成在衬底124上的氧化物层，形成在氧化物层上的掺杂多晶硅层130，形成在多晶硅层130上的硅化物层132，形成在硅化物层132上的接触刻蚀阻挡层(CESL)134，以及形成在CESL 134上的ILD层140。可以理解的是，区域106中的各种材料层可以在形成区域104中的晶体管112和其他特征时同时形成。
方法600继续到块604，在块604中刻蚀阻挡层形成在第一ILD之上。半导体器件700包括形成ILD层140之上的刻蚀阻挡层702。刻蚀阻挡层702可以作为如下所述的随后的刻蚀工艺的截止点。虽然本说明书没有进行限制，但是刻蚀阻挡层702可以包括碳化硅、氮化硅或氮氧化硅，可以通过CVD、等离子体增强化学汽相淀积(PECVD)或低压化学汽相淀积(LPCVD)形成。刻蚀阻挡层可以具有范围在大约500到大约1500埃(A)的厚度。例如，在一个实施例中，其中刻蚀阻挡层702包括碳化硅，刻蚀阻挡层702可以采用包括三甲基硅烷的工艺化学通过PECVD形成。
方法600继续到块606，在块606中第二ILD形成在刻蚀阻挡层之上。在图7B中，半导体器件700还包括形成在刻蚀阻挡层702之上的ILD层144。ILD层144可以由与ILD层140类似的材料形成。ILD层144可以由二氧化硅或低k值电介质材料形成。ILD层144可以通过化学汽相淀积(CVD)、高密度等离子体CVD、旋涂、PVD(或溅射)，或其他适合的方法形成。ILD层144可以具有范围在大约5000到大约12000埃(A)的厚度。
方法600继续到块608，在块608中进行停止在刻蚀阻挡层的第一刻蚀工艺，从而在第一区域中形成第一沟槽，在第二区域中形成第二沟槽。在图7C中，形成光致抗蚀剂704以为区域104和106中的电容限定开口。在刻蚀工艺710和随后的去膜，如湿法去膜或等离子体灰化期间，光致抗蚀剂704可以作为掩膜。刻蚀工艺710可以包括干法刻蚀、湿法刻蚀、反应离子刻蚀(RIE)或组合的干法和湿法刻蚀工艺。在当前的实施例中，刻蚀工艺710可以包括穿过ILD层144并基本停止在刻蚀阻挡层702的干法刻蚀。因此，沟槽712可以形成在区域106中，沟槽714可以形成在区域104中。
方法600继续到块610，在块610中移除在第一和第二沟槽中的刻蚀阻挡层。在图7D中，进行刻蚀工艺720以选择性地移除刻蚀阻挡层702，从而分别暴露在区域106、104中的沟槽712、714中的部分。刻蚀工艺720可以包括干法刻蚀、湿法刻蚀或组合的湿法和干法刻蚀工艺。例如，刻蚀工艺720包括具有高的碳化硅刻蚀选择性的干法刻蚀，以移除暴露的刻蚀阻挡层702。因此，第一接触孔142可以暴露在沟槽714中。
方法600继续到块612，在块612中形成保护层以保护第二区域。在图7E中，形成保护层，如光致抗蚀剂掩膜730，以保护区域104，并填充沟槽714。可以通过如上所述的光刻工艺形成光致抗蚀剂掩膜730。
方法600继续到块614，在块614中进行第二刻蚀工艺，该第二刻蚀工艺至少停止在第一区域中的导电层，从而延伸第一沟槽。在图7F中，进行刻蚀工艺740以使沟槽712延伸穿过硅化物层132、多晶硅层130，和STI 126的部分。刻蚀工艺740可以包括干法刻蚀、湿法刻蚀、反应离子刻蚀(RIE)或组合的干法和湿法刻蚀工艺。在当前的实施例中，刻蚀工艺包括使沟槽712延伸到STI 126内的干法刻蚀工艺。应当注意的是，在一些实施例中，干法刻蚀可以停止在多晶硅层130的顶面(类似于图1)，或者在一些其他的实施例中，可以停止在STI 126的顶面(类似于图2)。由于各向异性的干法刻蚀工艺，沟槽712具有垂直的侧壁和基本方形的角。因此，刻蚀工艺740还包括各向同性刻蚀工艺，其改进了区域106中的沟槽712的角轮廓。在一些实施例中，沟槽712的角轮廓被各向同性的湿法刻蚀工艺(如湿浸)圆化和平滑化，如图8的800所示。可以观察到，由于角的圆化和平滑化，电容值可以增加，MIM结构的可靠性(如时间相关绝缘击穿(TDDB))可以得到改善。
方法600继续到块616，在块616中保护层被移除。在图7G中，在刻蚀工艺740之后通过湿法去膜或等离子体灰化从区域106移除光致抗蚀剂掩膜730。方法600继续到图4的块412-414，以完成沟槽712、714中的电容，以及用于互连区域102(未示出)、104、106的各个器件和特征的互连结构的制造。
总之，此处所公开的方法和器件提供了紧密的具有增加的电容的MIM电容设计，其可以实现以减小芯片尺寸。因此，电容设计可以在当前和之后的高级技术节点工艺(如90nm，65nm，40nm及更低)中实现。此处所公开的MIM电容设计可以提供各种功能，并且可以集成在各种应用中以提供片上系统(SoC)器件。此处所公开的方法和器件通过将冠形结构至少延伸到形成在隔离结构之上的导电层而增加了电容的表面积(如电容密度)。
在一些实施例中，MIM结构可以延伸穿过导电层并到达隔离结构的顶面。在一些实施例中，MIM结构可以延伸穿过导电层和隔离结构的部分。另外，多个冠结构可以使用形成在隔离结构之上的导电层彼此连接。因此，电容值可以在不对半导体器件的其他区域的性能造成不利影响(例如，增加寄生电容)的情况下而增加。另外，本发明的各个方面可以容易在现有的具有很少或没有复杂度的器件制造中实现，对于制造时间和成本影响极小。
本发明已经对于优选的实施例进行了描述。对于本领域技术人员在阅读本说明书之后变得明显的改进或改造视为包括在本申请的精神和范围之内。可以理解的是，在之前的描述和一些实例中可以进行一些改进、变化和替换，可以在不使用相关的其他特征的情况下采用本发明的一些特征。例如，虽然此处所公开的方法和器件使用多晶硅层和硅化物层以连接MIM电容的底电极，但是可以预想到可以使用其他类型的导电层。对于高k值金属栅技术，导电层可以包括金属层，用于形成半导体器件的其他区域中的晶体管的金属栅。因此，较宽地并且以与本发明的范围一致的方式解释附加的权利要求是合适的。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
置于所述半导体衬底内的隔离结构；
置于所述隔离结构之上的导电层；以及
置于所述隔离结构之上的金属-绝缘体-金属(MIM)电容，所述MIM电容为冠形，其包括顶电极、第一底电极和置于所述顶电极和所述第一底电极之间的电介质，所述第一底电极至少延伸到所述导电层的顶面。
2.根据权利要求1所述的半导体器件，其中所述第一底电极延伸穿过所述导电层并至少到达所述隔离结构的顶面。
3.根据权利要求2所述的半导体器件，其中所述第一底电极延伸穿过所述导电层并穿过所述隔离结构的部分。
4.根据权利要求1所述的半导体器件，还包括置于所述导电层上的硅化物层；
其中所述导电层包括掺杂多晶硅层；以及
其中所述第一底电极延伸穿过所述硅化物层，并电连接到所述硅化物层。
5.根据权利要求1所述的半导体器件，其中所述MIM电容还包括第二底电极，其至少延伸到所述导电层的所述顶面；
其中所述电介质层置于所述顶电极和所述第二底电极之间；以及
其中所述第一底电极通过所述导电层电连接到所述第二底电极。
6.根据权利要求1所述的半导体器件，其中述第一底电极包括圆化的角轮廓。
7.一种半导体器件，包括：
包括第一区域和第二区域的半导体衬底；
形成在所述第一区域中的隔离结构；
形成在所述第一区域中的隔离结构之上的第一MIM电容，所述第一MIM电容为冠形，其包括第一顶电极、第一底电极和置于所述第一顶电极和所述第一底电极之间的电介质；
形成在所述第二区域中的存储单元，所述存储单元包括第二MIM电容，所述第二MIM电容为冠形，其包括第二顶电极、第二底电极和置于所述第二顶电极和所述第二底电极之间的电介质；
其中将所述第一MIM电容的第一底电极设置为距离所述衬底第一距离，且将所述第二MIM电容的第二底电极设置为距离所述衬底第二距离，所述第一距离小于所述第二距离。
8.根据权利要求7所述的半导体器件，其中所述半导体衬底还包括第三区域；
其中所述半导体器件还包括形成在所述第三区域内的多个CMOS晶体管，所述CMOS晶体管形成逻辑电路的部分。
9.根据权利要求7所述的半导体器件，其中所述存储单元包括嵌入的DRAM单元，所述嵌入的DRAM单元还包括：
具有掺杂特征的晶体管；以及
用于将所述第二底电极连接到所述晶体管的掺杂特征的接触孔。
10.根据权利要求7所述的半导体器件，还包括形成在所述第一区域中隔离结构之上的导电层；
其中所述第一MIM电容的第一底电极至少延伸到所述导电层的顶面；或者，所述第一底电极延伸穿过所述导电层，并至少到达所述隔离结构的顶面；
或者，所述第一底电极延伸穿过所述导电层并穿过所述隔离结构的部分。
11.一种制造半导体器件的方法，所述半导体器件包括半导体衬底，所述半导体衬底包括第一区域和第二区域，第一区域包括隔离结构和置于所述隔离结构之上的导电层，第二区域包括存储单元，所述存储单元包括具有掺杂特征的晶体管，所述方法包括：
在所述第一区域的所述导电层之上和所述第二区域的所述存储单元之上形成第一层间电介质(ILD)层；
在所述第一区域的所述第一ILD层中形成接触特征，所述接触特征连接到所述晶体管的所述掺杂特征；以及
在所述第一和第二区域的所述第一ILD层之上形成第二ILD层；
形成至少延伸到所述第一区域的所述导电层的第一沟槽，和延伸到所述第二区域的所述接触特征的第二沟槽；
在所述第二ILD之上形成底金属层部分地填充所述第一和第二沟槽；
移除所述底金属层在所述第一和第二沟槽之外的部分；
在所述第二ILD层之上形成电介质层部分地填充所述第一和第二沟槽；以及
在所述电介质层之上形成顶金属层部分填充所述第一和第二沟槽。
12.根据权利要求11所述的方法，还包括：
在形成所述接触特征之后，在所述第一和第二区域的所述第一ILD层之上形成刻蚀阻挡层；以及
移除所述第一区域中的刻蚀阻挡层；
其中形成所述第一沟槽和所述第二沟槽包括：
进行干法刻蚀工艺，至少停止在所述第一区域中的所述导电层从而形成所述第一沟槽，以及停止在所述第二区域中的所述刻蚀阻挡层从而形成所述第二沟槽；以及
移除所述第二沟槽中暴露出的所述刻蚀阻挡层。
13.根据权利要求11所述的方法，还包括：
在形成所述接触特征之后，在所述第一和第二区域的所述第一ILD层之上形成刻蚀阻挡层；
其中形成所述第一沟槽和所述第二沟槽包括：
进行第一干法刻蚀，所述第一干法刻蚀停止在所述刻蚀阻挡层，从而形成所述第一沟槽的部分和所述第二沟槽的部分；
移除分别在所述第一沟槽的部分和所述第二沟槽的部分中暴露的所述刻蚀阻挡层；
形成保护层填充所述第二沟槽；
进行第二干法刻蚀，所述第二干法刻蚀至少停止在所述第一区域的所述导电层，从而延伸所述第一沟槽的部分。
14.根据权利要求11所述的方法，其中所述第一沟槽延伸穿过所述导电层，并至少到达所述隔离结构；
或者，所述第一沟槽延伸穿过所述导电层并穿过所述隔离结构的部分。
15.根据权利要求11所述的方法，其中形成所述第一沟槽包括：
进行至少停止在所述导电层的干法刻蚀工艺；以及
进行修饰所述第一沟槽的角轮廓的湿法刻蚀工艺。
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