CN113130444A - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，具体地涉及一种半导体结构及其形成方法。所述半导体结构包括：半导体衬底；多个第一沟槽，位于所述半导体衬底内，用于形成电容器；多个电容器，分别位于所述第一沟槽中，所述电容器包括多个电极层以及隔离相邻电极层的绝缘层；多个第二沟槽，位于所述半导体衬底内，所述第二沟槽内的填充结构的表面层分别为所述多个电极层中的一个。本申请提供的一种半导体结构及其形成方法中，形成表面层为不同电极层的多个填充结构，再形成接触结构直接连接所述不同电极层，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
Description
技术领域
本申请涉及半导体技术领域，具体地涉及一种半导体结构及其形成方法。
背景技术
电容器是在超大规模集成电路中常用的无源元件，主要包括多晶硅-绝缘体-多晶硅(PIP，Polysilicon-lnsulator-Polysilicon)、金属-绝缘体-硅(MIS，Metal-Insulator-Silicon)和金属-绝缘体-金属(MIM，Metal-Insulator-Metal)等。其中，由于MIM电容器对晶体管造成的干扰最小，且可以提供较好的线性度(Linearity)和对称度(Symmetry)，因此得到了更加广泛的应用。
具有沟槽结构的MIM电容器具有更高的容量，低漏电，高可靠性。为了进一步增加容量，通常还会堆叠多层MIM结构。所述MIM电容器一般包括多层MIM结构以及电连通每层金属层的接触结构。目前，为了形成所述接触结构，需要先在所述MIM结构中刻蚀形成多个贯通对应金属层的开口，这种刻蚀的方法工艺复杂，难以实现，且可靠性低。
因此，有必要开发一种工艺简单，易于实现，可靠性高的使接触结构连接不同金属层的方法。
发明内容
本申请提供一种半导体结构及其形成方法，使接触结构可以连接不同金属层，所述形成方法工艺简单，易于实现，可靠性高。
本申请的一个方面提供一种半导体结构，包括：半导体衬底；多个第一沟槽，位于所述半导体衬底内，用于形成电容器；多个电容器，分别位于所述第一沟槽中，所述电容器包括多个电极层以及隔离相邻电极层的绝缘层；多个第二沟槽，位于所述半导体衬底内，所述第二沟槽内的填充结构的表面层分别为所述多个电极层中的一个。
在本申请的一些实施例中，所述多个第二沟槽的数量与所述多个电极层的数量相同。
在本申请的一些实施例中，所述多个电极层包括第一电极层，第二电极层和第三电极层；所述多个第二沟槽中的填充结构分别为第一填充结构，第二填充结构和第三填充结构。
在本申请的一些实施例中，所述第一填充结构包括：依次位于第二沟槽表面的第一绝缘层和第一电极层，所述第一绝缘层和第一电极层填满所述第二沟槽。
在本申请的一些实施例中，所述第二填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，所述第一绝缘层，第一电极层，第二绝缘层和第二电极层填满所述第二沟槽。
在本申请的一些实施例中，所述第三填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层，第三电极层，所述第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层和第三电极层填满所述第二沟槽。
在本申请的一些实施例中，所述多个第一沟槽的深宽比为(25～35)∶1。
在本申请的一些实施例中，所述结构还包括：位于所述半导体衬底上的层间介电层，贯穿所述层间介电层并且分别电连接至所述填充结构的表面层的多个接触结构。
本申请的另一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底；刻蚀所述半导体衬底形成多个第一沟槽；刻蚀所述半导体衬底形成多个第二沟槽；在所述多个第一沟槽和多个第二沟槽中以及多个第一沟槽和多个第二沟槽上形成电容结构，所述电容结构包括多个电极层以及隔离相邻电极层的绝缘层；去除位于所述半导体衬底表面上的电极层和绝缘层，其中，所述多个第二沟槽的尺寸使所述第二沟槽内剩余的填充结构的表面层分别为所述多个电极层中的一个。
在本申请的一些实施例中，所述多个第一沟槽为同时形成。
在本申请的一些实施例中，所述多个第二沟槽为分别形成。
在本申请的一些实施例中，去除位于所述半导体衬底表面上的电极层和绝缘层的方法为化学机械研磨工艺。
在本申请的一些实施例中，所述多个第二沟槽的数量与所述多个电极层的数量相同。
在本申请的一些实施例中，所述多个电极层包括第一电极层，第二电极层和第三电极层；所述多个第二沟槽中的填充结构分别为第一填充结构，第二填充结构和第三填充结构。
在本申请的一些实施例中，所述第一填充结构包括：依次位于第二沟槽表面的第一绝缘层和第一电极层，所述第一绝缘层和第一电极层填满所述第二沟槽。
在本申请的一些实施例中，所述第二填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，所述第一绝缘层，第一电极层，第二绝缘层和第二电极层填满所述第二沟槽。
在本申请的一些实施例中，所述第三填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层，第三电极层，所述第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层和第三电极层填满所述第二沟槽。
在本申请的一些实施例中，所述多个第二沟槽的深宽比小于所述多个第一沟槽的深宽比。
在本申请的一些实施例中，所述多个第一沟槽的深宽比为(25～35)：1。
在本申请的一些实施例中，所述形成方法还包括：在所述半导体衬底上形成层间介电层，在所述层间介电层中形成贯穿所述层间介电层并且分别电连接至所述填充结构的表面层的多个接触结构。
本申请提供的一种半导体结构及其形成方法中，形成表面层为不同电极层的多个填充结构，再形成接触结构直接连接所述不同电极层，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图8为本申请实施例所述半导体结构的形成方法各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1至图8为本申请实施例所述半导体结构的形成方法各步骤的结构示意图。
本申请的实施例提供一种半导体结构的形成方法，包括：提供半导体衬底100；刻蚀所述半导体衬底100形成多个第一沟槽110；刻蚀所述半导体衬底100形成多个第二沟槽120；在所述多个第一沟槽110和多个第二沟槽120中以及多个第一沟槽110和多个第二沟槽120上形成电容结构，所述电容结构包括多个电极层以及隔离相邻电极层的绝缘层；去除位于所述半导体衬底100表面上的电极层和绝缘层，其中，所述多个第二沟槽120的尺寸使所述第二沟槽120内剩余的填充结构150的表面层分别为所述多个电极层中的一个。
需要注意的是，形成所述多个第一沟槽110和多个第二沟槽120的顺序并不是固定的，可以先形成所述多个第一沟槽110，也可以先形成所述多个第二沟槽120。
参考图1，首先提供半导体衬底100，所述半导体衬底100的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底100还可以是生长有外延层的结构。
继续参考图1，刻蚀所述半导体衬底100形成多个第二沟槽120。所述多个第二沟槽120用于形成多个填充结构150。
在本申请的一些实施例中，所述形成所述多个第二沟槽120的方法包括湿法刻蚀或等离子体干法刻蚀。
在本申请的一些实施例中，刻蚀所述半导体衬底100形成所述多个第二沟槽120的方法包括：在所述半导体衬底100表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述第二沟槽120的位置；以所述图案化的光刻胶层为掩膜刻蚀所述半导体衬底100形成所述第二沟槽120。
在本申请的一些实施例中，所述多个第二沟槽120的数量与所述多个电极层的数量相同。所述第二沟槽120用于形成分别连接多个接触结构170的多个填充结构150，而所述多个接触结构170分别连接所述多个填充结构150的表面层，所述表面层分别为多个电极层中的一个，因此所述多个接触结构170，多个填充结构150，多个电极层以及多个第二沟槽120的数量都是相同的。
在本申请的一些实施例中，所述多个第二沟槽120的数量为三个，所述第二沟槽120包括第一第二沟槽121，第二第二沟槽122和第三第二沟槽123。在本申请的另一些实施例中，所述多个第二沟槽120的数量还可以是四个，五个或以上。
由于所述多个第二沟槽120分别用于形成多个尺寸不同的填充结构150，因此所述多个第二沟槽120的尺寸也不同。具体地，所述第二沟槽120的尺寸应该与对应形成的填充结构150的尺寸匹配。例如，所述第一第二沟槽121的尺寸与第一填充结构151的尺寸匹配，所述第二第二沟槽122的尺寸与第二填充结构152的尺寸匹配，所述第三第二沟槽123的尺寸与第三填充结构153的尺寸匹配。具体如何定义所述第二沟槽120的尺寸在下文中会进一步说明。
在本申请的一些实施例中，所述多个第二沟槽120为分别形成。所述多个第二沟槽120的尺寸都不同，因此需要分别形成。在本申请的一些实施例中，所述多个第二沟槽120的形成顺序可以是任意顺序，例如，按第一第二沟槽121，第二第二沟槽122，第三第二沟槽123的顺序形成。
参考图2，刻蚀所述半导体衬底100形成多个第一沟槽110。所述多个第一沟槽110用于形成多个电容器140。为了增大半导体电容器件的总电容，一般会在半导体衬底110中形成多个电容器140，在本申请的一些实施例中，所述第一沟槽110和所述电容器140的数量为两个。在本申请的另一些实施例中，所述第一沟槽110和所述电容器140的数量还可以是三个，四个或五个以上。
在本申请的一些实施例中，所述形成多个第一沟槽110的方法包括湿法刻蚀或等离子体干法刻蚀。
在本申请的一些实施例中，刻蚀所述半导体衬底100形成所述多个第一沟槽110的方法包括：在所述半导体衬底100表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述第一沟槽110的位置；以所述图案化的光刻胶层为掩膜刻蚀所述半导体衬底100形成所述第一沟槽110。
在本申请的一些实施例中，所述多个第一沟槽的深宽比为(25～35)∶1，例如25∶1，30∶1或35∶1等。所述第一沟槽110用于形成电容器，高深宽比可以增加电容器的电容容量，但高深宽比对刻蚀工艺要求高，具体工艺中，可以根据需要选择合适的深宽比。需要注意的是，在本申请实施例中，除非特殊说明，所述深度是指在纵截面图中垂直方向上的尺寸，所述宽度是指在纵截面图中水平方向上的尺寸。
在本申请的一些实施例中，所述多个第一沟槽110为同时形成。所述多个第一沟槽110的尺寸可以相同，因此可以同时形成。在本申请的另一些实施例中，所述多个第一沟槽110也可以分别形成。
在本申请的一些实施例中，所述多个第二沟槽120的深宽比小于所述多个第一沟槽110的深宽比。所述第二沟槽120中的填充结构150的表面层为多个电极层中的一个，因此所述第二沟槽120的深宽比要小于所述第一沟槽110的深宽比，否则无法在保证第一沟槽110存在的情况下使填充结构150的表面层为离所述半导体衬底100最近的电极层。
参考图3，图3为所述半导体衬底的俯视图，刻蚀所述半导体衬底100形成第三沟槽130，所述第三沟槽130连通所述多个第一沟槽110和所述多个第二沟槽120。在后续工艺中，需要去除位于所述半导体衬底100表面上的电极层和绝缘层，无法通过所述半导体衬底100表面的电极层来连通所述多个第一沟槽110中的多个电容器140与所述多个第二沟槽120中的多个填充结构150，因此需要所述第三沟槽130来连通所述多个第一沟槽110和所述多个第二沟槽120。
在本申请的一些实施例中，所述第一沟槽110和所述第二沟槽120的长度比为(10-30)∶1，例如15∶1，20∶1或25∶1等。所述第一沟槽110用于形成电容器，而所述第二沟槽120中形成的填充结构150用于连接接触结构170，尺寸只需要能与接触结构170匹配即可。所述长度是俯视图中垂直方向的尺寸。
在本申请的一些实施例中，所述第三沟槽130的宽度与所述第一沟槽110的宽度相同，能容纳所述多个电极层和绝缘层。需要特殊说明的是，这里所述第三沟槽130的宽度是俯视图中垂直方向的尺寸，而所述第一沟槽110的宽度是俯视图中水平方向的尺寸。
在本申请的一些实施例中，形成所述第三沟槽130的方法包括湿法刻蚀或等离子体干法刻蚀。
在本申请的一些实施例中，所述第三沟槽130的深度为1-10微米，例如2微米，4微米，6微米或8微米等。所述第三沟槽130主要作用为连通所述第一沟槽110和第二沟槽120，因此所述第三沟槽130的深度只需要能够容纳所述多个电极层和绝缘层即可。
在本申请的一些实施例中，形成所述第一沟槽110，形成所述第二沟槽120，形成所述第三沟槽130的顺序可以是任意顺序。
参考图4，在所述多个第一沟槽110和多个第二沟槽120中以及多个第一沟槽110和多个第二沟槽120上形成电容结构，所述电容结构包括多个电极层以及隔离相邻电极层的绝缘层。
在本申请的一些实施例中，所述电极层和所述绝缘层的厚度比为(15-30)∶1，例如15∶1，20∶1或30∶1。所述绝缘层用于隔离相邻的电极层，因此所述绝缘层的厚度在实现隔离目的同时，越小电容值越大。
在本申请的一些实施例中，形成所述电容结构的方法包括化学气相沉积法或物理气相沉积法。
在本申请的一些实施例中，所述多个电极层的数量为三个。所述多个电极层包括第一电极层142，第二电极层144和第三电极层146；所述绝缘层包括第一绝缘层141，第二绝缘层143和第三绝缘层145。
其中，所述第一第二沟槽121的尺寸设置为仅能容纳第一绝缘层141和第一电极层142；所述第二第二沟槽122的尺寸设置为仅能容纳第一绝缘层141，第一电极层142，第二绝缘层143和第二电极层144；所述第三第二沟槽123的尺寸设置为能容纳第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，第三绝缘层145和第三电极层146。这样，在去除位于所述半导体衬底100表面上的电极层和绝缘层后，就可以保证所述第一第二沟槽121中的第一填充结构151的表面层为所述第一电极层142；所述第二第二沟槽122中的第二填充结构152的表面层为所述第二电极层144；所述第三第二沟槽123中的第三填充结构153的表面层为所述第三电极层146。暴露在表面的所述第一电极层142，第二电极层144和第三电极层146就可以直接与后续形成的多个接触结构170分别相连，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
在本申请的另一些实施例中，所述多个电极层的数量可以为四个，五个或以上。堆叠的电极层的数量越多，电容器的电容越大，但沉积多层材料层的工艺受限于半导体沉积工艺以及半导体尺寸，实际工艺中，可以根据需要选择合适的堆叠层数。
在本申请的一些实施例中，所述电极层的材料包括金属或多晶硅。所述金属例如为铝或铜。
在本申请的一些实施例中，所述绝缘层的材料包括氧化硅、氮化硅、氧化铝或氧化铪。
参考图5，图5为所述半导体衬底在图4中虚线X所在的水平面处的截面图，在所述多个第一沟槽110和多个第二沟槽120中以及多个第一沟槽110和多个第二沟槽120上沉积所述电极层和绝缘层的同时，所述第三沟槽130中也沉积有所述绝缘层和电极层。所述第三沟槽130中的电极层可以连通所述多个第一沟槽110中的电极层和所述多个第二沟槽120中的电极层。
参考图6，去除位于所述半导体衬底100表面上的电极层和绝缘层，其中，所述多个第二沟槽120的尺寸使所述第二沟槽120内剩余的填充结构150的表面层分别为所述多个电极层中的一个。在半导体电容结构中，所述多个电极层需要分别和多个接触结构相连，因此所述填充结构150的表面层分别为所述多个电极层中的每一层，例如，所述第一填充结构151的表面层为第一电极层142；所述第二填充结构152的表面层为第二电极层144；所述第三填充结构153的表面层为第三电极层146。
在本申请的另一些实施例中，所述填充结构150还可以包括第四填充结构，第五填充结构等。具体地，所述填充结构150的数量与电极层的数量相同。所述第四填充结构的表面层则为第四电极层；所述第五填充结构的表面层则为第五电极层等。
在本申请的一些实施例中，去除位于所述半导体衬底100表面的电极层和绝缘层的方法为化学机械研磨工艺。
在本申请的一些实施例中，所述多个电极层包括第一电极层142，第二电极层144和第三电极层146；所述多个第二沟槽120中的填充结构150分别为第一填充结构151，第二填充结构152和第三填充结构153。
在本申请的一些实施例中，所述第一填充结构151包括：依次位于第二沟槽120表面的第一绝缘层141和第一电极层142，所述第一绝缘层141和第一电极层142填满所述第二沟槽。
在本申请的一些实施例中，所述第二填充结构152包括：依次位于所述第二沟槽120表面的第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，所述第一绝缘层141，第一电极层142，第二绝缘层143和第二电极层144填满所述第二沟槽120。
在本申请的一些实施例中，所述第三填充结构153包括：依次位于所述第二沟槽120表面的第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，第三绝缘层145和第三电极层146，所述第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，第三绝缘层145和第三电极层146填满所述第二沟槽120。
参考图6，在去除位于所述半导体衬底110表面上的电极层和绝缘层后，所述多个第一沟槽110中的多个电容器140与所述多个第二沟槽120中的多个填充结构150无法通过所述半导体衬底100表面连通，参考图5，所述第三沟槽130中的电极层可以起到连通所述多个第一沟槽110中的电极层和所述多个第二沟槽120中的电极层的目的。
由于所述第一电极层142，第二电极层144和第三电极层146都暴露在所述半导体衬底表面，所述第一填充结构151中的第一电极层142可以在后续工艺中直接与接触结构170连接；所述第二填充结构152中的第二电极层144也可以在后续工艺中直接与接触结构170连接；所述第三填充结构153中的第三电极层146也可以在后续工艺中直接与接触结构170连接。与传统工艺中，通过刻蚀形成通孔来使电极层暴露然后连接接触结构的方法相比，本申请所述的使接触结构直接连接所述不同电极层的方法，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
在本申请的一些实施例中，所述形成方法还包括：参考图7，在所述半导体衬底100上形成层间介电层160。需要注意的是，所述层间介电层160完全覆盖所述半导体衬底100。
在本申请的一些实施例中，形成所述层间介电层160的方法包括化学气相沉积法或物理气相沉积法。
在本申请的一些实施例中，所述层间介电层160的材料包括氧化硅。
在本申请的一些实施例中，所述形成方法还包括：参考图8，在所述层间介电层160中形成贯穿所述层间介电层160并且分别电连接至所述填充结构150的表面层的多个接触结构170。
在本申请的一些实施例中，所述接触结构170的数量与所述电极层的数量相同。在本申请的一些实施例中，所述接触结构170的数量为三个，所述三个接触结构170分别电连接所述第一电极层142，所述第二电极层144和所述第三电极层146。
本申请提供的一种半导体结构形成方法中，形成表面层为不同电极层的多个填充结构150，再形成多个接触结构170来直接连接所述不同电极层，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
本申请的实施例还提供一种半导体结构，参考图8，包括：半导体衬底100；多个第一沟槽，位于所述半导体衬底100内，用于形成电容器140；多个电容器140，分别位于所述第一沟槽中，所述电容器140包括多个电极层以及隔离相邻电极层的绝缘层；多个第二沟槽，位于所述半导体衬底100内，所述第二沟槽内的填充结构150的表面层分别为所述多个电极层中的一个。
参考图8，所述半导体衬底100的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底100还可以是生长有外延层的结构。
在本申请的一些实施例中，所述多个第一沟槽的深宽比为(25～35)∶1，例如25∶1，30∶1或35∶1等。所述第一沟槽用于形成电容器140，高深宽比可以增加电容器140的电容容量，但高深宽比对刻蚀工艺要求高，具体工艺中，可以根据需要选择合适的深宽比。需要注意的是，在本申请实施例中，所述深度是指在纵截面图中垂直方向上的尺寸，所述宽度是指在纵截面图中水平方向上的尺寸。
参考图8，所述电容器140位于所述第一沟槽中，所述电容器140包括多个电极层以及隔离相邻电极层的绝缘层。
在本申请的一些实施例中，所述电极层和所述绝缘层的厚度比为(15-30)∶1，例如15∶1，20∶1或30∶1。所述绝缘层用于隔离相邻的电极层，因此所述绝缘层的厚度在实现隔离目的同时，越小电容值越大。
在本申请的一些实施例中，所述多个电极层的数量为三个。所述多个电极层包括第一电极层142，第二电极层144和第三电极层146；所述绝缘层包括第一绝缘层141，第二绝缘层143和第三绝缘层145。
在本申请的另一些实施例中，所述多个电极层的数量可以为四个，五个或以上。堆叠的电极层的数量越多，电容器的电容越大，但沉积多层材料层的工艺受限于半导体沉积工艺以及半导体尺寸，实际工艺中，可以根据需要选择合适的堆叠层数。
在本申请的一些实施例中，所述电极层的材料包括金属或多晶硅。所述金属例如为铝或铜。
在本申请的一些实施例中，所述绝缘层的材料包括氧化硅、氮化硅、氧化铝或氧化铪。
为了增大半导体电容器件的总电容，一般会在半导体衬底100中形成多个电容器140，在本申请的一些实施例中，所述电容器140的数量为两个。在本申请的另一些实施例中，所述电容器的数量可以为三个，四个或五个以上等。
在本申请的一些实施例中，所述多个第二沟槽120的数量与所述多个电极层的数量相同。所述第二沟槽120用于形成分别连接多个接触结构170的多个填充结构150，而所述多个接触结构170分别连接所述多个填充结构150的表面层，所述表面层分别为多个电极层中的一个，因此所述多个接触结构170，多个填充结构150，多个电极层以及多个第二沟槽120的数量都是相同的。
在本申请的一些实施例中，所述多个第二沟槽120的数量为三个。在本申请的另一些实施例中，所述多个第二沟槽120的数量还可以是四个，五个或以上。
参考图5，图5为所述半导体衬底在图4中虚线X所在的水平面处的截面图，所述半导体结构还包括第三沟槽以及位于所述第三沟槽中的绝缘层和电极层。所述第三沟槽中的电极层可以连通所述多个电容器140中的电极层和所述多个填充结构150中的电极层。
在本申请的一些实施例中，所述第一沟槽110和所述第二沟槽120的长度比为(10-30)∶1，例如15∶1，20∶1或25∶1等。所述第一沟槽110用于形成电容器，尺寸越大，电容容量越高，而所述第二沟槽120中形成的填充结构150用于连接接触结构170，尺寸只需要能与接触结构170匹配即可。所述长度是俯视图中垂直方向的尺寸。
在本申请的一些实施例中，所述第三沟槽130的宽度与所述第一沟槽110的宽度相同，能容纳所述多个电极层和绝缘层。需要特殊说明的是，这里所述第三沟槽130的宽度是俯视图中垂直方向的尺寸，而所述第一沟槽110的宽度是俯视图中水平方向的尺寸。
在本申请的一些实施例中，所述第三沟槽130的深度为1-10微米，例如2微米，4微米，6微米或8微米。所述第三沟槽130主要作用为连通所述多个电容器140和多个填充结构150，因此所述第三沟槽130的深度只需要能够容纳所述多个电极层和绝缘层即可。
在半导体电容结构中，所述多个电极层需要分别和多个接触结构相连，因此所述填充结构150的表面层分别为所述多个电极层中的每一层，例如，所述第一填充结构151的表面层为第一电极层142；所述第二填充结构152的表面层为第二电极层144；所述第三填充结构153的表面层为第三电极层146。
在本申请的另一些实施例中，所述填充结构150还可以包括第四填充结构，第五填充结构等。具体地，所述填充结构150的数量与电极层的数量相同。所述第四填充结构的表面层则为第四电极层；所述第五填充结构的表面层则为第五电极层等。
在本申请的一些实施例中，参考图8，所述多个电极层包括第一电极层142，第二电极层144和第三电极层146；所述多个第二沟槽120中的填充结构150分别为第一填充结构151，第二填充结构152和第三填充结构153。
在本申请的一些实施例中，参考图8，所述第一填充结构151包括：依次位于第二沟槽120表面的第一绝缘层141和第一电极层142，所述第一绝缘层141和第一电极层142填满所述第二沟槽。
在本申请的一些实施例中，参考图8，所述第二填充结构152包括：依次位于所述第二沟槽120表面的第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，所述第一绝缘层141，第一电极层142，第二绝缘层143和第二电极层144填满所述第二沟槽120。
在本申请的一些实施例中，参考图8，所述第三填充结构153包括：依次位于所述第二沟槽120表面的第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，第三绝缘层145和第三电极层146，所述第一绝缘层141，第一电极层142，第二绝缘层143，第二电极层144，第三绝缘层145和第三电极层146填满所述第二沟槽120。
由于所述第一电极层142，第二电极层144和第三电极层146都暴露在所述半导体衬底表面，所述第一填充结构151中的第一电极层142可以在后续工艺中直接与接触结构170连接；所述第二填充结构152中的第二电极层144也可以在后续工艺中直接与接触结构170连接；所述第三填充结构153中的第三电极层146也可以在后续工艺中直接与接触结构170连接。与传统工艺中，通过刻蚀形成通孔来使电极层暴露然后连接接触结构的方法相比，本申请所述的使接触结构直接连接所述不同电极层的方法，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
在本申请的一些实施例中，参考图8，所述半导体结构还包括：位于所述半导体衬底100上的层间介电层160，贯穿所述层间介电层160并且分别电连接至所述填充结构150的表面层的多个接触结构170。
在本申请的一些实施例中，所述层间介电层160的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构170的数量与所述电极层的数量相同。在本申请的一些实施例中，所述接触结构170的数量为三个，所述三个接触结构170分别电连接所述第一电极层142，所述第二电极层144和所述第三电极层146。
本申请提供的一种半导体结构中，形成表面层为不同电极层的多个填充结构150，再形成多个接触结构170来直接连接所述不同电极层，不需要再使用复杂的刻蚀工艺来定义不同的电极层，工艺简单，易于实现，可靠性高。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″和/或″包括着″，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本发明的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (20)
1.一种半导体结构，其特征在于，包括：
半导体衬底；
多个第一沟槽，位于所述半导体衬底内，用于形成电容器；
多个电容器，分别位于所述第一沟槽中，所述电容器包括多个电极层以及隔离相邻电极层的绝缘层；
多个第二沟槽，位于所述半导体衬底内，所述第二沟槽内的填充结构的表面层分别为所述多个电极层中的一个。
2.如权利要求1所述的半导体结构，其特征在于，所述多个第二沟槽的数量与所述多个电极层的数量相同。
3.如权利要求2所述的半导体结构，其特征在于，所述多个电极层包括第一电极层，第二电极层和第三电极层；所述多个第二沟槽中的填充结构分别为第一填充结构，第二填充结构和第三填充结构。
4.如权利要求3所述的半导体结构，其特征在于，所述第一填充结构包括：依次位于第二沟槽表面的第一绝缘层和第一电极层，所述第一绝缘层和第一电极层填满所述第二沟槽。
5.如权利要求3所述的半导体结构，其特征在于，所述第二填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，所述第一绝缘层，第一电极层，第二绝缘层和第二电极层填满所述第二沟槽。
6.如权利要求3所述的半导体结构，其特征在于，所述第三填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层，第三电极层，所述第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层和第三电极层填满所述第二沟槽。
7.如权利要求1所述的半导体结构，其特征在于，所述多个第一沟槽的深宽比为(25～35)∶1。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述半导体衬底上的层间介电层，贯穿所述层间介电层并且分别电连接至所述填充结构的表面层的多个接触结构。
9.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
刻蚀所述半导体衬底形成多个第一沟槽；
刻蚀所述半导体衬底形成多个第二沟槽；
在所述多个第一沟槽和多个第二沟槽中以及多个第一沟槽和多个第二沟槽上形成电容结构，所述电容结构包括多个电极层以及隔离相邻电极层的绝缘层；
去除位于所述半导体衬底表面上的电极层和绝缘层，其中，所述多个第二沟槽的尺寸使所述第二沟槽内剩余的填充结构的表面层分别为所述多个电极层中的一个。
10.如权利要求9所述的形成方法，其特征在于，所述多个第一沟槽为同时形成。
11.如权利要求9所述的形成方法，其特征在于，所述多个第二沟槽为分别形成。
12.如权利要求9所述的形成方法，其特征在于，去除位于所述半导体衬底表面上的电极层和绝缘层的方法为化学机械研磨工艺。
13.如权利要求9所述的形成方法，其特征在于，所述多个第二沟槽的数量与所述多个电极层的数量相同。
14.如权利要求13所述的形成方法，其特征在于，所述多个电极层包括第一电极层，第二电极层和第三电极层；所述多个第二沟槽中的填充结构分别为第一填充结构，第二填充结构和第三填充结构。
15.如权利要求14所述的形成方法，其特征在于，所述第一填充结构包括：依次位于第二沟槽表面的第一绝缘层和第一电极层，所述第一绝缘层和第一电极层填满所述第二沟槽。
16.如权利要求14所述的形成方法，其特征在于，所述第二填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，所述第一绝缘层，第一电极层，第二绝缘层和第二电极层填满所述第二沟槽。
17.如权利要求14所述的形成方法，其特征在于，所述第三填充结构包括：依次位于所述第二沟槽表面的第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层，第三电极层，所述第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层和第三电极层填满所述第二沟槽。
18.如权利要求9所述的形成方法，其特征在于，所述多个第二沟槽的深宽比小于所述多个第一沟槽的深宽比。
19.如权利要求9所述的形成方法，其特征在于，所述多个第一沟槽的深宽比为(25～35)∶1。
20.如权利要求9所述的形成方法，其特征在于，还包括：在所述半导体衬底上形成层间介电层，在所述层间介电层中形成贯穿所述层间介电层并且分别电连接至所述填充结构的表面层的多个接触结构。
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Legal Events
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