CN109103188A - 用以形成半导体装置的方法 - Google Patents

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Abstract

用以形成半导体装置的方法包括在基板内形成沟槽开口，沉积第一介电层于基板内的第一沟槽开口的侧壁与底表面上方，以及沉积第一导电层于第一介电层上方。接着平坦化第一介电层与第一导电层，以暴露基板的平坦化顶表面以及第一沟槽开口中的第一导电层的平坦化顶表面。层间介电层沉积于基板的平坦化顶表面上方与第一导电层的平坦化表面上方。第一电性接触孔穿过层间介电层而形成，以提供电性连接至第一沟槽开口内的第一导电层。

Description

用以形成半导体装置的方法
技术领域
本揭示是关于一种半导体装置的形成方法。
背景技术
利用晶载电容器的半导体装置包括动态随机存取记忆体(DRAMs)、电压控制振荡器(VCOs)、锁相回路(PLL)、运算放大器(OP-AMPS)以及切换电容器(SCs)。这些晶载电容器还可以用于将数字集成电路与模拟集成电路(ICs)与在半导体装置其他组件中产生或传递的电子杂讯分离。
集成电路的电容器结构已经从一开始的具有被介电质隔开的两个导电层的平行板电容器结构，演变成较复杂的电容器设计，以符合持续缩小的装置中的高电容值规格。这些较复杂的设计包括，举例而言，金属-氧化物-金属(metal-oxide-metal,MOM)电容器设计以及指叉型金属-氧化物-金属电容器结构。电容器被应用于DRAM装置，举例而言，包括基板上的堆迭电容器或沟槽电容器，而导电材料延伸跨过基板的表面及/或延伸进入多个沟槽。
发明内容
本揭示提供一种用以形成半导体装置的方法，此方法包含：沉积第一介电层于基板内的第一沟槽开口的侧壁上方与底表面上方；沉积第一导电层于第一介电层上方；平坦化第一介电层与第一导电层，以暴露基板的平坦化顶表面与第一沟槽开口中的第一导电层的平坦化顶表面；沉积层间介电层于基板的平坦化顶表面上方与第一导电层的平坦化表面上方；以及形成第一电性接触穿过层间介电层，以电性连接至第一沟槽开口内的第一导电层。
附图说明
当结合附图阅读时，自以下详细描述可以最佳地理解本揭示。要强调的是，根据一般实务，附图的各个特征不必然按照比例。相反地，为了清楚起见，各个特征的维度和空间关系可以任意地增大或缩小。相同的附图标记在整个说明书和附图中表示相同的特征。
图1是根据一些实施方式的半导体装置的横截面图；
图2A至图2M是根据一些实施方式的各种制造阶段的半导体装置的横截面图；
图3是根据一些实施方式的形成半导体装置的方法的流程图；
图4是根据一些实施方式的形成半导体装置的方法的流程图；
图5是根据一些实施方式的形成半导体装置的方法的流程图。
具体实施方式
以下揭示提供多个不同实施方式或实施例，以实现所提供的申请标的不同特征。以下叙述部件、数值、操作、材料、排列或其类似的特定实施例，以简化本揭示。这些当然仅为实施例，并非用以作为限制。其他部件、数值、操作、材料、排列或其类似也被考虑。举例而言，在随后的叙述中，在第二特征上方或在第二特征上的第一特征的形成，可包括第一特征及第二特征形成为直接接触的实施方式，亦可包括有另一特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施方式。另外，本揭示可在各实施例中重复元件符号及/或字母。此重复为出于简化及清楚的目的，且本身不指示所论述的各实施方式及/或结构之间的关系。
例示性实施方式的这些叙述旨在结合附图来阅读，附图被视为是整个说明书叙述的一部分。在本叙述中，空间相对用语应解释为参照接下来所论述的位向或所讨论的图示中所示，例如“下(lower)”、“上(upper)”、“水平horizontal)”、“垂直(vertical)”、“之上(above)”、“之下(below)”、“向上(up)”、“向下(down)”、“顶(top)”、“底(bottom)”和其衍生用语(例如“水平地(horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”等)。这些相对用语是为了便于叙述，并不要求装置在特定位向被构造或操作。关于附着、耦合或其类似的用语，例如“连接”和“互连”，其中是指结构固定或直接地或通过另一结构间接地附着至另一者的关系，以及两者皆为可移动性或刚性的附着或关系，除非另有明确说明。
在半导体装置的布局与制造中，例如DRAMs，所使用的设计规则持续地缩减装置维度，以符合高阶的装置密度与性能目标。成功地制造具有如此小维度与容忍度的装置，涉及相关制造操作中的精确控制。举例而言，形成多层沟槽电容器的方法包括：在沟槽内沉积交替式的导电层与介电层的多个步骤，接着是图案化、蚀刻或图案去除的重复循环，以产生所设计的电容器或电容器阵列。在不增加用于电容器结构的半导体基板的表面积的情况下，较深的沟槽有助于电容值密度的增加。
图1是根据一些实施方式的半导体装置100的横截面图。半导体装置100包括基板102。第一沟槽电容器结构120位于基板102内。第二沟槽电容器结构120′位于基板102内。第一沟槽电容器结构120与第二沟槽电容器结构120′各包括成对的交替式的介电层与导电层。接触孔蚀刻停止层122(contact etch stop layer,CESL)位于基板102的基本上平坦顶表面的上方。接触孔蚀刻停止层122延伸于第一沟槽电容器结构120与第二沟槽电容器结构120′的上方。层间介电层124(interlayer dielectric,ILD)位于接触孔蚀刻停止层的上方。接触插塞130、130′延伸通过层间介电层124与接触孔蚀刻停止层122，并电性连接至第一沟槽电容器结构120与第二沟槽电容器结构120′中的个别导电层。在一些实施方式中，其中一个接触插塞130′′电性连接至基板102，以便为半导体装置100提供接地接触。导电线138与接触插塞130电性连接，接触插塞130连接至第一沟槽电容器结构120或第二沟槽电容器结构120′。在一些实施方式中，导电线138是以互连结构共同电性连接。
在一些实施方式中，第一沟槽电容器结构120与第二沟槽电容器结构120′是相同的。在一些实施方式中，基板102中的第一沟槽电容器结构120的深度与基板102中的第二沟槽电容器结构120′的深度是不相同的。在一些实施方式中，基板102中的第一沟槽电容器结构120的宽度与基板102中的第二沟槽电容器结构120′的宽度是不相同的。在一些实施方式中，基板102中的第一沟槽电容器结构120的成对介电层与导电层的数目与基板102中的第二沟槽电容器结构120′的成对介电层与导电层的数目是不相同的。
在第一沟槽电容器结构120与第二沟槽电容器结构120′中，成对的介电层与导电层的尺寸和数量决定半导体装置100的电容值。此外，接触插塞130至第一沟槽电容器结构120与第二沟槽电容器结构120′的不同导电层的接触位置亦有助于决定半导体装置100的电容值。随着位于导电层之间，电性连接至接触插塞130的介电层数量的增加，半导体装置100的电容值也增加。举例而言，接触插塞130电性连接至第一沟槽电容器结构120内相邻的导电层，因此有一个位于这些导电层之间的介电层电性连接至接触插塞130。相反地，接触插塞130电性连接至第二沟槽电容器结构120′内位于中间的导电层与一个第二导电层，使得位于这些导电层之间的两个介电层电性连接至接触插塞130。因此，第二沟槽电容器结构120′的电容值是大于第一沟槽电容器结构120的电容值。通过决定第一沟槽电容器结构120与第二沟槽电容器结构120′的尺寸，意即深度和宽度、接触插塞130电性连接至第一沟槽电容器结构120与第二沟槽电容器结构120′的位置，以及第一沟槽电容器结构120与第二沟槽电容器结构120′之间的电性连接，从而可选择半导体装置100的电容值，以满足集成电路(ICs)的设计规则，例如DRAMs。
图2A至图2M是根据一些实施方式，处于各种制造阶段的沟槽电容器的横截面图。相同的项目以相同的附图标记表示，并且为了简明起见，参照前面的附图所提供的结构的描述通常不会在随后的附图中重复。
图2A是根据一些实施方式，在遮罩层的沉积之后，半导体装置200的横截面图。半导体装置200包括基板102，基板102包括一种或多种半导体材料。遮罩层104位于基板102的顶表面的上方。基板102的合适材料例子包括但不限于元素半导体材料、化合物半导体材料及/或合金半导体材料。
元素半导体材料的例子包括但不限于单晶硅(Si)、多晶硅(poly-Si)、非晶硅(amorphous silicon,a-Si)、锗(Ge)及/或钻石(C)。二元化合物半导体材料的例子包括但不限于IV-IV材料与III-V材料，IV-IV材料包括硅锗(SiGe)、碳化锗(GeC)和碳化硅(SiC)，而III-V材料包括砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)。三元化合物半导体材料与四元化合物半导体材料的例子包括但不限于磷砷化镓(GaAsP)、砷化铝镓(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)及/或砷磷化镓铟(GaInAsP)。
在一些实施方式中，引入基板102的半导体层的形成是利用合适的技术或方法，包括但不限于金属有机气相磊晶(metalorganic vapor phase epitaxy,MOVPE)、分子束磊晶(molecular beam epitaxy,MBE)、氢化物气相磊晶(hydride vapor phase epitaxy,HVPE)、液相磊晶(liquid phase epitaxy,LPE)、金属有机分子束磊晶(metal-organicmolecular beam epitaxy,MOMBE)、原子层沉积(atomic layer deposition,ALD)及/或其组合。
在一些实施方式中，基板102同时包括半导体材料与绝缘材料，以形成绝缘体上半导体(semiconductor-on-insulator,SOI)基板。在一些实施方式中，绝缘体上半导体基板包括形成于绝缘材料上的一个或多个半导体层，绝缘材料例如二氧化硅或蓝宝石(硅蓝宝石silicon-on-sapphire,SOS)。在一些实施方式中，基板102包括一个或多个由原子及/或晶格失配所导致的磊晶层及/或应变层。
在一些实施方式中，当基板形成时，在单层基板或当含有多层基板的一个或多个层形成时的情况下，一个或多个掺杂物被引入基板。在一些实施方式中，多层基板内包括的一种或多种半导体材料是没有被掺杂的。在一些实施方式中，根据在基板上所制造的半导体装置的功能或性能目标参数，以至少一个p型及/或n型掺杂物掺杂一种或多种半导体材料。
除了一次掺杂(primary doping)分布或体掺杂(bulk doping)分布之外，在一些实施方式中，一个或多个基板102的半导体材料进一步包括掺杂区域，其中掺杂物被引入基板102中以提供一次掺杂物分布、以反转掺杂分布、或增强一次掺杂分布，以在基板内提供隔离区、井、接触孔或其他电性主动结构。举例而言，在一些实施方式中，掺杂区域包括p型掺杂物及n型掺杂物，p型掺杂物例如硼(例如B或BF2)、铝(Al)、镓(Ga)、铍(Be)、锌(Zn)、镉(Cd)、硅(Si)及锗(Ge)，n型掺杂物例如磷(P)、锑(Sb)、砷(As)、硒(Se)、碲(Te)、硅(Si)、锗(Ge)及/或其组合。
在一些实施方式中，遮罩层104是根据参数，例如蚀刻条件及所使用的化学条件、所蚀刻的基板材料以及所形成沟槽的深度而选择的软遮罩、硬遮罩或混合式软/硬遮罩。遮罩层104合适的材料的例子包括但不限于光阻、聚酰亚胺、氧化硅、氮化硅(例如Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、碳掺杂氧化硅(SiOC)或其组合。在一些实施方式中，遮罩层104包括至少两种材料，例如氧化硅层和氮化硅层，而在其他实施方式中，遮罩层104包括一个或多个单一材料层，例如氧化硅。
图2B是根据一些实施方式，在图案化光阻的形成之后，半导体装置200的横截面图。光阻层形成于遮罩层104上。利用光罩或另一成像系统对光阻层图案化，并接着显影，以形成暴露部分的遮罩层104的沟槽光阻图案106。
图2C是根据一些实施方式，在蚀刻遮罩层104之后，半导体装置200的横截面图。移除遮罩层104的暴露部分，以形成沟槽蚀刻遮罩108，沟槽蚀刻遮罩108暴露了部分的基板102，所暴露的部分的基板102将形成沟槽电容器。根据所使用的材料，利用干蚀刻方法与所选用的含卤素蚀刻剂所产生的等离子来蚀刻遮罩层104，举例而言，所选用的含卤素蚀刻剂是选自包括四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、氯气(Cl2)、二氟二氯甲烷(CCl2F2)、四氯化硅(SiCl4)、三氯化硼(BCl3)的群组或其一组合。在一些实施方式中，湿蚀刻方法利用了液相蚀刻溶液，举例而言，液相蚀刻溶液包括柠檬酸(citric acid,C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、醋酸(acetic acid,CH3CO2H)、氢氟酸(HF)、缓冲氢氟酸(buffered hydrofluoric acid,BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)或其一组合，用以移除基板102的暴露部分。在一些实施方式中，同时使用干蚀刻技术和湿蚀刻技术来蚀刻遮罩层104。在一些实施方式中，于蚀刻基板102前移除沟槽光阻图案106。在一些实施方式中，留下至少一部分的沟槽光阻图案106作为沟槽蚀刻遮罩108的一部分。在一些实施方式中，在使用干蚀刻、湿蚀刻或其组合的光阻移除制程来移除光阻层后，沟槽蚀刻遮罩108的表面受到了额外的清洗，以移除残余的颗粒。
图2D是根据一些实施方式，在蚀刻基板102及移除沟槽蚀刻遮罩108之后，半导体装置200的横截面图。由沟槽蚀刻遮罩108所暴露的部分的基板102受到蚀刻，以形成一个或多个沟槽110及沟槽110′。在一些实施方式中，利用等离子蚀刻(plasma etching,PE)或反应式离子蚀刻(reactive ion etching,RIE)蚀刻基板102。在一些实施方式中，透过额外的制程步骤使沟槽蚀刻遮罩108维持于基板102上(未显示)，直到后续的化学机械研磨制程时移除。在一些实施方式中，在基板102内沟槽110及110′的形成之后，接续一个或多个清洗步骤。
半导体装置200包括两个沟槽。在一些实施方式中，沟槽的数量是大于二。
沟槽110以宽度WT、长度LT、深度DT与纵横比ART来表示其特征，ART＝DT/WT。沟槽110′以宽度WT′、长度LT′、深度DT′与纵横比ART′来表示其特征，ART′＝DT′/WT′。在一些实施方式中，沟槽110及110′的纵横比各为至少10。在一些实施方式中，沟槽110及110′的纵横比个别为至少25。在一些实施方式中，相邻的沟槽被基板102的残余部分所分隔，基板102的残余部分被沟槽蚀刻遮罩108所保护。在一些实施方式中，沟槽110、110′将具有基本上相同的维度。在一些实施方式中，沟槽110及110′具有至少一彼此不同的维度。沟槽维度的变化允许个别调整各种沟槽电容器的电容值，以因应将电性连接至沟槽电容器的主动装置的特殊设计。
在使用一个宽沟槽与一个窄沟槽的一组合的一些实施方式中，调整了宽沟槽与窄沟槽的相对尺寸，其中宽沟槽被预定数量(N)的成对介电层与导电层的形成所填满，并且窄沟槽将被数量较少的(N-x，x为整数)成对介电层与导电层的形成所填满。在一些实施方式中，成对的预定数量N将小于10。在一些实施方式中，成对的预定数量N将等于10或大于10。
在一些实施方式中，第一沟槽蚀刻遮罩108与第二沟槽蚀刻遮罩(未显示)皆用于依序暴露基板102的第一区域与第二区域。接下来，受到暴露的第一区域与第二区域个别地受到不同的蚀刻制程或蚀刻持续时间，以形成具有不同沟槽维度的第一沟槽110与第二沟槽110′，例如不同的深度(未显示)。当使用相同或相似的电容器结构表面维度时，具有不同深度的沟槽的可行性提供了调整沟槽电容器的电容值水平的另一技术，以因应将电性连接至沟槽电容器的主动装置的特殊设计。
在一些实施方式中，掺杂物物种被引入沟槽110与110′中暴露的基板102内，以形成掺杂井区(未显示)。在一些实施方式中，基板102具有第一导电类型，且所引入的掺杂物物种的体积足以将掺杂井区转化成不同于第一导电类型的第二导电类型。举例而言，在一些实施方式中，通过将足够数量的磷原子及/或另一合适的n型掺杂物物种引入至沟槽110与110′内所暴露的半导体材料内，n型井区是形成于p型基板内。在一些实施方式中，通过将足够数量的硼原子或另一合适的p型掺杂物物种引入至沟槽110与110′内所暴露的半导体材料内，p井区域是形成于n型基板内。
图2E是根据一些实施方式，在介电质与导电层的形成之后，半导体装置200的横截面图。沿着基板102所暴露的表面、以及沟槽110、110′的侧壁和底表面沉积第一介电层112。在沟槽蚀刻遮罩108仍存在的一些实施方式中，沟槽蚀刻遮罩108是位于基板102的顶表面与第一介电层112之间。
在一些实施方式中，利用化学气相沉积(CVD)、原子层沉积(ALD)、高密度等离子化学气相沉积、溅镀、任何其他合适的方法或方法的组合来形成第一介电层112，以在基板102与沟槽110、110′两者的所暴露表面上形成大致上共形的介电层。在一些实施方式中，第一介电层112包括单一层。在一些实施方式中，第一介电层112包括一个或多个合适的介电质材料的多层结构。第一介电层112合适的材料的例子包括但不限于氧化硅(例如SiO2)、氮化硅(例如Si3N4)、SiON、SiC、SiOC或其一组合。
在一些实施方式中，第一介电层112包括一个或多个介电质材料，包括但不限于氧化铪(HfOx)、一氧化镧(LaO)、一氧化铝(AlO)、氧化铝(Al2O3)、一氧化锆(ZrO)、一氧化钛(TiO)、五氧化二钽(Ta2O5)、钛酸锶(SrTiO3)、钛酸钡(BaTiO3)、硅酸铪(HfSiO)、硅酸镧(LaSiO)、硅酸铝(AlSiO)、钛酸铪(HfTiO4)或其组合。
在一些实施方式中，沉积第一介电层112包括沉积氧化物层、沉积氮化物层以及沉积第二氧化物层，以形成氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)三层结构(未显示)。在一些实施方式中，沉积第一介电层112包括沉积氧化物层以及沉积氮化物层，以形成双层氧化物-氮化物(oxide-nitride,ON)结构(未绘示)。在一些实施方式中，氧化物层是氧化硅(SiOx)，且氮化物层是氮化硅(SixNy)。
在一些实施方式中，其他介电质材料依序沉积在基板上，以形成不同及/或更复杂的多层介电质结构。在一些实施方式中，第一介电层112的介电层在第一介电层112的所有厚度上具有基本上均匀的组成。在一些实施方式中，第一介电层112的介电层在第一介电层112的所有厚度上具有不同的组成。
在一些实施方式中，所沉积的第一介电层112具有沿着各沟槽110及110′的侧壁表面与底表面的第一部分或下部分，并且具有延伸于沟槽蚀刻遮罩108(未显示)的顶表面上方的第二部分或上部分。
第一导电层114形成在第一介电层112的上方。第一导电层114的合适材料的例子包括但不限于多晶硅、金属、金属氮化物、硅化物、金属合金、其他合适的电性导电材料或其组合。在一些实施方式中，第一导电层114具有单一层结构。在一些实施方式中，第一导电层具有多层结构，包括两种或两种以上的材料，可提供导电性或额外的功能性，举例而言，包括阻隔层、覆盖层、晶种层及/或其他合适的层(未显示)，被选用以提供期望的导电性质的预定组合。
在一些实施方式中，所沉积的第一导电层114具有沿着各沟槽110及110′的侧壁表面与底表面、以及第一介电层112上方的第一部分或下部分，并且具有延伸于沟槽蚀刻遮罩108(未显示)顶表面上方的第一介电层112上方的第二部分或上部分。
第二介电层116沉积在第一导电层114上方。在一些实施方式中，第二介电层116包括与第一介电层112相关的介电质材料及结构，及/或使用与第一介电层相关的相同制程来沉积第二介电层116。在一些实施方式中，就所使用的介电质材料、含有第二介电层的材料层的厚度、及/或用以沉积第二介电层的制程而言，含有第二介电层116的一个或多个介电层展现了不同于第一介电层112的结构。
在一些实施方式中，所沉积的第二介电层116具有沿着各沟槽110及110′的侧壁表面与底表面、以及第一导电层114上方而沉积的第一部分或下部分，并且具有延伸于沟槽蚀刻遮罩108(未显示)顶表面上方的第一导电层114上方的第二部分或上部分。
第二导电层118形成于第二介电层116上方。在一些实施方式中，第一导电层114或第二导电层118的至少一者包括氮化钛。在一些实施方式中，第一导电层114与第二导电层118皆包括相同的导电材料，及/或沉积至基本上相同的厚度。在一些实施方式中，就所使用的导电材料、含有第二导电层的材料层的厚度、及/或用以沉积第二导电层的制程而言，第二导电层118的一个或多个导电层展现了不同于第一导电层114的结构。
图2F是根据一些实施方式，在充填沟槽110与110′之后，半导体装置200的横截面图。其他的成对介电层与导电层依序施加至基板102，直到沉积至最终或顶部导电层119，并且填满沟槽110及110′。在一些实施方式中，各沟槽110及110′提供了用于沟槽电容器结构的基本结构，包括一预定数量(N)的介电层与导电层。层的数量、层的厚度、包含被选用以充填沟槽110及110′的层的材料、以及沟槽的维度，是将决定所完成的沟槽电容器所提供的电容值水平的因素。在一些实施方式中，用以获取所期望的电容性能的成对介电层与导电层的预定数量(N)是小于10。在一些实施方式中，这个预定数量(N)是介于10与20之间。在一些实施方式中，这个预定数量(N)是大于20。
在一些实施方式中，在接下来的图案化和蚀刻方法中，在所可达到的制程控制参数中，选择引入至沟槽电容器内的导电层的最小厚度。在一些实施方式中，N个导电层的每一个的厚度，例如导电层114、118、119，是足以允许图案化合适的接触孔及/或开口通孔，并敞开以暴露相对应的导电层的N个上表面之上的接触区域，例如上表面区域114′、118′、119′，其在接下来的制程中建立电性接触。
据此，根据本处所揭露方法的实施方式，当图案化及蚀刻制程的性能改进时，逐渐更薄的导电层成功被引入至所制造的沟槽电容器内。在一些实施方式中，根据所使用的材料与导电层的组态，每一个导电层具有约至约的厚度。在一些实施方式中，特定的导电层具有不同的厚度，至少一导电层符合或超过一预定的最小设计厚度。在一些实施方式中，每一个导电层具有约至约的厚度。
在一些实施方式中，多层沟槽电容器结构内包括不同的介电质材料与介电层厚度。在一些实施方式中，所选用的介电质材料具有的介电常数为至少7。在一些实施方式中，所选用的介电质材料具有的介电常数为至少10。在一些实施方式中，介电层的厚度与相邻导电层的厚度的比值是介于约5至约9之间。在一些实施方式中，介电层的厚度与相邻导电层的厚度的比值是介于约6至约8之间。在一些实施方式中，特定的导电层具有不同的厚度，及/或包括不同于多层沟槽电容器结构内的其他介电层的介电质材料。在一些实施方式中，每一个介电层包括一种或多种高k值材料，意即介电常数大于氧化硅的介电常数的材料。在一些实施方式中，每一个介电层具有约至约的厚度。
图2G是根据一些制造平坦化顶表面的实施方式，在平坦化制程之后，半导体装置200的横截面图。平坦化制程是用以移除基板102上方一部分的介电层及一部分的导电层，并暴露基板的顶表面。平坦化制程界定了沟槽110内的多层沟槽电容器结构120，以及沟槽110′内的多层沟槽电容器120′。在一些实施方式中，平坦化制程包括化学机械研磨(CMP)制程，以移除每一个预先沉积的导电层与介电层的一部分。化学机械研磨制程移除延伸于基板102的表面上及/或上方的介电层与导电层的上部。在一些实施方式中，不同的平坦化制程被用以移除基板102上的介电层与导电层，例如蚀刻或研磨。
所产生的结构亦提供了用于后续制程的平坦化顶表面，并暴露N个导电层的每一个的上表面区域114′、118′、119′，其具有的宽度相对应于所沉积的每一个导电层114、118、119的厚度。在一些实施方式中，最终或顶部导电层119的上表面区域119′的宽度是大于每一个位于下方的导电层的上表面区域的宽度。
图2H是根据一些实施方式，在沉积接触孔蚀刻停止层122之后，半导体装置200的横截面图。接触孔蚀刻停止层122形成于基板102的顶表面上。在一些实施方式中，省略了接触孔蚀刻停止层122。接触孔蚀刻停止层122包括一个或多个合适的材料，包括但不限于SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN或其组合。在一些实施方式中，接触孔蚀刻停止层122的形成是透过化学气相沉积(CVD)、等离子辅助化学气相沉积(PE-CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、其他合适的形成制程或其组合。
图2I是在沉积层间介电层124之后，半导体装置200的横截面图。层间介电层124沉积于接触孔蚀刻停止层122上。在一些省略了接触孔蚀刻停止层122的实施方式中，层间介电层124直接沉积于基板102上，以及沟槽电容器结构120、120′的顶表面部分121、121′上。
在一些实施方式中，层间介电层124包括一种或多种材料，包括但不限于硅氮化物(SiNx),硅氧化物(SiOx)、硅氮氧化物(SiON)、碳化硅(SiC)、氮化碳硅(SiCN)、氮化硼(BN)、氮化硼硅(SiBN)、氮化硼碳硅(SiCBN)、硼掺杂磷酸硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、旋涂式玻璃(spin on glass,SOG)、无掺杂硅酸盐玻璃(undoped Silicate Glass,USG)、氟化硅酸盐玻璃(fluorinated silicate glass,FSG)、高密度等离子氧化物(High density plasma(HDP)oxide)、等离子增强-四乙氧基硅烷(plasma-enhanced TEOS,PETEOS)或其组合。层间介电层124具有不同于接触孔蚀刻停止层122的蚀刻选择性。
在一些实施方式中，层间介电层124的形成是通过化学气相沉积(CVD)、等离子辅助化学气相沉积(PE-CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、其他合适的形成制程或其组合。在一些实施方式中，使用与形成接触孔蚀刻停止层122的相同制程，来形成层间介电层124。在一些实施方式中，使用与形成接触孔蚀刻停止层122的不同制程，来形成层间介电层124。
图2J是根据一些实施方式，形成接触开口之后，半导体装置200的横截面图。在一些实施方式中，接触孔蚀刻图案(未显示)形成于层间介电层124的表面上。接触孔蚀刻图案暴露了位于导电层114、118、119之上的层间介电层124的预定区域。在一些实施方式中，接下来，使用等离子蚀刻制程、混合式干蚀刻/湿蚀刻制程、其他合适的蚀刻制程或其一组合，以形成接触开口126。接触开口126延伸通过层间介电层124及接触孔蚀刻停止层122(当其存在时)，并暴露导电层114、118、119的上表面区域114′、118′、119′上的接触区域。在同时包括接触孔蚀刻停止层与层间介电层的一些实施方式中，对材料、层的厚度及/或蚀刻化学进行选择，以对接触孔蚀刻停止层与层间介电层提供不同的蚀刻速率。这些不同的蚀刻速率，使得能够使用预定或受控制程度的过度蚀刻，以从接触开口清除层间介电层材料，减少位于接触孔蚀刻停止层下方的导电材料表面损坏的可能性。
图2K是根据一些实施方式，在沉积导电接触材料层128之后，半导体装置200的横截面图。导电接触材料层128被用于充填接触开口126，并接触导电层114、118、119。在一些实施方式中，导电接触材料层128c仅包括单一材料，而在其他实施方式中，使用了多层结构。在一些实施方式中，导电接触材料层128包括阻隔层(未显示)，用以抑制由阻隔层所分隔的材料之间的扩散，例如沟槽电容器结构120、120′的导电层114、118、119，以及包括部分的导电接触材料层128的一种或多种导电材料。在一些实施方式中，导电接触材料层128包括铜、铝、钨或另一合适的导电材料。在一些实施方式中，是使用电镀、物理气相沉积、溅镀或另一合适的形成制程来形成导电接触材料层128。
图2L是根据一些实施方式，形成互连材料层132之后，半导体装置200的横截面图。使用化学机械研磨、研磨、蚀刻或另一合适的方法平坦化导电接触材料层128，以移除导电接触材料层的上部，并暴露层间介电层124的上表面，而在接触开口126内留下导电接触材料层的残余部分，以形成接触插塞130。互连材料层132沉积在层间介电层124的平坦化的表面以及接触插塞130的暴露的上表面的上方。在一些实施方式中，互连材料层132是互连结构的一部分。在一些实施方式中，互连材料层132包括铜、铝、钨或另一合适的导电材料。在一些实施方式中，使用电镀、物理气相沉积、溅镀或另一合适的形成制程来形成互连材料层132。在一些实施方式中，互连材料层132与接触插塞130是相同的材料。在一些实施方式中，互连材料层132与接触插130是不同的材料。在一些实施方式中，是使用与形成导电接触材料层128的相同制程，来形成互连材料层132。在一些实施方式中，是使用与形成导电接触材料层128的不同制程，来形成互连材料层132。
图2M是根据一些实施方式，在沉积与图案化互连蚀刻图案134之后，半导体装置200的横截面图。互连蚀刻图案134，例如金属1(M1)蚀刻图案，是形成在互连材料层132的上表面之上的光阻，以暴露表面区域136。使用光罩或另一成像制程对光阻层作图案化，并接着显影，以形成互连蚀刻图案134。
接续图2M中半导体装置200的横截面图，使用蚀刻制程，以在互连材料层132内形成开口，如同半导体装置100中(图1)。
在一些实施方式中，调整参照图2A至图2M所叙述的方法的操作顺序。在一些实施方式中，省略参照图2A至图2M所叙述的至少一制程。在一些实施方式中，至少一制程被加入至参照图2A至图2M所叙述的制程，以形成最终的半导体装置。
形成沟槽电容器结构的其他方式包括形成多级沟槽电容器结构(stepped trenchcapacitor structures)(未显示)。多级沟槽电容器结构包括延伸跨过基板表面，及/或延伸进入多个沟槽内的导电材料。用以形成多级沟槽电容器结构的制程，在引入多级沟槽电容器结构内的每一个N对的介电质与导电层的沉积后，引入个别的图案化-蚀刻-灰化-清洗的四步骤制程顺序。相较之下，参照图2A至图2M所叙述的制程使用了较少的图案化、蚀刻和清洗制程，这有助于增加制造输出。
此外，在多级沟槽电容器结构中，每一个N对的介电质与导电层增加了基板的顶表面上的多级沟槽电容的部分，并因为平面性的降低，而使得后续用以形成互连结构的涂层和成像步骤复杂化。相较之下，参照图2A至图2M所叙述的平坦化制程有助于维持半导体装置200的大致上平面的的顶部。通过减少非平坦表面的制程所带来的误差风险，半导体装置200的大致上平面的顶表面有助于增加产率。
图3是根据一些实施方式的制造半导体装置的方法300的流程图。在操作302中，遮罩图案形成于合适的基板上。在操作304中，蚀刻基板的暴露区域，以形成沟槽或沟槽开口。在操作306中，接着沉积一系列交替式的介电质与导电层于受蚀刻的基板上，以形成包括N对的介电质与导电层的基本沟槽电容器结构。在操作308中，所产生的结构被平坦化，以移除延伸于基板表面所界定的平面上的交替式介电质与导电层的部分，并形成最终的电容器结构。在操作310中，层间介电层沉积于平坦化表面上。在操作312中，一系列接触开口穿过层间介电层而形成，以暴露导电层的表面区域。在操作314中，接着在层间介电层上形成导电图案，以建立沟槽电容器与其他电子组件之间的电性连接。
在一些实施方式中，调整方法300的操作顺序。在一些实施方式中，省略了方法300的至少一制程。在一些实施方式中，加入至少一制程至方法300，以形成最终的半导体装置。
图4是根据一些实施方式的制造半导体装置的方法400的流程图。在操作402中，遮罩图案形成于合适的基板上。在操作404中，蚀刻基板的暴露区域，以形成沟槽或沟槽开口。在一些实施方式中，若在操作402中形成多于一个的沟槽，沟槽具有不同的宽度及/或长度，而在其他的实施方式中，可对沟槽作图案化及蚀刻，以提供基本上相同的宽度及长度。在操作406中，沉积一系列交替式的介电质与导电层于受蚀刻的基板上，以形成包括N对介电质与导电层的基本沟槽电容器结构。在一些实施方式中，沟槽的不同宽度将产生包括N对介电质与导电层的一些沟槽以及包括M对介电质与导电层的其他沟槽，其中N和M并不相同。在操作408中，所产生的结构被平坦化，以移除延伸于基板表面所界定的平面上的交替式介电质与导电层的部分，并形成最终的电容器结构。在操作410中，接触孔蚀刻停止层(CESL)沉积于平坦化的表面上，并且层间介电质沉积于接触孔蚀刻停止层上。在操作412中，一系列的接触开口穿过层间介电层与接触孔蚀刻停止层而形成，以暴露导电层的表面区域。在操作414中，导电图案形成于层间介电层上，以建立沟槽电容器与其他电子组件之间的电性连接。
在一些实施方式中，调整方法400的操作顺序。在一些实施方式中，省略了方法400的至少一制程。在一些实施方式中，加入至少一制程至方法400，以形成最终的半导体装置。
图5是根据一些实施方式的制造半导体装置的方法500的流程图。在操作502中，第一遮罩图案形成于合适的基板上，并蚀刻基板的暴露区域，以形成第一沟槽或沟槽开口。在操作504中，第二遮罩图案形成于受蚀刻的基板，并蚀刻基板的新暴露区域，以形成第二沟槽或沟槽开口。在一些实施方式中，在操作502及操作504中形成的第一沟槽和第二沟槽具有不同的深度。在操作506中，一系列交替式的介电质与导电层沉积于受蚀刻的基板上，以预定数量的成对介电质与导电层充填第一沟槽与第二沟槽。在一些实施方式中，用以充填第一沟槽的成对介电质与导电层的数量(N)与用以充填第二沟槽的成对介电质与导电层的数量(M)将会是不同的。在操作508中，平坦化所产生的结构，以移除延伸于基板表面所界定的平面上的交替式介电质与导电层的部分，并在第一沟槽与第二沟槽中形成分隔的第一多层沟槽电容器结构与第二多层沟槽电容器结构。在操作510中，接触孔蚀刻停止层沉积于平坦化的表面上，并且层间介电质沉积于接触孔蚀刻停止层上。在操作512中，一系列的接触开口穿过层间介电层与接触孔蚀刻停止层而形成，以暴露第一多层沟槽电容器结构与第二多层沟槽电容器结构这两者中的导电层的表面区域。在操作514中，导电图案形成于层间介电层上，以建立第一多层沟槽电容器结构与第二多层沟槽电容器结构以及其他电子组件之间的电性连接。
根据一实施方式的制造沟槽电容器的方法，包括沉积第一介电层于基板内的第一沟槽开口的侧壁上与底表面上，沉积第一导电层于第一介电层上，平坦化第一介电层与第一导电层，以暴露基板的平坦化顶表面以及第一沟槽开口中第一导电层的平坦化顶表面，沉积层间介电层于基板的平坦化顶表面的上方以及第一导电层平坦化表面的上方，并穿过层间介电层而形成第一电性接触，以提供电性连接至第一沟槽开口内的第一导电层。
根据一些实施例，此方法进一步包括：在平坦化顶表面上方沉积接触孔蚀刻停止层，其中接触孔蚀刻停止层是介于层间介电层与基板之间，其中形成第一电性接触包括穿过接触孔蚀刻停止层形成电性接触。
根据一些实施例，其中第一导电层的沉积包括沉积第一导电层具有的厚度大于第一介电层的厚度的6倍至8倍。
根据一些实施例，此方法进一步包括：沉积第二介电层于第一导电层上方；沉积第二导电层于第二介电层上方，其中第一介电层与第一导电层的平坦化进一步包括平坦化第二介电层与第二导电层。
根据一些实施例，其中平坦化包括暴露第一沟槽开口中的第一导电层的顶表面与第二导电层的顶表面。
根据一些实施例，进一步包括形成第二电性接触穿过层间介电层，其中第二电性接触是电性连接至第一沟槽开口中的第二导电层。
根据一些实施例，进一步包括形成第一沟槽开口于基板内，其中第一沟槽开口具有的特征比例至少为10。
根据一些实施例，其中第一导电层的沉积包括沉积第一导电层至至的厚度。
根据一些实施例，其中第一介电层的沉积包括沉积具有介电常数为至少7的第一介电层。
根据一些实施例，其中第一介电层的沉积包括沉积第一介电层于基板内的第二沟槽开口，沉积第一导电层包括沉积第一导电层于第二沟槽开口内。
根据一些实施例，其中层间介电层的沉积包括沉积层间介电层于第一沟槽开口与第二沟槽开口两者中的第一介电层与第一导电层的上方。
根据另一实施方式的制造沟槽电容器的方法，包括蚀刻基板以界定基板中的第一沟槽开口，第一沟槽在基板内具有第一深度，蚀刻基板以在基板内界定第二沟槽开口，第二沟槽在基板内具有第二深度，沉积第一介电层于基板上，第一介电层延伸进入第一沟槽开口及第二沟槽开口，沉积第一导电层于第一介电层上，第一导电层延伸进入第一沟槽开口及第二沟槽开口，平坦化第一介电层与第一导电层以暴露基板的顶表面，平坦化步骤包括界定第一沟槽开口中的第一电容器结构以及第二沟槽开口中的第二沟槽电容器结构，沉积层间介电层于基板顶表面、第一电容器结构及第二电容器结构的上方，穿过层间介电层形成第一电性接触，以提供电性连接至第一电容器结构中的第一导电层，并穿过层间介电层形成第二电性接触，以提供电性连接至第二电容器结构中的第一导电层。
根据一些实施例，其中基板的蚀刻以界定第二沟槽开口包括蚀刻基板以界定第一沟槽开口后，蚀刻基板。
根据一些实施例，其中基板的蚀刻以界定第二沟槽开口包括蚀刻基板以界定第一沟槽开口，同时蚀刻基板。
根据一些实施例，进一步包括：沉积第二介电层于第一导电层上方，其中第二介电层延伸进入第一沟槽开口与第二沟槽开口；沉积第二导电层于第二介电层上方，其中第二导电层延伸进入第一沟槽开口与第二沟槽开口；第一介电层与第一导电层的平坦化进一步包括平坦化第二介电层与第二导电层。
根据一些实施例，其中基板的蚀刻以界定第二沟槽开口包括界定第二沟槽具有不同于第一深度的第二深度。
根据另一实施方式的沟槽电容器，包括具有顶表面的基板，基板内的第一多层电容器结构，其中第一多层电容器结构的顶表面基本上与基板的顶表面呈平面，其中第一多层电容器结构包括交替式的N个介电层与N个导电层。
根据一些实施例，进一步包括位于基板内的第二多层电容器结构，其中第二多层电容器结构的顶表面是基本上与基板的顶表面呈平面，以及第二多层电容器结构包括交替式的M个介电层与M个导电层，其中M是一整数。
根据一些实施例，其中N不同于M。
根据一些实施例，其中第一多层电容器结构是电性连接至第二多层电容器结构。
本揭示提供形成沟槽电容器的方法，以及引入至少一此沟槽电容器以形成半导体装置的方法的实施方式。虽然本申请标的已以例示性实施方式进行叙述，但其不限于此。相反地，所附申请专利范围应受到广泛的解释，包括熟悉此技艺者可以做出的各种变型和实施方式。

Claims (1)

1.一种用以形成半导体装置的方法，其特征在于，该方法包含：
沉积一第一介电层于一基板内的一第一沟槽开口的一侧壁上方与一底表面上方；
沉积一第一导电层于该第一介电层上方；
平坦化该第一介电层与该第一导电层，以暴露该基板的一平坦化顶表面，与该第一沟槽开口中的该第一导电层的一平坦化顶表面；
沉积一层间介电层于该基板的该平坦化顶表面上方与该第一导电层的该平坦化表面上方；以及
形成一第一电性接触穿过该层间介电层，以电性连接至该第一沟槽开口内的该第一导电层。
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