TWI723231B - 半導體裝置的形成方法及半導體裝置 - Google Patents

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Abstract

製造溝槽電容器的方法包括在基板內形成溝槽開口，沉積第一介電層於基板內的第一溝槽開口的側壁與底表面上方，以及沉積第一導電層於第一介電層上方。接著平坦化第一介電層與第一導電層，以暴露基板的平坦化頂表面以及第一溝槽開口中的第一導電層的平坦化頂表面。層間介電層沉積於基板的平坦化頂表面上方與第一導電層的平坦化表面上方。第一電性接觸孔穿過層間介電層而形成，以提供電性連接至第一溝槽開口內的第一導電層。

Description

半導體裝置的形成方法及半導體裝置
本揭示係關於一種半導體裝置的形成方法及半導體裝置。
利用晶載電容器的半導體裝置包括動態隨機存取記憶體(DRAMs)、電壓控制振盪器(VCOs)、鎖相迴路(PLL)、運算放大器(OP-AMPS)以及切換電容器(SCs)。這些晶載電容器還可以用於將數位積體電路與類比積體電路(ICs)與在半導體裝置其他組件中產生或傳遞的電子雜訊分離。
積體電路的電容器結構已經從一開始的具有被介電質隔開之兩個導電層的平行板電容器結構，演變成較複雜的電容器設計，以符合持續縮小的裝置中的高電容值規格。這些較複雜的設計包括，舉例而言，金屬-氧化物-金屬(metal-oxide-metal,MOM)電容器設計以及指叉型金屬-氧化物-金屬電容器結構。電容器被應用於DRAM裝置，舉例而言，包括基板上的堆疊電容器或溝槽電容器，而導電材料延伸 跨過基板的表面及/或延伸進入多個溝槽。
本揭示提供一種用以形成半導體裝置的方法，此方法包含：沉積第一介電層於基板內的第一溝槽開口以及第二溝槽開口的側壁上方與底表面上方；沉積第一導電層於位於第一溝槽開口以及第二溝槽開口兩者中的第一介電層上方；沉積第二介電層於位於第一溝槽開口中的第一導電層上方；沉積第二導電層於位於第一溝槽開口中的第二介電層上方；避免第二介電層以及第二導電層沈積於第二溝槽開口中；平坦化第一介電層、第一導電層、第二介電層以及第二導電層，以暴露基板的平坦化頂表面與第一溝槽開口中的第一介電層、第一導電層、第二介電層以及第二導電層的平坦化頂表面；沉積接觸孔蝕刻停止層於基板的平坦化頂表面上、第一導電層的平坦化表面上以及第二導電層的平坦化表面上；沉積層間介電層於接觸孔蝕刻停止層上方；以及形成第一電性接觸穿過層間介電層，以電性連接至第一溝槽開口內的第一導電層。
本揭示提供一種製造半導體裝置的方法，包含：蝕刻基板以界定基板中的第一溝槽開口，其中第一溝槽開口在基板內具有第一深度；蝕刻基板以在基板內界定第二溝槽開口，其中第二溝槽在該基板內具有第二深度；沉積第一介電層於基板上，其中第一介電層延伸進入第一溝槽開口及第二溝槽開口；沉積第一導電層於第一介電層上，其中第一導電層延伸進入第一溝槽開口及第二溝槽開口；沉積第二介電層於第一導 電層上，其中第二介電層延伸進入第一溝槽開口及第二溝槽開口；沉積第二導電層於第二介電層上，其中第二導電層延伸進入第一溝槽開口及第二溝槽開口；重複第一次數的沉積第二介電層及第二導電層於第一溝槽開口中；重複第二次數的沉積第二介電層及第二導電層於第一溝槽開口及第二溝槽開口中，其中第一次數不同於第二次數；平坦化第一介電層、第一導電層、第二介電層及第二導電層以暴露基板的頂表面，其中平坦化步驟包括界定第一溝槽開口中的第一電容器結構以及第二溝槽開口中的第二溝槽電容器結構；沉積接觸孔蝕刻停止層於基板的頂表面、第一電容器結構以及第二溝槽電容器結構上；沉積層間介電層于接觸孔蝕刻停止層上；形成第一電性接觸穿過層間介電層，以提供電性連接至第一電容器結構中的第一導電層；以及形成第二電性接觸穿過層間介電層，以提供電性連接至第二電容器結構中的第一導電層。
本揭示提供一種半導體裝置，包含：具有頂表面的基板；位於基板內的第一多層電容器結構，其中第一多層電容器結構的頂表面基本上與基板的頂表面呈平面，第一多層電容器結構包括交替的N個介電層與N個導電層，其中N是整數；以及位於基板內的第二多層電容器結構，其中第二多層電容器結構的頂表面是基本上與基板的頂表面呈平面，第二多層電容器結構包括交替的M個介電層與M個導電層，其中M是不同於N的整數。
100:半導體裝置
102:基板
104:遮罩層
106:溝槽光阻圖案
108:溝槽蝕刻遮罩
110、110':溝槽
112:第一介電層
114:第一導電層
114':上表面區域
116:第二介電層
118:第二導電層
118':上表面區域
119:最終或頂部導電層
119':上表面區域
120:第一溝槽電容器結構
120':第二溝槽電容器結構
121、121':頂表面部分
122:接觸孔蝕刻停止層
124:層間介電層
126:接觸開口
128:導電接觸材料層
130、130'、130":接觸插塞
132:互連材料層
134:互連蝕刻圖案
136:表面區域
138:導電線
200:半導體裝置
300、400、500:方法
302、304、306、308、310、312、314:操作
402、404、406、408、410、412、414:操作
502、504、506、508、510、512、514:操作
當結合附圖閱讀時，自以下詳細描述可以最佳地理解本揭示。要強調的是，根據一般實務，圖式的各個特徵不必然按照比例。相反地，為了清楚起見，各個特徵的維度和空間關係可以任意地增大或縮小。相同的附圖標記在整個說明書和圖式中表示相同的特徵。
第1圖係根據一些實施方式之半導體裝置的橫截面圖。
第2A圖至第2M圖係根據一些實施方式之各種製造階段的半導體裝置的橫截面圖。
第3圖係根據一些實施方式之形成半導體裝置的方法的流程圖。
第4圖係根據一些實施方式之形成半導體裝置的方法的流程圖。
第5圖係根據一些實施方式之形成半導體裝置的方法的流程圖。
以下揭示提供多個不同實施方式或實施例，以實現所提供之申請標的不同特徵。以下敘述部件、數值、操作、材料、排列或其類似的特定實施例，以簡化本揭示。這些當然僅為實施例，並非用以作為限制。其他部件、數值、操作、材料、排列或其類似也被考慮。舉例而言，在隨後的敘述中，在第二特徵上方或在第二特徵上之第一特徵的形成，可包括第一特徵及第二特徵形成為直接接觸之實施方式，亦可包括有另一特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不 直接接觸之實施方式。另外，本揭示可在各實施例中重複元件符號及/或字母。此重複為出於簡化及清楚之目的，且本身不指示所論述的各實施方式及/或結構之間的關係。
例示性實施方式的這些敘述旨在結合附圖來閱讀，附圖被視為是整個說明書敘述的一部分。在本敘述中，空間相對用語應解釋為參照接下來所論述的位向或所討論的圖示中所示，例如「下(lower)」、「上(upper)」、「水平horizontal)」、「垂直(vertical)」、「之上(above)」、「之下(below)」、「向上(up)」、「向下(down)」、「頂(top)」、「底(bottom)」和其衍生用語(例如「水平地(horizontally)」、「向下地(downwardly)」、「向上地(upwardly)」等)。這些相對用語是為了便於敘述，並不要求裝置在特定位向被構造或操作。關於附著、耦合或其類似的用語，例如「連接」和「互連」，其中是指結構固定或直接地或通過另一結構間接地附著至另一者的關係，以及兩者皆為可移動性或剛性的附著或關係，除非另有明確說明。
【00l0】在半導體裝置的佈局與製造中，例如DRAMs，所使用的設計規則持續地縮減裝置維度，以符合高階的裝置密度與性能目標。成功地製造具有如此小維度與容忍度之裝置，涉及相關製造操作中的精確控制。舉例而言，形成多層溝槽電容器的方法包括：在溝槽內沉積交替式的導電層與介電層的多個步驟，接著是圖案化、蝕刻或圖案去除的重複循環，以產生所設計的電容器或電容器陣列。在不增加用於電容器結構之半導體基板的表面積的情況下，較深的溝槽有助於電容值密度的 增加。
第1圖係根據一些實施方式之半導體裝置100的橫截面圖。半導體裝置100包括基板102。第一溝槽電容器結構120位於基板102內。第二溝槽電容器結構120'位於基板102內。第一溝槽電容器結構120與第二溝槽電容器結構120'各包括成對的交替式之介電層與導電層。接觸孔蝕刻停止層122(contact etch stop layer,CESL)位於基板102之基本上平坦頂表面的上方。接觸孔蝕刻停止層122延伸於第一溝槽電容器結構120與第二溝槽電容器結構120'的上方。層間介電層124(interlayer dielectric,ILD)位於接觸孔蝕刻停止層的上方。接觸插塞130、130'延伸通過層間介電層124與接觸孔蝕刻停止層122，並電性連接至第一溝槽電容器結構120與第二溝槽電容器結構120'中的個別導電層。在一些實施方式中，其中一個接觸插塞130"電性連接至基板102，以便為半導體裝置100提供接地接觸。導電線138與接觸插塞130電性連接，接觸插塞130連接至第一溝槽電容器結構120或第二溝槽電容器結構120'。在一些實施方式中，導電線138係以互連結構共同電性連接。
在一些實施方式中，第一溝槽電容器結構120與第二溝槽電容器結構120'是相同的。在一些實施方式中，基板102中的第一溝槽電容器結構120的深度與基板102中的第二溝槽電容器結構120'的深度是不相同的。在一些實施方式中，基板102中的第一溝槽電容器結構120的寬度與基板102中的第二溝槽電容器結構120'的寬度是不相同的。在一些實施方式 中，基板102中的第一溝槽電容器結構120的成對介電層與導電層的數目與基板102中的第二溝槽電容器結構120'的成對介電層與導電層的數目是不相同的。
在第一溝槽電容器結構120與第二溝槽電容器結構120'中，成對的介電層與導電層的尺寸和數量決定半導體裝置100的電容值。此外，接觸插塞130至第一溝槽電容器結構120與第二溝槽電容器結構120'之不同導電層的接觸位置亦有助於決定半導體裝置100的電容值。隨著位於導電層之間，電性連接至接觸插塞130的介電層數量的增加，半導體裝置100的電容值也增加。舉例而言，接觸插塞130電性連接至第一溝槽電容器結構120內相鄰的導電層，因此有一個位於這些導電層之間的介電層電性連接至接觸插塞130。相反地，接觸插塞130電性連接至第二溝槽電容器結構120'內位於中間的導電層與一個第二導電層，使得位於這些導電層之間的兩個介電層電性連接至接觸插塞130。因此，第二溝槽電容器結構120'的電容值係大於第一溝槽電容器結構120的電容值。藉由決定第一溝槽電容器結構120與第二溝槽電容器結構120'的尺寸，意即深度和寬度、接觸插塞130電性連接至第一溝槽電容器結構120與第二溝槽電容器結構120'的位置，以及第一溝槽電容器結構120與第二溝槽電容器結構120'之間的電性連接，從而可選擇半導體裝置100的電容值，以滿足積體電路(ICs)的設計規則，例如DRAMs。
第2A圖至第2M圖係根據一些實施方式，處於各種製造階段之溝槽電容器的橫截面圖。相同的項目以相同的附 圖標記表示，並且為了簡明起見，參照前面的圖式所提供之結構的描述通常不會在隨後的圖式中重複。
第2A圖係根據一些實施方式，在遮罩層的沉積之後，半導體裝置200的橫截面圖。半導體裝置200包括基板102，基板102包括一種或多種半導體材料。遮罩層104位於基板102的頂表面的上方。基板102的合適材料例子包括但不限於元素半導體材料、化合物半導體材料及/或合金半導體材料。
元素半導體材料的例子包括但不限於單晶矽(Si)、多晶矽(poly-Si)、非晶矽(amorphous silicon,a-Si)、鍺(Ge)及/或鑽石(C)。二元化合物半導體材料的例子包括但不限於IV-IV材料與III-V材料，IV-IV材料包括矽鍺(SiGe)、碳化鍺(GeC)和碳化矽(SiC)，而III-V材料包括砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)和/或銻化銦(InSb)。三元化合物半導體材料與四元化合物半導體材料的例子包括但不限於磷砷化鎵(GaAsP)、砷化鋁鎵(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或砷磷化鎵銦(GaInAsP)。
在一些實施方式中，引入基板102的半導體層的形成係利用合適的技術或方法，包括但不限於金屬有機氣相磊晶(metalorganic vapor phase epitaxy,MOVPE)、分子束磊晶(molecular beam epitaxy,MBE)、氫化物氣相磊晶(hydride vapor phase epitaxy,HVPE)、液相磊晶(liquid phase epitaxy,LPE)、金屬有機分子束磊晶(metal-organic molecular beam epitaxy,MOMBE)、原子層沉積(atomic layer deposition,ALD)及/或其組合。
在一些實施方式中，基板102同時包括半導體材料與絕緣材料，以形成絕緣體上半導體(semiconductor-on-insulator,SOI)基板。在一些實施方式中，絕緣體上半導體基板包括形成於絕緣材料上的一個或多個半導體層，絕緣材料例如二氧化矽或藍寶石(矽藍寶石silicon-on-sapphire,SOS)。在一些實施方式中，基板102包括一個或多個由原子及/或晶格失配所導致的磊晶層及/或應變層。
在一些實施方式中，當基板形成時，在單層基板或當含有多層基板的一個或多個層形成時的情況下，一個或多個摻雜物被引入基板。在一些實施方式中，多層基板內包括的一種或多種半導體材料是沒有被摻雜的。在一些實施方式中，根據在基板上所製造之半導體裝置的功能或性能目標參數，以至少一個p型及/或n型摻雜物摻雜一種或多種半導體材料。
除了一次摻雜(primary doping)分佈或體摻雜(bulk doping)分佈之外，在一些實施方式中，一個或多個基板102的半導體材料進一步包括摻雜區域，其中摻雜物被引入基板102中以提供一次摻雜物分佈、以反轉摻雜分佈、或增強一次摻雜分佈，以在基板內提供隔離區、井、接觸孔或其他電性主動結構。舉例而言，在一些實施方式中，摻雜區域包括p型摻雜物及n型摻雜物，p型摻雜物例如硼(例如B或BF2)、鋁(Al)、鎵(Ga)、鈹(Be)、鋅(Zn)、鎘(Cd)、矽(Si)及鍺(Ge)，n型摻雜物例如磷(P)、銻(Sb)、砷(As)、硒(Se)、碲(Te)、矽 (Si)、鍺(Ge)及/或其組合。
在一些實施方式中，遮罩層104係根據參數，例如蝕刻條件及所使用的化學條件、所蝕刻的基板材料以及所形成溝槽的深度而選擇的軟遮罩、硬遮罩或混合式軟/硬遮罩。遮罩層104合適的材料的例子包括但不限於光阻、聚酰亞胺、氧化矽、氮化矽(例如Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、碳摻雜氧化矽(SiOC)或其組合。在一些實施方式中，遮罩層104包括至少兩種材料，例如氧化矽層和氮化矽層，而在其他實施方式中，遮罩層104包括一個或多個單一材料層，例如氧化矽。
第2B圖係根據一些實施方式，在圖案化光阻的形成之後，半導體裝置200的橫截面圖。光阻層形成於遮罩層104上。利用光罩或另一成像系統對光阻層圖案化，並接著顯影，以形成暴露部分之遮罩層104的溝槽光阻圖案106。
第2C圖係根據一些實施方式，在蝕刻遮罩層104之後，半導體裝置200的橫截面圖。移除遮罩層104的暴露部分，以形成溝槽蝕刻遮罩108，溝槽蝕刻遮罩108暴露了部分的基板102，所暴露之部分的基板102將形成溝槽電容器。根據所使用的材料，利用乾蝕刻方法與所選用的含鹵素蝕刻劑所產生的電漿來蝕刻遮罩層104，舉例而言，所選用的含鹵素蝕刻劑係選自包括四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、氯氣(Cl2)、二氟二氯甲烷(CCl2F2)、四氯化矽(SiCl4)、三氯化硼(BCl3)的群組或其一組合。在一些實施方式中，濕蝕刻方法利用了液相蝕刻溶液，舉例而言，液相蝕刻溶液包括檸 檬酸(citric acid,C6H8O7)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、鹽酸(HCl)、醋酸(acetic acid,CH3CO2H)、氫氟酸(HF)、緩衝氫氟酸(buffered hydrofluoric acid,BHF)、磷酸(H3PO4)、氟化銨(NH4F)、氫氧化鉀(KOH)、乙二胺鄰苯二酚(EDP)、四甲基氫氧化銨(TMAH)或其一組合，用以移除基板102的暴露部分。在一些實施方式中，同時使用乾蝕刻技術和濕蝕刻技術來蝕刻遮罩層104。在一些實施方式中，於蝕刻基板102前移除溝槽光阻圖案106。在一些實施方式中，留下至少一部分的溝槽光阻圖案106作為溝槽蝕刻遮罩108的一部分。在一些實施方式中，在使用乾蝕刻、濕蝕刻或其組合的光阻移除製程來移除光阻層後，溝槽蝕刻遮罩108的表面受到了額外的清洗，以移除殘餘的顆粒。
第2D圖係根據一些實施方式，在蝕刻基板102及移除溝槽蝕刻遮罩108之後，半導體裝置200的橫截面圖。由溝槽蝕刻遮罩108所暴露之部分的基板102受到蝕刻，以形成一個或多個溝槽110及溝槽110'。在一些實施方式中，利用電漿蝕刻(plasma etching,PE)或反應式離子蝕刻(reactive ion etching,RIE)蝕刻基板102。在一些實施方式中，透過額外的製程步驟使溝槽蝕刻遮罩108維持於基板102上(未顯示)，直到後續的化學機械研磨製程時移除。在一些實施方式中，在基板102內溝槽110及110'的形成之後，接續一個或多個清洗步驟。
半導體裝置200包括兩個溝槽。在一些實施方式中，溝槽的數量係大於二。
溝槽110以寬度WT、長度LT、深度DT與縱橫比ART來表示其特徵，ART=DT/WT。溝槽110'以寬度WT' 、長度LT' 、深度DT' 與縱橫比ART' 來表示其特徵，ART' =DT' /WT' 。在一些實施方式中，溝槽110及110'的縱橫比各為至少10。在一些實施方式中，溝槽110及110'的縱橫比個別為至少25。在一些實施方式中，相鄰的溝槽被基板102的殘餘部分所分隔，基板102的殘餘部分被溝槽蝕刻遮罩108所保護。在一些實施方式中，溝槽110、110'將具有基本上相同的維度。在一些實施方式中，溝槽110及110'具有至少一彼此不同的維度。溝槽維度的變化允許個別調整各種溝槽電容器的電容值，以因應將電性連接至溝槽電容器之主動裝置的特殊設計。
在使用一個寬溝槽與一個窄溝槽之一組合的一些實施方式中，調整了寬溝槽與窄溝槽的相對尺寸，其中寬溝槽被預定數量( N )的成對介電層與導電層的形成所填滿，並且窄溝槽將被數量較少的( N-x ， x 為整數)成對介電層與導電層之形成所填滿。在一些實施方式中，成對的預定數量 N 將小於10。在一些實施方式中，成對的預定數量 N 將等於10或大於10。
在一些實施方式中，第一溝槽蝕刻遮罩108與第二溝槽蝕刻遮罩(未顯示)皆用於依序暴露基板102的第一區域與第二區域。接下來，受到暴露的第一區域與第二區域個別地受到不同的蝕刻製程或蝕刻持續時間，以形成具有不同溝槽維度的第一溝槽110與第二溝槽110'，例如不同的深度(未顯示)。當使用相同或相似的電容器結構表面維度時，具有不同 深度的溝槽的可行性提供了調整溝槽電容器的電容值水平的另一技術，以因應將電性連接至溝槽電容器之主動裝置的特殊設計。
在一些實施方式中，摻雜物物種被引入溝槽110與110'中暴露的基板102內，以形成摻雜井區(未顯示)。在一些實施方式中，基板102具有第一導電類型，且所引入的摻雜物物種的體積足以將摻雜井區轉化成不同於第一導電類型的第二導電類型。舉例而言，在一些實施方式中，藉由將足夠數量的磷原子及/或另一合適的n型摻雜物物種引入至溝槽110與110'內所暴露之半導體材料內，n型井區係形成於p型基板內。在一些實施方式中，藉由將足夠數量的硼原子或另一合適的p型摻雜物物種引入至溝槽110與110'內所暴露之半導體材料內，p井區域係形成於n型基板內。
第2E圖係根據一些實施方式，在介電質與導電層的形成之後，半導體裝置200的橫截面圖。沿著基板102所暴露的表面、以及溝槽110、110'的側壁和底表面沉積第一介電層112。在溝槽蝕刻遮罩108仍存在的一些實施方式中，溝槽蝕刻遮罩108係位於基板102的頂表面與第一介電層112之間。
在一些實施方式中，利用化學氣相沉積(CVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積、濺鍍、任何其他合適的方法或方法的組合來形成第一介電層112，以在基板102與溝槽110、110'兩者的所暴露表面上形成大致上共形的介電層。在一些實施方式中，第一介電層112包括單一層。在一些實施方式中，第一介電層112包括一個或多個合適的介 電質材料的多層結構。第一介電層112合適的材料的例子包括但不限於氧化矽(例如SiO2)、氮化矽(例如Si3N4)、SiON、SiC、SiOC或其一組合。
在一些實施方式中，第一介電層112包括一個或多個介電質材料，包括但不限於氧化鉿(HfOx)、一氧化鑭(LaO)、一氧化铝(AlO)、氧化鋁(Al2O3)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta2O5)、鈦酸鍶(SrTiO3)、鈦酸鋇(BaTiO3)、矽酸鉿(HfSiO)、矽酸鑭(LaSiO)、矽酸鋁(AlSiO)、鈦酸鉿(HfTiO4)或其組合。
在一些實施方式中，沉積第一介電層112包括沉積氧化物層、沉積氮化物層以及沉積第二氧化物層，以形成氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)三層結構(未顯示)。在一些實施方式中，沉積第一介電層112包括沉積氧化物層以及沉積氮化物層，以形成雙層氧化物-氮化物(oxide-nitride,ON)結構(未繪示)。在一些實施方式中，氧化物層是氧化矽(SiOx)，且氮化物層是氮化矽(SixNy)。
在一些實施方式中，其他介電質材料依序沉積在基板上，以形成不同及/或更複雜的多層介電質結構。在一些實施方式中，第一介電層112的介電層在第一介電層112的所有厚度上具有基本上均勻的組成。在一些實施方式中，第一介電層112的介電層在第一介電層112的所有厚度上具有不同的組成。
在一些實施方式中，所沉積的第一介電層112具有沿著各溝槽110及110'的側壁表面與底表面的第一部分或下 部分，並且具有延伸於溝槽蝕刻遮罩108(未顯示)的頂表面上方的第二部分或上部分。
第一導電層114形成在第一介電層112的上方。第一導電層114之合適材料的例子包括但不限於多晶矽、金屬、金屬氮化物、矽化物、金屬合金、其他合適的電性導電材料或其組合。在一些實施方式中，第一導電層114具有單一層結構。在一些實施方式中，第一導電層具有多層結構，包括兩種或兩種以上的材料，可提供導電性或額外的功能性，舉例而言，包括阻隔層、覆蓋層、晶種層及/或其他合適的層(未顯示)，被選用以提供期望之導電性質的預定組合。
在一些實施方式中，所沉積的第一導電層114具有沿著各溝槽110及110'的側壁表面與底表面、以及第一介電層112上方的第一部分或下部分，並且具有延伸於溝槽蝕刻遮罩108(未顯示)頂表面上方之第一介電層112上方的第二部分或上部分。
第二介電層116沉積在第一導電層114上方。在一些實施方式中，第二介電層116包括與第一介電層112相關的介電質材料及結構，及/或使用與第一介電層相關的相同製程來沉積第二介電層116。在一些實施方式中，就所使用的介電質材料、含有第二介電層之材料層的厚度、及/或用以沉積第二介電層的製程而言，含有第二介電層116的一個或多個介電層展現了不同於第一介電層112的結構。
在一些實施方式中，所沉積的第二介電層116具有沿著各溝槽110及110'的側壁表面與底表面、以及第一導電 層114上方而沉積的第一部分或下部分，並且具有延伸於溝槽蝕刻遮罩108(未顯示)頂表面上方之第一導電層114上方的第二部分或上部分。
第二導電層118形成於第二介電層116上方。在一些實施方式中，第一導電層114或第二導電層118的至少一者包括氮化鈦。在一些實施方式中，第一導電層114與第二導電層118皆包括相同的導電材料，及/或沉積至基本上相同的厚度。在一些實施方式中，就所使用的導電材料、含有第二導電層之材料層的厚度、及/或用以沉積第二導電層的製程而言，第二導電層118的一個或多個導電層展現了不同於第一導電層114的結構。
第2F圖係根據一些實施方式，在充填溝槽110與110'之後，半導體裝置200的橫截面圖。其他的成對介電層與導電層依序施加至基板102，直到沉積至最終或頂部導電層119，並且填滿溝槽110及110'。在一些實施方式中，各溝槽110及110'提供了用於溝槽電容器結構的基本結構，包括一預定數量( N )的介電層與導電層。層的數量、層的厚度、包含被選用以充填溝槽110及110 ' 的層的材料、以及溝槽的維度，係將決定所完成的溝槽電容器所提供的電容值水平的因素。在一些實施方式中，用以獲取所期望的電容性能之成對介電層與導電層的預定數量( N )是小於10。在一些實施方式中，這個預定數量( N )是介於10與20之間。在一些實施方式中，這個預定數量( N )是大於20。
在一些實施方式中，在接下來的圖案化和蝕刻方 法中，在所可達到的製程控制參數中，選擇引入至溝槽電容器內的導電層之最小厚度。在一些實施方式中，N個導電層之每一個的厚度，例如導電層114、118、119，係足以允許圖案化合適的接觸孔及/或開口通孔，並敞開以暴露相對應之導電層的N個上表面之上的接觸區域，例如上表面區域114'、118'、119'，其在接下來的製程中建立電性接觸。
據此，根據本處所揭露方法的實施方式，當圖案化及蝕刻製程的性能改進時，逐漸更薄的導電層成功被引入至所製造的溝槽電容器內。在一些實施方式中，根據所使用的材料與導電層的組態，每一個導電層具有約200Å至約600Å的厚度。在一些實施方式中，特定的導電層具有不同的厚度，至少一導電層符合或超過一預定的最小設計厚度。在一些實施方式中，每一個導電層具有約400Å至約450Å的厚度。
在一些實施方式中，多層溝槽電容器結構內包括不同的介電質材料與介電層厚度。在一些實施方式中，所選用的介電質材料具有的介電常數為至少7。在一些實施方式中，所選用的介電質材料具有的介電常數為至少10。在一些實施方式中，介電層之厚度與相鄰導電層之厚度的比值是介於約5至約9之間。在一些實施方式中，介電層之厚度與相鄰導電層之厚度的比值是介於約6至約8之間。在一些實施方式中，特定的導電層具有不同的厚度，及/或包括不同於多層溝槽電容器結構內的其他介電層的介電質材料。在一些實施方式中，每一個介電層包括一種或多種高k值材料，意即介電常數大於氧化矽之介電常數的材料。在一些實施方式中，每一個介電層具有 約70Å至約80Å的厚度。
第2G圖係根據一些製造平坦化頂表面的實施方式，在平坦化製程之後，半導體裝置200的橫截面圖。平坦化製程係用以移除基板102上方一部分的介電層及一部分的導電層，並暴露基板的頂表面。平坦化製程界定了溝槽110內的多層溝槽電容器結構120，以及溝槽110'內的多層溝槽電容器120'。在一些實施方式中，平坦化製程包括化學機械研磨(CMP)製程，以移除每一個預先沉積的導電層與介電層的一部分。化學機械研磨製程移除延伸於基板102的表面上及/或上方的介電層與導電層的上部。在一些實施方式中，不同的平坦化製程被用以移除基板102上的介電層與導電層，例如蝕刻或研磨。
所產生的結構亦提供了用於後續製程的平坦化頂表面，並暴露N個導電層之每一個的上表面區域114'、118'、119'，其具有的寬度相對應於所沉積的每一個導電層114、118、119之厚度。在一些實施方式中，最終或頂部導電層119之上表面區域119'的寬度係大於每一個位於下方的導電層之上表面區域的寬度。
第2H圖係根據一些實施方式，在沉積接觸孔蝕刻停止層122之後，半導體裝置200的橫截面圖。接觸孔蝕刻停止層122形成於基板102的頂表面上。在一些實施方式中，省略了接觸孔蝕刻停止層122。接觸孔蝕刻停止層122包括一個或多個合適的材料，包括但不限於SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN或其組合。在一些實施方式中， 接觸孔蝕刻停止層122的形成係透過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PE-CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈、其他合適的形成製程或其組合。
第2I圖是在沉積層間介電層124之後，半導體裝置200的橫截面圖。層間介電層124沉積於接觸孔蝕刻停止層122上。在一些省略了接觸孔蝕刻停止層122的實施方式中，層間介電層124直接沉積於基板102上，以及溝槽電容器結構120、120'的頂表面部分121、121'上。
在一些實施方式中，層間介電層124包括一種或多種材料，包括但不限於矽氮化物(SiNx)，矽氧化物(SiOx)、矽氮氧化物(SiON)、碳化矽(SiC)、氮化碳矽(SiCN)、氮化硼(BN)、氮化硼矽(SiBN)、氮化硼碳矽(SiCBN)、硼摻雜磷酸矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、四乙氧基矽烷(tetraethyl orthosilicate,TEOS)、旋塗式玻璃(spin on glass,SOG)、無摻雜矽酸鹽玻璃(undoped Silicate Glass,USG)、氟化矽酸鹽玻璃(fluorinated silicate glass,FSG)、高密度電漿氧化物(High density plasma(HDP)oxide)、電漿增強-四乙氧基矽烷(plasma-enhanced TEOS,PETEOS)或其組合。層間介電層124具有不同於接觸孔蝕刻停止層122的蝕刻選擇性。
在一些實施方式中，層間介電層124的形成係藉由化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PE-CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈、其他合適的形成製程或其組合。在一些實施方式中，使用與形成接 觸孔蝕刻停止層122的相同製程，來形成層間介電層124。在一些實施方式中，使用與形成接觸孔蝕刻停止層122的不同製程，來形成層間介電層124。
第2J圖係根據一些實施方式，形成接觸開口之後，半導體裝置200的橫截面圖。在一些實施方式中，接觸孔蝕刻圖案(未顯示)形成於層間介電層124的表面上。接觸孔蝕刻圖案暴露了位於導電層114、118、119之上的層間介電層124的預定區域。在一些實施方式中，接下來，使用電漿蝕刻製程、混合式乾蝕刻/濕蝕刻製程、其他合適的蝕刻製程或其一組合，以形成接觸開口126。接觸開口126延伸通過層間介電層124及接觸孔蝕刻停止層122(當其存在時)，並暴露導電層114、118、119的上表面區域114'、118'、119'上的接觸區域。在同時包括接觸孔蝕刻停止層與層間介電層的一些實施方式中，對材料、層的厚度及/或蝕刻化學進行選擇，以對接觸孔蝕刻停止層與層間介電層提供不同的蝕刻速率。這些不同的蝕刻速率，使得能夠使用預定或受控制程度的過度蝕刻，以從接觸開口清除層間介電層材料，減少位於接觸孔蝕刻停止層下方的導電材料表面損壞的可能性。
第2K圖係根據一些實施方式，在沉積導電接觸材料層128之後，半導體裝置200的橫截面圖。導電接觸材料層128被用於充填接觸開口126，並接觸導電層114、118、119。在一些實施方式中，導電接觸材料層128c僅包括單一材料，而在其他實施方式中，使用了多層結構。在一些實施方式中，導電接觸材料層128包括阻隔層(未顯示)，用以抑制由阻隔層所 分隔的材料之間的擴散，例如溝槽電容器結構120、120'的導電層114、118、119，以及包括部分的導電接觸材料層128的一種或多種導電材料。在一些實施方式中，導電接觸材料層128包括銅、鋁、鎢或另一合適的導電材料。在一些實施方式中，係使用電鍍、物理氣相沉積、濺鍍或另一合適的形成製程來形成導電接觸材料層128。
第2L圖係根據一些實施方式，形成互連材料層132之後，半導體裝置200的橫截面圖。使用化學機械研磨、研磨、蝕刻或另一合適的方法平坦化導電接觸材料層128，以移除導電接觸材料層的上部，並暴露層間介電層124的上表面，而在接觸開口126內留下導電接觸材料層的殘餘部分，以形成接觸插塞130。互連材料層132沉積在層間介電層124之平坦化的表面以及接觸插塞130之暴露的上表面的上方。在一些實施方式中，互連材料層132是互連結構的一部分。在一些實施方式中，互連材料層132包括銅、鋁、鎢或另一合適的導電材料。在一些實施方式中，使用電鍍、物理氣相沉積、濺鍍或另一合適的形成製程來形成互連材料層132。在一些實施方式中，互連材料層132與接觸插塞130是相同的材料。在一些實施方式中，互連材料層132與接觸插130是不同的材料。在一些實施方式中，係使用與形成導電接觸材料層128的相同製程，來形成互連材料層132。在一些實施方式中，係使用與形成導電接觸材料層128的不同製程，來形成互連材料層132。
第2M圖係根據一些實施方式，在沉積與圖案化互連蝕刻圖案134之後，半導體裝置200的橫截面圖。互連蝕刻 圖案134，例如金屬1(M1)蝕刻圖案，是形成在互連材料層132的上表面之上的光阻，以暴露表面區域136。使用光罩或另一成像製程對光阻層作圖案化，並接著顯影，以形成互連蝕刻圖案134。
接續第2M圖中半導體裝置200的橫截面圖，使用蝕刻製程，以在互連材料層132內形成開口，如同半導體裝置100中(第1圖)。
在一些實施方式中，調整參照第2A圖至第2M圖所敘述之方法的操作順序。在一些實施方式中，省略參照第2A圖至第2M圖所敘述的至少一製程。在一些實施方式中，至少一製程被加入至參照第2A圖至第2M圖所敘述的製程，以形成最終的半導體裝置。
形成溝槽電容器結構的其他方式包括形成多級溝槽電容器結構(stepped trench capacitor structures)(未顯示)。多級溝槽電容器結構包括延伸跨過基板表面，及/或延伸進入多個溝槽內的導電材料。用以形成多級溝槽電容器結構的製程，在引入多級溝槽電容器結構內的每一個 N 對的介電質與導電層之沉積後，引入個別的圖案化-蝕刻-灰化-清洗的四步驟製程順序。相較之下，參照第2A圖至第2M圖所敘述的製程使用了較少的圖案化、蝕刻和清洗製程，這有助於增加製造輸出。
此外，在多級溝槽電容器結構中，每一個N對的介電質與導電層增加了基板的頂表面上的多級溝槽電容的部分，並因為平面性的降低，而使得後續用以形成互連結構的塗 層和成像步驟複雜化。相較之下，參照第2A圖至第2M圖所敘述的平坦化製程有助於維持半導體裝置200之大致上平面的的頂部。藉由減少非平坦表面之製程所帶來的誤差風險，半導體裝置200之大致上平面的頂表面有助於增加產率。
第3圖係根據一些實施方式之製造半導體裝置的方法300的流程圖。在操作302中，遮罩圖案形成於合適的基板上。在操作304中，蝕刻基板的暴露區域，以形成溝槽或溝槽開口。在操作306中，接著沉積一系列交替式的介電質與導電層於受蝕刻的基板上，以形成包括 N 對之介電質與導電層的基本溝槽電容器結構。在操作308中，所產生的結構被平坦化，以移除延伸於基板表面所界定之平面上的交替式介電質與導電層的部分，並形成最終的電容器結構。在操作310中，層間介電層沉積於平坦化表面上。在操作312中，一系列接觸開口穿過層間介電層而形成，以暴露導電層的表面區域。在操作314中，接著在層間介電層上形成導電圖案，以建立溝槽電容器與其他電子組件之間的電性連接。
在一些實施方式中，調整方法300的操作順序。在一些實施方式中，省略了方法300的至少一製程。在一些實施方式中，加入至少一製程至方法300，以形成最終的半導體裝置。
第4圖係根據一些實施方式之製造半導體裝置的方法400之流程圖。在操作402中，遮罩圖案形成於合適的基板上。在操作404中，蝕刻基板的暴露區域，以形成溝槽或溝槽開口。在一些實施方式中，若在操作402中形成多於一個的 溝槽，溝槽具有不同的寬度及/或長度，而在其他的實施方式中，可對溝槽作圖案化及蝕刻，以提供基本上相同的寬度及長度。在操作406中，沉積一系列交替式的介電質與導電層於受蝕刻的基板上，以形成包括 N 對介電質與導電層的基本溝槽電容器結構。在一些實施方式中，溝槽的不同寬度將產生包括N對介電質與導電層的一些溝槽以及包括M對介電質與導電層的其他溝槽，其中N和M並不相同。在操作408中，所產生的結構被平坦化，以移除延伸於基板表面所界定之平面上的交替式介電質與導電層的部分，並形成最終的電容器結構。在操作410中，接觸孔蝕刻停止層(CESL)沉積於平坦化的表面上，並且層間介電質沉積於接觸孔蝕刻停止層上。在操作412中，一系列的接觸開口穿過層間介電層與接觸孔蝕刻停止層而形成，以暴露導電層的表面區域。在操作414中，導電圖案形成於層間介電層上，以建立溝槽電容器與其他電子組件之間的電性連接。
在一些實施方式中，調整方法400的操作順序。在一些實施方式中，省略了方法400的至少一製程。在一些實施方式中，加入至少一製程至方法400，以形成最終的半導體裝置。
第5圖係根據一些實施方式之製造半導體裝置的方法500的流程圖。在操作502中，第一遮罩圖案形成於合適的基板上，並蝕刻基板的暴露區域，以形成第一溝槽或溝槽開口。在操作504中，第二遮罩圖案形成於受蝕刻的基板，並蝕刻基板的新暴露區域，以形成第二溝槽或溝槽開口。在一些實 施方式中，在操作502及操作504中形成的第一溝槽和第二溝槽具有不同的深度。在操作506中，一系列交替式的介電質與導電層沉積於受蝕刻的基板上，以預定數量的成對介電質與導電層充填第一溝槽與第二溝槽。在一些實施方式中，用以充填第一溝槽的成對介電質與導電層的數量(N)與用以充填第二溝槽的成對介電質與導電層的數量(M)將會是不同的。在操作508中，平坦化所產生的結構，以移除延伸於基板表面所界定之平面上的交替式介電質與導電層的部分，並在第一溝槽與第二溝槽中形成分隔的第一多層溝槽電容器結構與第二多層溝槽電容器結構。在操作510中，接觸孔蝕刻停止層沉積於平坦化的表面上，並且層間介電質沉積於接觸孔蝕刻停止層上。在操作512中，一系列的接觸開口穿過層間介電層與接觸孔蝕刻停止層而形成，以暴露第一多層溝槽電容器結構與第二多層溝槽電容器結構這兩者中的導電層的表面區域。在操作514中，導電圖案形成於層間介電層上，以建立第一多層溝槽電容器結構與第二多層溝槽電容器結構以及其他電子組件之間的電性連接。
根據一實施方式之製造溝槽電容器的方法，包括沉積第一介電層於基板內的第一溝槽開口的側壁上與底表面上，沉積第一導電層於第一介電層上，平坦化第一介電層與第一導電層，以暴露基板的平坦化頂表面以及第一溝槽開口中第一導電層的平坦化頂表面，沉積層間介電層於基板的平坦化頂表面的上方以及第一導電層平坦化表面的上方，並穿過層間介電層而形成第一電性接觸，以提供電性連接至第一溝槽開口內 的第一導電層。
根據另一實施方式之製造溝槽電容器的方法，包括蝕刻基板以界定基板中的第一溝槽開口，第一溝槽在基板內具有第一深度，蝕刻基板以在基板內界定第二溝槽開口，第二溝槽在基板內具有第二深度，沉積第一介電層於基板上，第一介電層延伸進入第一溝槽開口及第二溝槽開口，沉積第一導電層於第一介電層上，第一導電層延伸進入第一溝槽開口及第二溝槽開口，平坦化第一介電層與第一導電層以暴露基板的頂表面，平坦化步驟包括界定第一溝槽開口中的第一電容器結構以及第二溝槽開口中的第二溝槽電容器結構，沉積層間介電層於基板頂表面、第一電容器結構及第二電容器結構的上方，穿過層間介電層形成第一電性接觸，以提供電性連接至第一電容器結構中的第一導電層，並穿過層間介電層形成第二電性接觸，以提供電性連接至第二電容器結構中的第一導電層。
根據另一實施方式之溝槽電容器，包括具有頂表面的基板，基板內的第一多層電容器結構，其中第一多層電容器結構的頂表面基本上與基板的頂表面呈平面，其中第一多層電容器結構包括交替式的N個介電層與N個導電層。
本揭示提供形成溝槽電容器的方法，以及引入至少一此溝槽電容器以形成半導體裝置的方法之實施方式。雖然本申請標的已以例示性實施方式進行敘述，但其不限於此。相反地，所附申請專利範圍應受到廣泛的解釋，包括熟習此技藝者可以做出的各種變型和實施方式。
100:半導體裝置
102:基板
120:第一溝槽電容器結構
120':第二溝槽電容器結構
122:接觸孔蝕刻停止層
124:層間介電層
130、130'、130":接觸插塞
138:導電線

Claims (10)

  1. 一種用以形成半導體裝置的方法，該方法包含：沉積一第一介電層於一基板內的一第一溝槽開口以及一第二溝槽開口的一側壁上方與一底表面上方；沉積一第一導電層於位於該第一溝槽開口以及該第二溝槽開口兩者中的該第一介電層上方；沉積一第二介電層於位於該第一溝槽開口中的該第一導電層上方；沉積一第二導電層於位於該第一溝槽開口中的該第二介電層上方；避免該第二介電層以及該第二導電層沈積於該第二溝槽開口中；平坦化該第一介電層、該第一導電層、該第二介電層以及該第二導電層，以暴露該基板的一平坦化頂表面，與該第一溝槽開口中的該第一介電層、該第一導電層、該第二介電層以及該第二導電層的一平坦化頂表面；沉積一接觸孔蝕刻停止層於該基板的該平坦化頂表面上、該第一導電層的該平坦化表面上以及該第二導電層的該平坦化表面上；沉積一層間介電層於該接觸孔蝕刻停止層上方；以及形成一第一電性接觸穿過該層間介電層，以電性連接至該第一溝槽開口內的該第一導電層。
  2. 如請求項1所述的方法，其中沉積該第一導 電層包括使沉積的該第一導電層的厚度大於該第一介電層的厚度的6倍至8倍。
  3. 如請求項1所述的方法，其中沉積該層間介電層包括沉積該層間介電層於該第一溝槽開口與該第二溝槽開口兩者中的該第一介電層與該第一導電層的上方。
  4. 如請求項1所述的方法，其中沉積該接觸孔蝕刻停止層包括成長一二氧化矽層於該基板的該平坦化頂表面上以及該第一導電層的該平坦化頂表面上。
  5. 如請求項1所述的方法，進一步包括：重複一第一次數的沉積該第二介電層及該第二導電層於該第一溝槽開口中；以及重複一第二次數的沉積該第二介電層及該第二導電層於該第一溝槽開口及該第二溝槽開口中，其中該第一次數不同於該第二次數。
  6. 一種製造半導體裝置的方法，包含：蝕刻一基板以界定該基板中的一第一溝槽開口，其中該第一溝槽開口在該基板內具有一第一深度；蝕刻該基板以在該基板內界定一第二溝槽開口，其中該第二溝槽開口在該基板內具有一第二深度；沉積一第一介電層於該基板上，其中該第一介電層延伸進入該第一溝槽開口及該第二溝槽開口； 沉積一第一導電層於該第一介電層上，其中該第一導電層延伸進入該第一溝槽開口及該第二溝槽開口；沉積一第二介電層於該第一導電層上，其中該第二介電層延伸進入該第一溝槽開口及該第二溝槽開口；沉積一第二導電層於該第二介電層上，其中該第二導電層延伸進入該第一溝槽開口及該第二溝槽開口；重複一第一次數的沉積該第二介電層及該第二導電層於該第一溝槽開口中；重複一第二次數的沉積該第二介電層及該第二導電層於該第一溝槽開口及該第二溝槽開口中，其中該第一次數不同於該第二次數；平坦化該第一介電層、該第一導電層、該第二介電層及該第二導電層以暴露該基板的一頂表面，其中該平坦化步驟包括界定該第一溝槽開口中的一第一電容器結構以及該第二溝槽開口中的一第二溝槽電容器結構；沉積一接觸孔蝕刻停止層於該基板的該頂表面、該第一電容器結構以及該第二溝槽電容器結構上；沉積一層間介電層于該接觸孔蝕刻停止層上；形成一第一電性接觸穿過該層間介電層，以提供電性連接至該第一電容器結構中的一第一導電層；以及形成一第二電性接觸穿過該層間介電層，以提供電性連接至該第二電容器結構中的一第一導電層。
  7. 如請求項6所述的方法，其中蝕刻該基板以界定該第二溝槽開口包括使該第二溝槽開口具有不同於該第 一深度的該第二深度。
  8. 一種半導體裝置，其特徵在於，包含：具有一頂表面的一基板；位於該基板內的一第一多層電容器結構，其中該第一多層電容器結構的一頂表面基本上與該基板的該頂表面呈平面，該第一多層電容器結構包括交替的N個介電層與N個導電層，其中N是整數；以及位於該基板內的一第二多層電容器結構，其中該第二多層電容器結構的一頂表面是基本上與該基板的該頂表面呈平面，該第二多層電容器結構包括交替的M個介電層與M個導電層，其中M是不同於N的整數。
  9. 如請求項8所述的半導體裝置，其中該第一多層電容器結構是電性連接至該第二多層電容器結構。
  10. 如請求項8所述的半導體裝置，其中該第一多層電容器結構具有一第一深度、一第一寬度以及一第一深寬比，其中該第一深寬比為該第一深度除以該第一寬度；該第二多層電容器結構具有一第二深度、一第二寬度以及一第二深寬比，其中該第二深寬比為該第二深度除以該第二寬度；以及該第一深寬比等於該第二深寬比。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868107B2 (en) * 2017-06-20 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor and method of forming the same
JP7355526B2 (ja) * 2019-05-28 2023-10-03 ローム株式会社 半導体装置
US20200411635A1 (en) * 2019-06-28 2020-12-31 Intel Corporation Air gaps and capacitors in dielectric layers
EP3783647B1 (en) * 2019-07-03 2022-05-25 Shenzhen Goodix Technology Co., Ltd. Capacitor and fabrication method therefor
CN110767633A (zh) * 2019-09-29 2020-02-07 福建省福联集成电路有限公司 一种不同深度的电容结构及制作方法
CN113130444B (zh) * 2019-12-30 2022-08-26 中芯国际集成电路制造(北京)有限公司 一种半导体结构及其形成方法
CN113497186A (zh) * 2020-04-01 2021-10-12 联华电子股份有限公司 并联的电容结构及其制作方法
WO2022047644A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. On-chip capacitor structures in semiconductor devices
US11776896B2 (en) * 2021-03-31 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor device and manufacturing method thereof
US12040353B2 (en) * 2021-08-27 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Multi-tier deep trench capacitor and methods of forming the same
CN117855197A (zh) * 2022-09-29 2024-04-09 长鑫存储技术有限公司 沟槽电容器封装结构及其制备方法、半导体结构
CN116018060B (zh) * 2023-03-27 2023-06-13 长鑫存储技术有限公司 半导体结构及其制备方法、封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164514A1 (en) * 2001-03-19 2003-09-04 Stamper Anthony K. Damascene capacitor having a recessed plate
US20120061798A1 (en) * 2010-09-14 2012-03-15 International Business Machines Corporation High capacitance trench capacitor
US20160204110A1 (en) * 2013-09-25 2016-07-14 Rajashree Baskaran Methods of forming buried vertical capacitors and structures formed thereby

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440819B1 (en) * 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
US6261895B1 (en) * 1999-01-04 2001-07-17 International Business Machines Corporation Polysilicon capacitor having large capacitance and low resistance and process for forming the capacitor
KR100323718B1 (ko) * 1999-12-23 2002-02-19 박종섭 반도체 소자의 제조방법
TW540154B (en) * 2001-06-04 2003-07-01 Promos Technologies Inc Deep trench capacitor structure and its manufacturing method
US7312131B2 (en) * 2004-11-30 2007-12-25 Promos Technologies Inc. Method for forming multilayer electrode capacitor
US20080160713A1 (en) * 2006-12-29 2008-07-03 Kangguo Cheng Simultaneously forming high-speed and low-power memory devices on a single substrate
US7719079B2 (en) * 2007-01-18 2010-05-18 International Business Machines Corporation Chip carrier substrate capacitor and method for fabrication thereof
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
US8722505B2 (en) * 2010-11-02 2014-05-13 National Semiconductor Corporation Semiconductor capacitor with large area plates and a small footprint that is formed with shadow masks and only two lithography steps
US8853048B2 (en) 2012-11-01 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Streamlined process for vertical semiconductor devices
US9472690B2 (en) 2012-11-01 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench capacitor manufactured by streamlined process
US9012296B2 (en) 2012-12-11 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned deep trench capacitor, and method for making the same
US9209190B2 (en) 2013-06-25 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench capacitor
KR102114340B1 (ko) * 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
US9159723B2 (en) * 2013-09-16 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
US10868107B2 (en) * 2017-06-20 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164514A1 (en) * 2001-03-19 2003-09-04 Stamper Anthony K. Damascene capacitor having a recessed plate
US20120061798A1 (en) * 2010-09-14 2012-03-15 International Business Machines Corporation High capacitance trench capacitor
US20160204110A1 (en) * 2013-09-25 2016-07-14 Rajashree Baskaran Methods of forming buried vertical capacitors and structures formed thereby

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