JP7355526B2 - 半導体装置 - Google Patents
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Description
このような回路では、回路内の寄生インダクタンスに起因して、ターンオフ時にスイッチング素子のソース-ドレイン電圧が急上昇して大きな損失が発生する場合がある。この種の損失は、ソース-ドレイン間に、キャパシタ(スナバ回路)を設けることによって低減することができる。
本発明の目的は、従来に比べてアクティブ領域に流れる電流の許容量の低減を抑制でき、かつ、ターンオフ時のノイズ発生を抑制することができる半導体装置を提供することである。
また、キャパシタ領域には、第2絶縁膜を挟んで対向する第2埋め込み電極および半導体層の一部によって構成されたキャパシタが形成されている。このキャパシタは、第1表面電極層と裏面電極層との間の電流経路に対して並列に接続されている。これにより、第1表面電極層と裏面電極層との間の電流経路のターンオフ時のノイズ発生を抑制することができる。
この構成によれば、半導体ウエハ上に本発明の一実施形態に係る半導体装置の素子構造を作製する際に、ウエハが反ることを抑制することができる。たとえば、第1トレンチおよび第2トレンチが、互いに同じ方向に延びるストライプ状である場合、半導体ウエハの表面全体に広がる絶縁膜(たとえば、前記半導体層の表面上の絶縁膜)を形成したときにウエハに反りが発生し易い。
本発明の一実施形態に係る半導体装置では、前記第1トレンチは、前記第2トレンチよりも広い幅を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記複数の第1トレンチのピッチP1は、前記複数の第2トレンチのピッチP2よりも広くてもよい。
この構成によれば、第2絶縁膜(第2部分)を挟んで対向する第2埋め込み電極と半導体層の一部との距離を短くできるので、キャパシタの容量を増やすことができる。
この構成によれば、第2埋め込み電極と第1導電型領域との距離が近くなるため、キャパシタの容量を増やすことができる。
図1は、本発明の一実施形態に係る半導体装置1を備える半導体パッケージ200の外観図である。
半導体パッケージ200は、半導体装置1と、リードフレーム2と、モールド樹脂3(図1では二点鎖線で示す)とを含む。
モールド樹脂3は、半導体装置1、ゲートワイヤ12、ソースワイヤ13、ならびにゲートリード8、ソースリード9およびドレインリード10の各根本部を覆うように形成されている。チップ支持部11の一方表面は、半導体装置1が搭載されてモールド樹脂3によって封止されたチップ搭載面である。チップ支持部11の他方表面は、モールド樹脂3から露出した放熱面とされていてもよい。また、チップ支持部11は、ソースリード9とは反対側の端部がモールド樹脂3から突出していてもよい。
半導体装置1は、たとえば図2に示すように、平面視正方形のチップ状である。チップ状の半導体装置1は、図2の紙面における上下左右方向の長さがそれぞれ数mm程度である。
アクティブ領域14は、ソース電極5で覆われた領域と定義してもよい。一方、非アクティブ領域15は、アクティブ領域14以外の領域、つまり、平面視においてソース電極5の外側の領域(ソース電極5で覆われていない領域)と定義してもよい。
アクティブ領域14において半導体装置1の表面には、ソース電極5が形成されている。ソース電極5は、平面視略四角形状であり、半導体装置1の表面のほぼ全域を覆うように形成されている。このソース電極5には、半導体装置1の1つの角部付近に除去領域18が形成されている。この除去領域18は、ソース電極5が形成されていない領域であり、ゲート電極4が配置された領域である。つまり、キャパシタ領域16にゲート電極4(パッド)が配置され、外周領域17には、ゲート電極4に連なるゲートフィンガー7が配置されている。
半導体装置1は、半導体基板22と、半導体基板22の表面にエピタキシャル成長させられたエピタキシャル層23とを有している。半導体基板22およびエピタキシャル層23は、半導体装置1の半導体活性領域を構成しており、本発明の半導体層の一例として定義されていてもよい。
アクティブ領域14において、エピタキシャル層23は、図3Aに示すように、半導体基板22に接するドリフト領域24と、ドリフト領域24上に積層されたチャネル領域25と、チャネル領域25上に積層されたソース領域26とを有している。各不純物領域24~26の導電型は、たとえば、ドリフト領域24がn-型であり、チャネル領域25がp型であり、ソース領域26がn+型であってもよい。
ゲートトレンチ27には、ゲート絶縁膜32の内側に、本発明の第1埋め込み電極の一例としてのポリシリコンゲート33が埋め込まれている。よって、ポリシリコンゲート33は、ゲートトレンチ27の側部30において、ゲート絶縁膜32を介してチャネル領域25に対向している。ポリシリコンゲート33にしきい値以上の制御電圧を与えると、チャネル領域25においてゲートトレンチ27の側部30(チャネル領域)の表面付近に反転層(チャネル)が形成される。このチャネルを介して、ソース領域26およびドリフト領域24の間が導通することになる。ポリシリコンゲート33に与えられる制御電圧がしきい値未満のときは、チャネルが形成されず、ソース領域26およびドリフト領域24の間は遮断状態となる。
コンタクトトレンチ35は、エピタキシャル層23の表面28から半導体基板22の裏面29に向かって形成され、チャネル領域25の厚さ方向途中部に底部を有している。よって、コンタクトトレンチ35の側部には少なくともソース領域26が露出し、コンタクトトレンチ35の底部にはチャネル領域25が露出している。なお、図3Aに示すように、コンタクトトレンチ35の側部(この実施形態では、側面)に、チャネル領域25の一部が露出していてもよい。
また、キャパシタ領域16では、図2に示すように、本発明の第2トレンチの一例としての複数のキャパシタトレンチ36が形成されている。
キャパシタトレンチ36は、平面視において互いに間隔を空けてストライプ状に配列されている。この実施形態では、キャパシタトレンチ36は、ゲートトレンチ27のストライプ方向(図2では、紙面上下方向)に直交する方向(図2では、紙面左右方向)に延びている。なお、図示はしないが、キャパシタトレンチ36は、ゲートトレンチ27のストライプ方向に対して、斜めに交差する方向に延びていてもよい。
キャパシタトレンチ36の側部37および底部38は、キャパシタトレンチ36の内面に側面および底面を区別する明確な境界がある場合、それぞれ、キャパシタトレンチ36の側面および底面と称してもよい。一方、キャパシタトレンチ36の内面に側面および底面を区別する明確な境界がない場合(たとえば、図3Bのように、キャパシタトレンチ36の底部38が断面視弧状である場合等)、少なくとも弧状の部分をキャパシタトレンチ36の底部38と称してもよい。
キャパシタトレンチ36には、容量膜41の内側に、本発明の第2埋め込み電極の一例としてのポリシリコン電極44が埋め込まれている。よって、ポリシリコン電極44は、キャパシタトレンチ36の側部37において、容量膜41を介してドリフト領域24に対向している。一方、ポリシリコン電極44は、キャパシタトレンチ36の底部38において、容量膜41を介して高濃度不純物領域40に対向している。なお、高濃度不純物領域40が形成されない場合、ポリシリコン電極44は、キャパシタトレンチ36の底部38において、容量膜41を介してドリフト領域24に対向していてもよい。
ポリシリコン電極44は、この実施形態では、キャパシタトレンチ36の底部38からエピタキシャル層23の表面28に向かって、エピタキシャル層23の厚さ方向途中部まで埋め込まれている。これにより、ポリシリコン電極44は、エピタキシャル層23の表面28よりも低い位置(表面28に対してキャパシタトレンチ36の底部38側の位置)に上面45を有している。
層間絶縁膜46には、図3Aに示すように、アクティブ領域14において、コンタクトトレンチ35に連なるコンタクトホール47が形成されている。これにより、コンタクトホール47には、コンタクトトレンチ35の内面からソース領域26およびチャネル領域25が臨んでいる。
コンタクトホール47,48には、それぞれ、コンタクトプラグ49,50が埋め込まれている。コンタクトプラグ49,50は、たとえば、タングステン(W)等の金属材料からなる。コンタクトプラグ50は、断面で図示されていないが、コンタクトプラグ49と同じ形態で層間絶縁膜46に埋め込まれている。
一方、ポリシリコンゲート33は、図示しない位置で、エピタキシャル層23の表面28上へと引き出され、ゲートフィンガー7に接続されている。これにより、ポリシリコンゲート33は、ゲートフィンガー7(ゲート電極4)と同電位となる。
図4A,4B~図10A,10Bは、図3Aおよび図3Bの半導体装置1の製造工程の一部を工程順に示す図である。
次に、図10Aおよび図10Bを参照して、たとえば、層間絶縁膜46が選択的にエッチングされることによって、コンタクトホール47およびコンタクトホール48(図2参照)が同時に形成される。次に、コンタクトホール47から露出するエピタキシャル層23が表面28からエッチングされることによって、コンタクトトレンチ35が形成される。
また、キャパシタ領域16には、容量膜41を挟んで対向するポリシリコン電極44および高濃度不純物領域40(ドリフト領域24)によって構成されたキャパシタ51が形成されている。このキャパシタ51は、ソース電極5とドレイン電極6との間(ソース-ドレイン間)の電流経路に対して並列に接続されている。これにより、ソース-ドレイン間の電流経路のターンオフ時のノイズ発生を抑制することができる。
次に、前述の半導体装置1の使用例を、図11および図12を参照して説明する。
図11は、半導体装置1が使用されたスイッチング動作回路であるDC/DCコンバータ61の電気回路図である。
キャパシタ74は、電源電圧ライン68とグランドライン69との間に接続されている。スイッチング素子70は、この実施形態では、nチャネル型MOSFET(前述の半導体装置1)で構成されていて、そのドレイン端子が電源電圧ライン68に接続され、そのソース端子がダイオード72のカソードに接続されている。ダイオード72のアノードは、グランドライン69に接続されている。ダイオード72は、ショットキバリアダイオードであってもよい。スイッチング素子70のゲート端子には、駆動回路71が接続されている。駆動回路71は、スイッチング素子70をスイッチングするための制御信号を供給するように構成されている。制御信号は、矩形波信号であってもよいし、正弦波信号であってもよい。
図12は、半導体装置1が使用されたスイッチング動作回路であるAC/DC電源回路81(いわゆるACアダプタ)の電気回路図である。
AC/DC電源回路81は、整流回路87と、平滑キャパシタ88と、高周波トランス89と、スイッチング素子90と、駆動回路91とを含む。交流電源86からの電力は、一対の給電ライン98を介して、ダイオードブリッジで構成された整流回路87の一対の入力端子に供給される。一方の給電ライン98には、ヒューズ99が介装されている。ヒューズ99と整流回路87との間には、ノイズフィルタ(入力ラインフィルタ)102が設けられている。この例では、ノイズフィルタ102は、バルントランス100と、給電ライン98の間に接続されたバイパスキャパシタ101とを含む。ヒューズ99とノイズフィルタ102の間において、給電ライン98間には、ノイズ吸収のための電気抵抗103が接続されている。
出力高電圧ライン108には、整流素子としてのダイオード93が介装されている。より具体的には、ダイオード93のアノードが2次側巻線89sに接続されており、そのカソードが出力端子84に接続されている。また、出力低電圧ライン109は出力端子85接続されている。出力高電圧ライン108と出力低電圧ライン109との間には、平滑用の電解キャパシタ94が接続されている。電解キャパシタ94の正極側端子は、ダイオード93と出力端子84との間において出力高電圧ライン108に接続されている。
スイッチング素子90がターンオンすると、高周波トランス89の1次側巻線89pに電流が流れ、その2次側巻線89sに誘導起電力が生じる。この誘導起電力は、ダイオード93に対して逆方向の電流を流そうとする向きの起電力であるため、高周波トランス89の2次側では電流が流れず、2次側巻線89sにエネルギーが蓄えられる。その後、スイッチング素子90がターンオフすると、ダイオード93に対して順方向の電流を流そうとする起電力が2次側巻線89sに生じ、ダイオード93が導通する。こうして、フライバック方式によって、高周波トランス89の1次側巻線89pから2次側巻線89sへとエネルギーが伝達され、1次側巻線89pおよび2次側巻線89sの巻数の比に応じて変圧された電圧が2次側巻線89sに生じる。この電圧が、ダイオード93によって整流され、かつ電解キャパシタ94によって平滑化されることにより、出力端子84,85には、予め定められたレベルの直流電圧が導出される。
たとえば、キャパシタトレンチ36は、ゲートトレンチ27のストライプ方向に交差する方向に延びている必要はなく、図13に示すように、ゲートトレンチ27のストライプ方向に平行な方向に延びていてもよい。
また、半導体装置1は、図15Aおよび図15Bに示すように、トレンチゲート型IGBTとして構成されていてもよい。この場合、n+型の半導体基板22、p型のチャネル領域25、n+型のソース領域26、ソース電極5およびドレイン電極6は、それぞれ、p+型のコレクタ領域53、p型のベース領域54、n+型のエミッタ領域55、エミッタ電極56およびコレクタ電極57であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
4 ゲート電極
5 ソース電極
6 ドレイン電極
14 アクティブ領域
15 非アクティブ領域
16 キャパシタ領域
22 半導体基板
23 エピタキシャル層
24 ドリフト領域
25 チャネル領域
26 ソース領域
27 ゲートトレンチ
28 (エピタキシャル層の)表面
29 (半導体基板の)裏面
30 (ゲートトレンチ)側部
31 (ゲートトレンチ)底部
32 ゲート絶縁膜
33 ポリシリコンゲート
36 キャパシタトレンチ
37 (キャパシタトレンチ)側部
38 (キャパシタトレンチ)底部
40 高濃度不純物領域
41 容量膜
42 (容量膜の)第1部分
43 (容量膜の)第2部分
44 ポリシリコン電極
46 層間絶縁膜
51 キャパシタ
53 コレクタ領域
54 ベース領域
55 エミッタ領域
56 エミッタ電極
57 コレクタ電極
70 スイッチング素子
90 スイッチング素子
Claims (9)
- 表面および裏面を有する半導体層と、
前記半導体層の前記表面上に形成された絶縁膜と、
前記絶縁膜上に形成され、互いに間隔を空けて配置された第1表面電極層および第2表面電極層と、
前記半導体層の裏面に形成された裏面電極層と、
前記半導体層の前記表面において前記第1表面電極層で覆われた領域に設定されたアクティブ領域と、
前記半導体層の前記表面において前記第2表面電極層で覆われた領域に設定されたキャパシタ領域と、
前記アクティブ領域に形成された第1トレンチと、
前記第1トレンチの内面に形成された第1絶縁膜と、
前記第1トレンチに埋め込まれ、前記第1表面電極層と前記裏面電極層との間に流れる電流のオン/オフを制御する第1埋め込み電極と、
前記キャパシタ領域に形成された第2トレンチと、
前記第2トレンチの内面に形成された第2絶縁膜と、
前記第2トレンチに埋め込まれ、前記第1表面電極層に電気的に接続された第2埋め込み電極とを含み、
複数の前記第1トレンチが、互いに間隔を空けてストライプ状に配列されており、
複数の前記第2トレンチが、互いに間隔を空けて、前記第1トレンチのストライプ方向に交差する方向に延びるストライプ状に配列されており、
前記第1トレンチは、前記第2トレンチよりも広い幅を有している、半導体装置。 - 前記第1トレンチのストライプ方向と前記第2トレンチのストライプ方向とが、互いに直交している、請求項1に記載の半導体装置。
- 前記複数の第1トレンチのピッチP1は、前記複数の第2トレンチのピッチP2よりも広い、請求項1または2に記載の半導体装置。
- 前記第2絶縁膜は、前記第2トレンチの側部に形成された第1部分と、前記第2トレンチの底部に形成された第2部分とを含み、
前記第2絶縁膜の前記第2部分は、前記第2絶縁膜の前記第1部分よりも小さな厚さを有している、請求項1~3のいずれか一項に記載の半導体装置。 - 前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第1トレンチに沿って順に形成された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドリフト領域を含み、
前記第1埋め込み電極は、ゲート電極を含み、
前記第1表面電極層は、前記絶縁膜を通って前記ソース領域および前記チャネル領域に電気的に接続されたソース電極を含み、
前記第2表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、
前記裏面電極層は、前記ドリフト領域に電気的に接続されたドレイン電極を含む、請求項1~4のいずれか一項に記載の半導体装置。 - 前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第1トレンチに沿って順に形成された第1導電型のエミッタ領域、第2導電型のベース領域および第1導電型のドリフト領域と、前記ドリフト領域に対して前記半導体層の前記裏面側に配置された第2導電型のコレクタ領域とを含み、
前記第1埋め込み電極は、ゲート電極を含み、
前記第1表面電極層は、前記絶縁膜を通って前記エミッタ領域および前記ベース領域に電気的に接続されたエミッタ電極を含み、
前記第2表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、
前記裏面電極層は、前記コレクタ領域に電気的に接続されたコレクタ電極を含む、請求項1~4のいずれか一項に記載の半導体装置。 - 前記第2トレンチの底部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型領域をさらに含む、請求項5または6に記載の半導体装置。
- 表面および裏面を有する半導体層と、
前記半導体層の前記表面上に形成された絶縁膜と、
前記絶縁膜上に形成され、互いに間隔を空けて配置された第1表面電極層および第2表面電極層と、
前記半導体層の裏面に形成された裏面電極層と、
前記半導体層の前記表面において前記第1表面電極層で覆われた領域に設定されたアクティブ領域と、
前記半導体層の前記表面において前記第2表面電極層で覆われた領域に設定されたキャパシタ領域と、
前記アクティブ領域に形成された第1トレンチと、
前記第1トレンチの内面に形成された第1絶縁膜と、
前記第1トレンチに埋め込まれ、前記第1表面電極層と前記裏面電極層との間に流れる電流のオン/オフを制御する第1埋め込み電極と、
前記キャパシタ領域に形成された第2トレンチと、
前記第2トレンチの内面に形成された第2絶縁膜と、
前記第2トレンチに埋め込まれ、前記第1表面電極層に電気的に接続された第2埋め込み電極とを含み、
前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第1トレンチに沿って順に形成された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドリフト領域を含み、
前記第1埋め込み電極は、ゲート電極を含み、
前記第1表面電極層は、前記絶縁膜を通って前記ソース領域および前記チャネル領域に電気的に接続されたソース電極を含み、
前記第2表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、
前記裏面電極層は、前記ドリフト領域に電気的に接続されたドレイン電極を含み、
前記第2トレンチの底部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型領域をさらに含む、半導体装置。 - 表面および裏面を有する半導体層と、
前記半導体層の前記表面上に形成された絶縁膜と、
前記絶縁膜上に形成され、互いに間隔を空けて配置された第1表面電極層および第2表面電極層と、
前記半導体層の裏面に形成された裏面電極層と、
前記半導体層の前記表面において前記第1表面電極層で覆われた領域に設定されたアクティブ領域と、
前記半導体層の前記表面において前記第2表面電極層で覆われた領域に設定されたキャパシタ領域と、
前記アクティブ領域に形成された第1トレンチと、
前記第1トレンチの内面に形成された第1絶縁膜と、
前記第1トレンチに埋め込まれ、前記第1表面電極層と前記裏面電極層との間に流れる電流のオン/オフを制御する第1埋め込み電極と、
前記キャパシタ領域に形成された第2トレンチと、
前記第2トレンチの内面に形成された第2絶縁膜と、
前記第2トレンチに埋め込まれ、前記第1表面電極層に電気的に接続された第2埋め込み電極とを含み、
前記半導体層は、前記半導体層の前記表面から前記裏面に向かう方向において、前記第1トレンチに沿って順に形成された第1導電型のエミッタ領域、第2導電型のベース領域および第1導電型のドリフト領域と、前記ドリフト領域に対して前記半導体層の前記裏面側に配置された第2導電型のコレクタ領域とを含み、
前記第1埋め込み電極は、ゲート電極を含み、
前記第1表面電極層は、前記絶縁膜を通って前記エミッタ領域および前記ベース領域に電気的に接続されたエミッタ電極を含み、
前記第2表面電極層は、前記ゲート電極に電気的に接続されたゲートパッドを含み、
前記裏面電極層は、前記コレクタ領域に電気的に接続されたコレクタ電極を含み、
前記第2トレンチの底部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型領域をさらに含む、半導体装置。
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