CN114823859A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN114823859A
CN114823859A CN202210574376.8A CN202210574376A CN114823859A CN 114823859 A CN114823859 A CN 114823859A CN 202210574376 A CN202210574376 A CN 202210574376A CN 114823859 A CN114823859 A CN 114823859A
Authority
CN
China
Prior art keywords
semiconductor device
semiconductor layer
region
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210574376.8A
Other languages
English (en)
Inventor
森诚悟
明田正俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN114823859A publication Critical patent/CN114823859A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32258—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明的半导体装置包括：半导体芯片，其具有半导体层、第一电极及第二电极，该半导体层具有管芯接合侧的第一面、与所述第一面相反一侧的第二面以及在与所述第一面和所述第二面交叉的方向上延伸的端面，该第一电极形成于所述第一面，在相比于所述端面向内侧偏离的位置具有周缘，该第二电极形成于所述第二面；管芯接合有所述半导体芯片的导电性基板；导电性分隔壁，其在所述导电性基板上支承所述半导体芯片，具有比所述第一电极小的平面面积；以及树脂封装，其至少将所述半导体芯片和所述导电性分隔壁密封。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，关于电力系统中所使用的高电压双向AC开关，已知有使用了MOSFET、IGBT的双向开关。双向开关例如被使用于矩阵转换器电路、中性点钳位。
通常如图23所示，双向开关101能够由两个晶体管102A、102B与两个二极管103A、103B的组合构成。在图23的结构中，两个晶体管102A、102B被串联连接，导通损失由两个晶体管102A、102B的总和决定，因此作为双向开关而言的接通损失存在改善的余地。
因此，近年来，提出了一种被称为逆阻型IGBT的、与正方向耐压同样地在反方向上也具有耐压的可靠性的设备。如图24所示，通过将逆阻型IGBT 104A、104B并联连接，能够构成能够通过单个元件计算导通损失的双向开关105。
例如，专利文献1的沟槽的内表面的金属膜作为与n型SiC层形成肖特基接合的肖特基电极发挥功能。在专利文献1的设备中，在漏极电极与源极电极之间施加了如漏极电极侧成为负的电位那样的逆电压的情况下，使该肖特基接合承担了反方向电压。
现有技术文献。
专利文献
专利文献1：日本特开2012-174831号公报。
发明内容
发明要解决的问题
在逆阻型设备中，例如存在构成半导体芯片的半导体层的半导体表面(半导体区域)在管芯接合侧的背面金属的外侧露出的情况。在该情况下，当在表面金属与背面金属之间施加表面侧为正的高电压时，在半导体层的管芯接合侧的端面附近产生与该表面侧成为相同电位的电位分布。
因此，当通过焊料等接合材料将半导体设备安装于导电性基板时，存在半导体层与导电性基板经由接合材料短路的风险。另外，即使将接合材料薄化来防止半导体层与导电性基板的接触，也存在半导体层与导电性基板或接合材料的距离短、在它们之间产生放电的风险。因此，不能说能够确保足以为了作为逆阻型设备来使用的耐压。
因此，本发明的目的是提供一种在将管芯接合侧的第一电极与导电性基板进行接合来安装时能够防止半导体层与导电性基板之间的短路的半导体装置。
用于解决问题的方案
本发明的一个实施例的半导体装置包括：半导体芯片，其具有半导体层、第一电极以及第二电极，该半导体层具有管芯接合侧的第一面、与所述第一面相反一侧的第二面以及在与所述第一面和所述第二面交叉的方向上延伸的端面，该第一电极形成于所述第一面，在相比于所述端面向内侧偏离的位置具有周缘，该第二电极形成于所述第二面；管芯接合有所述半导体芯片的导电性基板；导电性分隔壁，其在所述导电性基板上支承所述半导体芯片，具有比所述第一电极小的平面面积；以及树脂封装，其至少将所述半导体芯片和所述导电性分隔壁密封。
根据该结构，即使在第一电极与第二电极之间施加了反方向电压时在接合侧的半导体表面(半导体区域)产生高的电位分布，也由于存在导电性分隔壁，而能够取得该电位分布与导电性基板的绝缘距离。其结果，能够防止半导体层与导电性基板之间的放电。
另外，导电性分隔壁具有比半导体芯片的第一电极小的平面面积。因而，在半导体芯片与导电性分隔壁接合时，只要以适合于导电性分隔壁的顶面的面积的量准备接合材料，就能够防止在接合后多余的接合材料在水平方向上过度扩展而与半导体层接触。其结果，还能够防止半导体层与导电性分隔壁经由接合材料而短路。
在本发明的一个实施例的半导体装置中，也可以为，所述导电性分隔壁包括在所述导电性基板上与所述导电性基板一体地形成的柱状分隔壁。
在本发明的一个实施例的半导体装置中，也可以为，所述柱状分隔壁被形成为具有相对于所述导电性基板的表面垂直的侧面的长方体形状。
在本发明的一个实施例的半导体装置中，也可以为，所述柱状分隔壁被形成为具有相对于所述导电性基板的表面倾斜的锥形侧面的形状。
在本发明的一个实施例的半导体装置中，也可以为，所述柱状分隔壁被形成为具有由向该柱状分隔壁的内部凹的曲面构成的侧面的形状。
在本发明的一个实施例的半导体装置中，也可以为，所述导电性分隔壁经由第二接合材料来与所述导电性基板接合。
在本发明的一个实施例的半导体装置中，也可以为，所述导电性分隔壁和所述导电性基板由互不相同的材料形成。
本发明的一个实施例的半导体装置也可以包括：半导体芯片，其具有半导体层、第一电极以及第二电极，该半导体层具有管芯接合侧的第一面、与所述第一面相反一侧的第二面以及在与所述第一面和所述第二面交叉的方向上延伸的端面，该第一电极形成于所述第一面，在相比于所述端面向内侧偏离的位置具有周缘，该第二电极形成于所述第二面；管芯接合有所述半导体芯片的导电性基板；选择性地使所述导电性基板的一部分突出而形成的中空的导电性分隔壁，具有比所述第一电极小的平面面积；以及树脂封装，其至少将所述半导体芯片和所述导电性分隔壁密封。
在本发明的一个实施例的半导体装置中，也可以为，所述半导体芯片在所述第一面侧的所述半导体层的表面部具有：与所述第一电极电连接的第一导电型的第一杂质区域；和与所述第一电极相比在更外侧露出的第二导电型的第二杂质区域，所述第二杂质区域具有在所述第一电极与所述第二电极之间施加了反方向电压时成为与所述第二电极相同的电位的部分。
在本发明的一个实施例的半导体装置中，也可以为，包括设置于所述导电性分隔壁与所述半导体芯片的所述第一电极之间的接合材料，该接合材料从所述导电性分隔壁溢出的部分收容于所述第一电极的内侧。
本发明的一个实施例的半导体装置也可以为还包括保护绝缘膜，该保护绝缘膜被形成为至少与所述第一电极的周缘部相接，将从所述第一电极的周缘起直到所述半导体层的端面为止进行覆盖。
在本发明的一个实施例的半导体装置中，也可以为，所述树脂封装的一部分进入到了所述半导体芯片的与所述导电性分隔壁相比更外侧的部分与所述导电性基板之间的空间，在将所述半导体装置的耐压设为VB1(V)、将所述树脂封装的每单位长度的耐压设为VB2(V/mm)、将所述半导体芯片与所述导电性基板的高度距离设为H时，所述高度H超过VB1/VB2。
在本发明的一个实施例的半导体装置中，也可以为，所述树脂封装的一部分进入到了所述半导体芯片的与所述导电性分隔壁相比更外侧的部分与所述导电性基板之间的空间，在将所述半导体装置的耐压设为VB1(V)、将所述树脂封装的每单位长度的耐压设为VB2(V/mm)、将所述导电性分隔壁的周面与所述第二杂质区域的周面的距离设为L时，所述距离L为超过VB1/VB2的大小。
在本发明的一个实施例的半导体装置中，也可以为，所述导电性分隔壁由Cu或含Cu的合金、或者对表面镀Cu后的金属构成。
在本发明的一个实施例的半导体装置中，也可以为，所述导电性基板包括配置有所述半导体芯片的岛状部以及从所述岛状部延伸的端子部。
在本发明的一个实施例的半导体装置中，也可以为，所述半导体芯片在所述半导体层的表面部具有：形成有多个晶体管的活性区域；和以包围所述活性区域的方式形成有保护元件的外周区域。
在本发明的一个实施例的半导体装置中，也可以为，所述半导体层是宽带隙型的半导体层。
本发明的一个实施例的电力变换装置，使用所述半导体装置作为双向开关电路。
附图说明
图1是本发明的一个实施例的半导体装置的示意性的顶视图。
图2是本发明的一个实施例的半导体装置的示意性的底视图。
图3是本发明的一个实施例的半导体装置的示意性的截面图。
图4A是表示图3的半导体装置的制造工序的一部分的图。
图4B是表示继图4A之后的工序的图。
图4C是表示继图4B之后的工序的图。
图4D是表示继图4C之后的工序的图。
图4E是表示继图4D之后的工序的图。
图4F是表示继图4E之后的工序的图。
图4G是表示继图4F之后的工序的图。
图4H是表示继图4G之后的工序的图。
图5A是为了表示反方向泄漏特性的效果所使用的半导体装置的示意性的截面图。
图5B是为了表示反方向泄漏特性的效果所使用的半导体装置的示意性的截面图。
图5C是为了表示反方向泄漏特性的效果所使用的半导体装置的示意性的截面图。
图6是表示图5A~图5C的半导体装置的反方向泄漏特性的线图。
图7是表示图5C的半导体装置的正方向Id-Vd特性的线图。
图8是表示图5C的半导体装置的正方向肖特基特性的线图。
图9是表示图5C的半导体装置的耐压特性的线图。
图10是使用了逆阻型SiC-MISFET的双向开关的电路图。
图11是表示图3的背面终端结构的其它方式的图。
图12是表示图3的背面终端结构的其它方式的图。
图13是具备场阻止层的半导体装置的示意性的截面图。
图14是具备场阻止层的半导体装置的示意性的截面图。
图15是用于对在肖特基界面形成的电场缓和区域进行说明的图。
图16是用于对在肖特基界面形成的电场缓和区域进行说明的图。
图17是用于对背面终端结构的平面图案的变化进行说明的图。
图18是用于对背面终端结构的平面图案的变化进行说明的图。
图19是用于对背面终端结构的平面图案的变化进行说明的图。
图20是表示背面终端结构与电场缓和区域的组合图案的一例的图。
图21是表示背面终端结构与电场缓和区域的组合图案的一例的图。
图22是表示背面终端结构与电场缓和区域的组合图案的一例的图。
图23是以往的将MOSFET串联连接所构成的双向开关的电路图。
图24是使用了逆阻型IGBT的双向开关的电路图。
图25是用于对在将半导体装置安装于金属基板时可能产生的短路问题进行说明的图。
图26是用于对在将半导体装置安装于金属基板时可能产生的短路问题进行说明的图。
图27是本发明的其它实施例的半导体装置的示意性的截面图。
图28A是表示图27的半导体装置的制造工序的一部分的图。
图28B是表示继图28A之后的工序的图。
图28C是表示继图28B之后的工序的图。
图28D是表示继图28C之后的工序的图。
图28E是表示继图28D之后的工序的图。
图28F是表示继图28E之后的工序的图。
图29是表示图27的保护绝缘膜的其它方式的图。
图30是表示图27的保护绝缘膜的其它方式的图。
图31是用于对图27的半导体装置的元件结构的变化进行说明的图。
图32是用于对图27的半导体装置的元件结构的变化进行说明的图。
图33是用于对图27的半导体装置的元件结构的变化进行说明的图。
图34是用于对图27的半导体装置的元件结构的变化进行说明的图。
图35是用于对在将半导体装置安装于金属基板时可能产生的短路问题进行说明的图。
图36是用于对在将半导体装置安装于金属基板时可能产生的短路问题进行说明的图。
图37是用于对在将半导体装置安装于金属基板时可能产生的放电问题进行说明的图。
图38是本发明的其它实施例的半导体装置的示意性的立体图。
图39是图38的半导体装置的一部分的截面图。
图40是用于对图38和图39的分隔壁的变化进行说明的图。
图41是用于对图38和图39的分隔壁的变化进行说明的图。
图42是用于对图38和图39的分隔壁的变化进行说明的图。
图43是用于对图38和图39的分隔壁的变化进行说明的图。
图44是表示图38和图39的半导体芯片的变形例的图。
图45是表示图38和图39的半导体芯片的变形例的图。
具体实施方式
以下，参照添附附图详细地说明本发明的实施例。
图1和图2分别是本发明的一个实施例的半导体装置1的顶视图和底视图。
半导体装置1在其表面3侧具有源极电极18和栅极焊盘47，在背面4侧具有漏极电极24。
源极电极18大体呈四边形状地形成在表面3的大致整个区域内，在相比于半导体装置1的端面5向内侧偏离的位置具有周缘48。在周缘48设置有保护环等表面终端结构，在后述的记载中还会进行说明。由此，在半导体装置1的表面3，半导体区域49在源极电极18的周围露出。在该实施例中，包围源极电极18的半导体区域49露出。在源极电极18的一个角部，与源极电极18隔开间隔地设置有栅极焊盘47。
漏极电极24大体呈四边形状地形成在表面3的大致整个区域内，在相比于半导体装置1的端面5向内侧偏离的位置具有周缘25，在后述的记载中还会进行说明。由此，在半导体装置1的背面4，半导体区域26在漏极电极24的周围露出。在该实施例中，包围漏极电极24的半导体区域26露出。
图3是本发明的一个实施例的半导体装置1的示意性的截面图。
半导体装置1包括由n-型的SiC构成的半导体层2。半导体层2具有表面3和与表面3相反一侧的背面4以及在与表面3交叉的方向上延伸的(在图3中为在垂直方向上延伸的)端面5。表面3可以为SiC的Si面，背面4可以为SiC的C面。
半导体层2具有10μm~100μm的厚度。另外，半导体层2具有整体大致均匀的杂质浓度，例如具有1×1014cm-3~1×1017cm-3的杂质浓度。在此，具有大致均匀的杂质浓度是指，半导体层2在其背面部(例如，从背面4起沿厚度方向直到一定的距离为止的区域)不具有比较高的杂质浓度的n型部分(例如，n+型部分)。
半导体装置1包括设定于其周缘部(端面5附近的部分)的外周区域6和被该外周区域6包围的活性区域7。
在活性区域7中，在半导体层2的表面部形成有MIS晶体管结构8。MIS晶体管结构8包括p型体区9、n+型源极区域10、栅极绝缘膜11、栅极电极12以及p+型体接触区域13。
更具体地说，在半导体层2的表面部形成有多个p型体区9。各p型体区9在活性区域7中形成了电流流动的最小单位(单位单元)。n+型源极区域10以在半导体层2的表面3露出的方式形成于各p型体区9的内侧区域。在p型体区9中，n+型源极区域10的外侧的区域(包围n+型源极区域10的区域)定义为沟道区域14。栅极电极12横跨相邻的单位单元，经由栅极绝缘膜11而与沟道区域14相向。p+型体接触区域13贯通n+型源极区域10而与p型体区9电连接。
关于MIS晶体管结构8的各部分追加说明。p型体区9的杂质浓度例如为1×1016cm-3~1×1019cm-3，n+型源极区域10的杂质浓度例如为1×1019cm-3~1×1021cm-3，p+型体接触区域13的杂质浓度例如为1×1019cm-3~1×1021cm-3。栅极绝缘膜11例如由氧化硅(SiO2)构成，其厚度为20nm~100nm。栅极电极12例如由多晶硅构成。
关于半导体层2，与MIS晶体管结构8相对而在背面4侧的n-型的区域成为n-型漂移区域15，在半导体层2的背面4露出。
在半导体层2上形成有横跨活性区域7和外周区域6两方的层间绝缘膜16。层间绝缘膜16例如由氧化硅(SiO2)构成，其厚度为0.5μm~3.0μm。在层间绝缘膜16形成有使各单位单元的n+型源极区域10和p+型体接触区域13露出的接触孔17。
在层间绝缘膜16上形成有源极电极18。源极电极18进入各接触孔17，与n+型源极区域10和p+型体接触区域13进行了欧姆接触。源极电极18从活性区域7延伸至外周区域6，在外周区域6中具有上升到层间绝缘膜16上面的叠加部19。
在外周区域6中，在半导体层2的表面部形成有表面终端结构20。表面终端结构20可以由多个部分构成，该多个部分包括至少一个与源极电极18的周缘部(与半导体层2之间的接合部的周缘部)重叠的部分。在图3中，包括最内侧的RESURF层21(RESURF：ReducedSurface Field(降低表面电场))以及包围RESURF层21的多个保护环层22。RESURF层21横跨层间绝缘膜16的开口23的内外而形成，在开口23内部与源极电极18的周缘部接触。多个保护环层22彼此隔开间隔地形成。另外，表面终端结构20也可以由p型的杂质区域构成。
在半导体层2的背面4形成有漏极电极24。漏极电极24是多个单位单元的共通的电极。漏极电极24由能够与半导体层2形成肖特基接合的金属(例如，Ti/Al的层叠结构等)构成。具体地说，漏极电极24中的与半导体层2接触的层(例如Ti层)只要能够与半导体层2形成肖特基接合即可。
另外，漏极电极24被形成为在相比于半导体层2的端面5向内侧偏离的位置具有周缘25。由此，在半导体层2的背面4，半导体区域26在漏极电极24的周围露出。在该实施例中，包围漏极电极24的半导体区域26露出(参照图17~图22)。漏极电极24的周缘部隔着半导体层2而与源极电极18的周缘部相向。更具体地说，漏极电极24从活性区域7延伸至外周区域6，并具有在外周区域6内配置于表面终端结构20(在该实施例中，为RESURF层21)的正下方的周缘部。另外，漏极电极24可以如图3所示那样以与源极电极18相同的大小形成。
在外周区域6内，在半导体层2的背面部形成有背面终端结构27。背面终端结构27具有：与漏极电极24的周缘25相比更内侧的内侧周缘28；以及与漏极电极24的周缘25相比更外侧且相比于半导体层2的端面5向内侧偏离的位置的外侧周缘29。在该实施例中，背面终端结构27的形成范围与表面终端结构20大致相同。因而，在俯视观察时，背面终端结构27的外侧周缘29可以与最外侧的保护环层22的外侧周缘30一致。
背面终端结构27可以是与n-型漂移区域15相比具有更高的阻抗的高阻抗区域，也可以是p型的杂质区域。在高阻抗区域的情况下，背面终端结构27可以具有1×1014cm-3~1×1021cm-3的晶体缺陷浓度。另一方面，在p型的杂质区域的情况下，背面终端结构27也可以具有1×1016cm-3~1×1019cm-3的杂质浓度。
接着，参照图4A~图4H对半导体装置1的制造方法进行说明。
图4A~图4H是按工序的顺序表示图3的半导体装置1的制造工序的图。此外，在图4A~图4H中，仅说明半导体装置1的制造方法的要点，因此相比于图3的结构省略地示出了半导体装置1的结构。
在制造半导体装置1时，如图4A所示，首先，在由n+型SiC(例如，杂质浓度为1×1018cm-3~1×1020cm-3)构成的基底基板31(晶片)上通过外延生长来形成相比于基底基板31而言低浓度的半导体层2。基底基板31的厚度例如可以为250μm~450μm。接着，利用公知的半导体制造技术来在半导体层2的表面部形成前述的MIS晶体管结构8。之后，形成层间绝缘膜16(未图示)和源极电极18。
接着，如图4B所示，通过去除基底基板31，使半导体层2的背面4整体露出。该工序例如也可以在通过从背面4侧起的磨削来大致完全地去除基底基板31之后，通过研磨(例如CMP)进行精加工。在研磨工序中，也可以使磨削后露出的半导体层2进一步薄化。具体地说，也可以通过背面磨削来去除350μm厚度的基底基板31，之后将50μm厚度的半导体层2研磨直到成为40μm厚度为止。最终通过实施研磨工序，能够使露出的半导体层2的背面4的表面状态平滑，因此能够使漏极电极24良好地进行肖特基接合。
接着，如图4C所示，在半导体层2的背面4形成选择性地具有开口32的抗蚀剂膜33，经由该抗蚀剂膜33向半导体层2的背面4注入p型杂质(例如铝(Al))离子。此时，可以以透过半导体层2而能够看到的表面3侧的图案为基准进行形成抗蚀剂膜33的图案时的对准(背面对准)。例如，只要以透过半导体层2所看到的源极电极18为基准来以与该源极电极18重叠的方式在抗蚀剂膜33形成开口32即可。之后，通过进行激光退火，使p型杂质活性化来形成背面终端结构27。
此外，在将背面终端结构27形成为高阻抗区域的情况下，只要在形成抗蚀剂膜33之后照射硼离子(B)、p型杂质离子、质子或电子射线后，通过激光退火或500℃以下的热处理来使背面终端结构27改质为与半导体层2相比具有高的阻抗的高阻抗区域即可。通过采用激光退火、500℃以下的热处理，能够保护在半导体层2的表面3侧已经形成的MIS晶体管结构8。例如，能够防止源极电极18熔融。
接着，如图4D所示，去除抗蚀剂膜33。
接着，如图4E所示，例如通过溅射法来在半导体层2的背面4整体形成金属膜34(例如，Ti/Al)。
接着，如图4F所示，在金属膜34上形成选择性地覆盖要形成漏极电极24的区域的抗蚀剂膜35。
接着，如图4G所示，通过经由抗蚀剂膜35的蚀刻来选择性地去除金属膜34。由此，形成漏极电极24。通过以源极电极18为基准进行形成抗蚀剂膜35的图案时的对准，能够如图3所示那样以相同的大小形成漏极电极24与源极电极18。在形成漏极电极24之后去除抗蚀剂膜35。
接着，如图4H所示，沿着在从漏极电极24的周缘25偏离的位置设定的切割线36来切断半导体层2。由此，能够得到单片化的半导体装置1。
根据以上的方法，与如专利文献1中所公开的那样的利用蚀刻的沟槽形成不同，能够通过去除基底基板31来简单地使半导体层2中的肖特基接合面(背面4)露出。而且，针对该肖特基接合面，通过以期望的大小形成漏极电极24，从而能够设定肖特基接合面积。例如，如图4E~图4G所示那样在半导体层2的背面4整体形成金属膜34，通过对该金属膜34进行图案化，从而能够简单地得到期望大小的漏极电极24。
接着，对本实施例的半导体装置1的效果进行说明。
图5A~图5C是为了表示反方向泄漏特性的效果而使用的半导体装置A、B、C的示意性的截面图。
首先，图5A~图5C中的图5C的半导体装置C是具有与前述的图3中所示的半导体装置1相同的结构的半导体装置。另一方面，在图5A的半导体装置A中，在半导体层2的背面4留下了由n+型SiC构成的基底基板31，漏极电极24与该基底基板31进行了欧姆接触。在图5B的半导体装置B中，没有基底基板31且半导体层2的背面4整体露出、漏极电极24与该半导体层2形成了肖特基接合的点与图5C的半导体装置C相同，但是漏极电极24被形成为到达半导体层2的端面5为止，另外不具有背面终端结构27。此外，在图5B、图5C中，38表示反方向电压施加时的耗尽层。
而且，表示这些半导体装置A、B、C的反方向泄漏特性的是图6。
基于图6，在图5A和图5B的结构中，在源极—漏极间施加了反方向电压时，反方向泄漏电流流动。在图5A的结构中，认为电流经由MIS晶体管结构8的体二极管向背面欧姆(漏极电极24)流动。
另外，在图5B的结构中，认为通过漏极电极24的肖特基势垒阻止了体二极管电流，但是在半导体层2的端面5的缺陷区域37(切割时的缺陷)生成电子·空穴对，并通过从肖特基界面(背面4)起延伸至端面5的耗尽层38的电场使电流进行漂移而流动。
与此相对地，在图5C的结构中可知，在反方向电压达到-3kV左右之前几乎没有泄漏电流流动，在施加了-3kV时发生穿通。这是因为：通过漏极电极24的肖特基势垒阻止体二极管电流并且以与漏极电极24的周缘部重叠的方式形成了背面终端结构27；防止了在施加反方向电压时耗尽层38到达直至半导体层2的端面5(芯片端面5)。由此，即使通过切割而在半导体层2的端面5存在缺陷区域37，也能够防止在该缺陷区域37内流动由于电子·空穴对的生成所致的泄漏电流。因而，在图5C的半导体装置C中，能够发现至少3kV左右的反方向耐压。
关于图5C的半导体装置C，还测定了正方向特性。作为测定样本的半导体装置C具有40μm厚度的半导体层2(芯片尺寸1.6mm□)，其活性区域7的面积为1.3mm2。图7是表示图5C的半导体装置C的正方向Id-Vd特性的线图。图8是表示图5C的半导体装置C的正方向肖特基特性的线图。
基于图7，能够确认出随着将栅极电压Vgs逐步地提高为0.5V、10V、15V以及20V而漏极电流良好地流动。另外，基于图8可知，在漏极电极24与半导体层2的肖特基界面处，理想因子为1.04，示出了良好的正方向肖特基特性。
基于以上的结果，当将图5C的半导体装置C的耐压特性汇总时如图9那样。也就是说，通过采用本实施例的半导体装置1的结构，如图9所示那样能够使反方向(漏极—源极电压负侧)和正方向(漏极—源极电压正侧)两方均在达到3kV左右之前不发生穿通，从而达成3kV以上的耐压。
这样，本实施例的半导体装置1能够达成3kV以上的双向耐压，因此如图10所示那样通过将两个半导体装置1并联连接能够作为双向开关39良好地使用。具体地说，在图10所示的耐压时的状态中，对上侧的晶体管1A(左→右)和下侧的晶体管1B(右→左)施加反方向电压，对下侧的晶体管1B(左→右)和上侧的晶体管1A(右→左)施加正方向电压，但是通过双向均充分的耐压特性能够防止晶体管的两端导通。
进一步地，在通电时，能够利用上侧或下侧的晶体管1A、1B的单个元件来计算导通损失，因此还能够将接通损失抑制得低。而且，通过将双向开关39的晶体管1A、1B设为MISFET的结构，从而与使用IGBT的情况相比还能够实现高速·低消耗电力的双向开关。
接着，一边参照图一边说明本实施例的半导体装置1的变形例。
<背面终端结构27的变化>
图11和图12是表示图3的背面终端结构27的其它方式的图。
如图11所示，背面终端结构27可以由多个部分构成，该多个部分包括至少一个与漏极电极24的周缘部重叠的部分。在图11中，包括最内侧的RESURF层40(RESURF：ReducedSurface Field(降低表面电场))以及包围RESURF层40的多个保护环层41。RESURF层40横跨漏极电极24的内外而形成，与漏极电极24的周缘部接触。多个保护环层41彼此隔开间隔地形成。RESURF层40和保护环层41可以分别与表面终端结构20的RESURF层21和保护环层22一对一地彼此相向。
另外，如图12所示，背面终端结构27在是前述的高阻抗区域的情况下，可以形成为从漏极电极24的周缘部起到达半导体层2的端面5。也就是说，背面终端结构27的外侧周缘29也可以与半导体层2的端面5一致。
<防止穿通的结构>
图13和图14是具备场阻止层42、43的半导体装置1的示意性的截面图。
通过形成场阻止层42、43，能够防止在源极—漏极间施加了电压时从低电压侧起延伸的耗尽层到达直至高电压侧的导电图案(例如，MIS晶体管结构8)。由此，能够防止因穿通现象所致的泄漏电流。
该场阻止层42、43只要是形成于半导体层2的表面3侧和背面4侧的至少一方并与n-型漂移区域15相比具有更高的杂质浓度的n型的场阻止层即可。在图13和图14中，示出了表面侧场阻止层42和背面侧场阻止层43两方。
场阻止层42、43也可以例如如图13所示那样配置于与半导体层2的表面3或背面4偏离的深度位置。
具体地说，表面侧场阻止层42可以配置于从p型体区9向背面4侧偏离的MIS晶体管结构8的下方。
另一方面，背面侧场阻止层43可以配置于从背面终端结构27向表面3侧偏离的上方。
另外，场阻止层42、43也可以如图14所示那样形成为到达半导体层2的表面3或背面4。
具体地说，表面侧场阻止层42也可以以与p型体区9和表面终端结构20相接的方式形成于从表面3起直到一定的深度位置为止的区域的整体。在该情况下，表面侧场阻止层42的深度可以比p型体区9深(图14的实线A)，也可以设定于p型体区9的中途(图14的虚线A´)。也就是说，在后者的情况下，p型体区9选择性地从表面侧场阻止层42向背面4侧露出。
另一方面，背面侧场阻止层43也可以以与背面终端结构27相接的方式形成于从背面4起直到一定的深度位置为止的区域的整体。在该情况下，背面侧场阻止层43的深度可以比背面终端结构27深(图14的实线B)，也可以设定于背面终端结构27的中途(图14的虚线B´)。也就是说，在后者的情况下，背面终端结构27选择性地从背面侧场阻止层43向表面3侧露出。
另外，场阻止层42、43的杂质浓度可以具有在半导体层2的深度方向上均匀的分布，也可以具有在规定的深度位置具有峰值的分布。在杂质浓度存在峰值的情况下，只要该峰值的浓度高于n-型漂移区域15的浓度即可。
此外，图13和图14的场阻止层42、43也可以适当地组合。例如，也可以将表面侧场阻止层42配置于从半导体层2的表面3偏离的位置，另一方面，将背面侧场阻止层43形成为到达半导体层2的背面4。
<背面肖特基泄漏的降低>
图15和图16是用于对在肖特基界面形成的电场缓和区域44进行说明的图。图15和图16相当于图3的由虚线包围的区域A的放大图。
即，半导体装置1也可以包括电场缓和区域44，该电场缓和区域44在与背面终端结构27相比更内侧的区域内形成于半导体层2的背面部，并与漏极电极24相接。
通过形成电场缓和区域44，能够缓和n-型漂移区域15与漏极电极24之间的肖特基界面的电场。由此，使用功函数比较小的金属作为漏极电极24也能够降低反方向泄漏电流，因此能够通过使用该金属来确保低的接通阻抗。更详细地说，虽然也能够牺牲低的接通阻抗来谋求反方向泄漏电流的降低，但是在这样的结构中由于能够通过电场缓和区域44来降低反方向泄漏电流，因此与在没有电场缓和区域44的情况下使用的金属相比能够使用更低功函数的金属来谋求低接通阻抗化。
而且，电场缓和区域44与前述的背面终端结构27同样地可以是与n-型漂移区域15相比具有高的阻抗的高阻抗区域，也可以是p型的杂质区域。在高阻抗区域的情况下，背面终端结构27可以具有1×1014cm-3~1×1021cm-3的晶体缺陷浓度。另一方面，在p型的杂质区域的情况下，背面终端结构27也可以具有1×1016cm-3~1×1019cm-3的杂质浓度。通过使电场缓和区域44与背面终端结构27为相同的结构，从而能够利用同一工序(例如图4C的工序)一起形成电场缓和区域44和背面终端结构27。
另外，如图15所示，在半导体层2的背面4在与背面终端结构27相比更内侧的区域内具有大致均匀的平坦部45的情况下，电场缓和区域44可以形成于该平坦部45。
如图16所示，在半导体层2的背面4在与背面终端结构27相比更内侧的区域内选择性地具有沟槽46的情况下，电场缓和区域44也可以沿着该沟槽46的内表面形成于n-型漂移区域15内。在该情况下，漏极电极24也可以被嵌入于沟槽46，在沟槽46内与电场缓和区域44连接。
<背面终端结构27和电场缓和区域44的平面图案>
图17~图19是用于对背面终端结构27的平面图案的变化进行说明的图。图20~图22是表示背面终端结构27与电场缓和区域44的组合图案的一例的图。
首先，如图17所示，背面终端结构27也可以被形成为包围活性区域7的环状。
另外，在由图11那样的多个层构成背面终端结构27的情况下，背面终端结构27也可以如图18所示那样是RESURF层40和保护环层41呈同心圆状扩散的环状。
另外，如图19所示，背面终端结构27在是前述的高阻抗区域的情况下，也可以是从漏极电极24的周缘部到达半导体层2的端面5的环状。该结构相当于图12所示的结构。
而且，能够针对上述所示的背面终端结构27的各平面图案组合各种图案的电场缓和区域44。在图20~图22中，作为一例表示了与图17的背面终端结构27的组合。
例如如图20所示，在俯视观察时，电场缓和区域44可以离散地配置于由背面终端结构27包围的活性区域7内。在图20中，在从背面终端结构27偏离的区域中呈矩阵状地排列。
另外，如图21所示，在俯视观察时，电场缓和区域44也可以呈条纹状地配置于由背面终端结构27包围的活性区域7内。条纹状的电场缓和区域44可以如图21所示那样将两端部与背面终端结构27连接，也可以使至少一方的端部与背面终端结构27偏离。另外，条纹方向不需要如图21所示那样与半导体层2的端面5平行，例如也可以在与半导体层2的端面5交叉的方向(箭头D的方向)上延伸。
另外，如图22所示，在俯视观察时，电场缓和区域44也可以呈格子状地配置于由背面终端结构27包围的活性区域7内。格子状的电场缓和区域44可以如图22所示那样将各端部与背面终端结构27连接，也可以使至少一个端部与背面终端结构27偏离。
在图20~图22中所示的电场缓和区域44的图案当然也能够与图18和图19所示的背面终端结构27的图案进行组合。
图25和图26是用于对在将半导体装置1安装于金属基板50时可能产生的短路的问题进行说明的图。此外，金属基板50也可以包括如后述的漏极端子77的岛状部80(图38、图39)那样在安装时支承半导体装置1的构件。
在如图10所示那样将半导体装置1作为双向开关39使用并向一方的晶体管施加了正方向电压时，向另一方的晶体管施加反方向电压。例如在图10的左上方的“通电时·左→右”的情况下，向晶体管1B施加正方向电压，另一方面，向晶体管1A施加反方向电压。也就是说，如图25所示，在晶体管1A(图25的半导体装置1)的源极电极18与漏极电极24之间施加源极侧为正的高电压(例如1000V)。
此时，如果是如图5C所示那样的半导体装置1的结构，则能防止耗尽层38到达直至半导体层2的端面5(芯片端面5)。但是，其结果，如图25所示那样在耗尽层38的端部与芯片端面5之间的区域经由半导体层2产生与表面侧成为相同电位(例如1000V)的电位分布。
因此，如图26所示，当将漏极电极24侧作为接合侧来通过焊料等接合材料51将半导体装置1安装于金属基板50时，存在半导体层2与金属基板50经由接合材料51短路的风险。
因此，图27的半导体装置52具有保护绝缘膜53，该保护绝缘膜53被形成为与漏极电极24的周缘部相接，并覆盖从漏极电极24的周缘25起到半导体层2的端面5为止的半导体区域26。
在该实施例中，保护绝缘膜53具有层叠有从半导体层2的背面4起依次层叠的第一膜54和第二膜55的结构。
第一膜54被夹持于漏极电极24的周缘部与半导体层2之间地配置，第二膜55具有上升至漏极电极24的周缘部的叠加部56。如图27所示那样，关于叠加部56，其内侧周缘57可以配置于与第一膜54的内侧周缘58相比更内侧处，进一步地内侧周缘57可以配置于与背面终端结构27的内侧周缘28相比更内侧处。
保护绝缘膜53能够由各种绝缘材料构成。作为能够使用的材料，例如能列举SiO2、SiN、聚酰亚胺等。这些材料之中，优选将SiO2或SiN使用于第一膜54，将聚酰亚胺使用于第二膜55。将SiO2和SiN形成于漏极电极24等金属膜上时的成膜性与聚酰亚胺等树脂膜相比并不好，因此通过将它们使用为第一膜54，能够提高保护绝缘膜53的粘着性。
另外，保护绝缘膜53可以以半导体层2的背面4为基准并具有满足下述式(1)的厚度t。该厚度t是从保护绝缘膜53的芯片端面5到漏极电极24的周缘25为止的部分(半导体区域26上的部分)的厚度。在如图27那样保护绝缘膜53是第一膜54和第二膜55的层叠膜的情况下，可以是第一膜54和第二膜55的厚度之和。
Figure 419515DEST_PATH_IMAGE001
(在式(1)中，V表示在源极电极18与漏极电极24之间反方向施加的电压)。
例如，在保护绝缘膜53为SiO2的情况下，源极—漏极间的施加电压V与保护绝缘膜53的厚度t的关系也可以如下面那样。
施加电压V=650V：厚度t>2.2μm
施加电压V=1200V：厚度t>4.0μm
施加电压V=1700V：厚度t>5.7μm
施加电压V=3000V：厚度t>10.0μm。
而且，根据该半导体装置52，从向金属基板50的接合侧的漏极电极24的周缘25起到半导体层2的端面5为止的半导体区域26被保护绝缘膜53覆盖。由此，在将漏极电极24与金属基板50进行接合来安装时，能够防止半导体层2的半导体区域26与接合材料51和金属基板50的接触，因此能够防止半导体层2与金属基板50之间的短路。
接着，参照图28A~图28F对半导体装置52的制造方法进行说明。
图28A~图28F是按工序的顺序表示图27的半导体装置52的制造工序的图。此外，在图28A~图28F中，仅说明半导体装置52的制造方法的要点，因此相比于图27的结构省略地示出了半导体装置52的结构。
在制造半导体装置52时，如图28A所示，首先，在由n+型SiC(例如，杂质浓度为1×1018cm-3~1×1020cm-3)构成的基底基板31(晶片)上通过外延生长来形成相比于基底基板31而言低浓度的半导体层2。接着，通过公知的半导体制造技术来在半导体层2的表面部形成前述的MIS晶体管结构8。之后，形成层间绝缘膜16和源极电极18。
接着，如图28B所示，通过去除基底基板31来使半导体层2的背面4整体露出。
接着，如图28C所示，在半导体层2的背面4形成选择性地具有开口的抗蚀剂膜(未图示)，经由该抗蚀剂膜向半导体层2的背面4注入p型杂质(例如铝(Al))离子。之后，通过进行激光退火，使p型杂质活性化来形成背面终端结构27。
接着，如图28D所示，例如通过CVD法来在半导体层2的背面4整体形成SiO2、SiN等绝缘膜，通过选择性地进行蚀刻来形成第一膜54。
接着，如图28E所示，例如通过溅射法来在半导体层2的背面4整体形成金属膜，通过选择性地进行蚀刻来形成漏极电极24。
接着，如图28F所示，在半导体层2的背面4整体涂布聚酰亚胺等树脂膜，通过选择性的曝光·显影进行图案形成，由此形成第二膜55。由此，形成由第一膜54和第二膜55构成的保护绝缘膜53。
之后，沿着在从漏极电极24的周缘25偏离的位置设定的切割线(未图示)来切断半导体层2。由此，能够得到单片化的半导体装置52。
<保护绝缘膜53的变化>
图29和图30是表示图27的保护绝缘膜53的其它方式的图。
保护绝缘膜53可以如图29所示那样是前述的第一膜54的单层膜，也可以如图30所示那样是前述的第二膜55的单层膜。在图30的情况下，保护绝缘膜53(第二膜55)被形成为与从漏极电极24的周缘25起到半导体层2的端面5为止的半导体区域26相接。
<元件结构的变化>
图31~图34是用于对图27的半导体装置52的元件结构的变化进行说明的图。在图31~图34中，对与图27的结构要素相同的要素附加相同的参照标记，并省略其说明。
在图27中，作为元件结构，半导体装置52在半导体层2的表面部具有MIS晶体管结构8，但是也可以例如如图31所示那样在半导体层2的表面部具有IGBT结构59。作为与MIS晶体管结构8不同的结构，IGBT结构59也可以代替p型体区9而包括p型基极区域60，代替n+型源极区域10而包括n+型发射极区域61，代替p+型体接触区域13而包括p+型基极接触区域62，代替源极电极18而包括发射极电极63，代替漏极电极24而包括集电极电极64。
在半导体层2的背面部形成有p型集电极区域65。集电极电极64与p型集电极区域65进行了欧姆接触。另外，背面终端结构27被形成为一部分与p型集电极区域65重叠。
另外，半导体装置52也可以例如如图32所示那样在半导体层2的表面部具有JFET结构66。作为与MIS晶体管结构8不同的结构，JFET结构66代替栅极绝缘膜11而包括p型栅极区域67。
另外，半导体装置52也可以例如如图33所示那样被构成为在半导体层2的表面3侧和背面4侧两方的表面部形成有MIS晶体管结构8的MIS型双向开关。在该情况下，漏极电极24作为背面4侧的MIS晶体管结构8的源极电极发挥功能。也就是说，成为在向表面3侧和背面4侧中的一方的MIS晶体管结构8施加了正方向电压时向另一方的MIS晶体管结构8施加反方向电压。这样的MIS型双向开关例如能够通过将在表面侧形成有MIS晶体管结构8的半导体晶片的背面彼此粘贴来制作。
进一步地，半导体装置52也可以例如如图34所示那样被构成为在半导体层2的表面3侧和背面4侧两方的表面部形成有JFET结构66的JFET型双向开关。另外，半导体装置52也可以是未图示的沟槽栅极型的MIS晶体管结构或IGBT。
<能够防止半导体层与金属基板之间的短路的其它实施例>
在图27~图34中，示出了能够防止半导体层与金属基板之间的短路的实施例的一例，但是该效果也能够利用其它实施例来发现。
也就是说，如图35所示，在半导体层2的一部分在背面金属68(例如，图27的漏极电极24)的外侧作为半导体区域26而露出的结构中，当在表面金属69与背面金属68之间施加表面侧为正的高电压(例如1000V)时，在耗尽层38的端部与芯片端面5之间的区域经由半导体层2而产生成为与表面侧相同的电位(例如1000V)的电位分布。
因此，如图36所示，当将背面金属68侧作为接合侧来通过焊料等接合材料51将半导体装置安装于金属基板50时，存在半导体层2与金属基板50经由接合材料51而短路的风险。另外，如图37所示，即使使接合材料51薄化来防止半导体层2与金属基板50的接触，也存在半导体层2与金属基板50或接合材料51的距离短而在它们之间产生放电的风险。因此，如果没有形成上述那样的保护绝缘膜53，则不能说将晶体管作为逆阻型设备使用时的耐压高。
因此，作为解决这种问题的其它方式，能够提出例如如图38和图39所示的方式。
图38是本发明的其它实施例的半导体封装71的示意性的立体图。图39是图38的半导体封装71的一部分的截面图。在图38和图39中，对与图1~图37的结构要素相同的要素附加相同的参照标记，并省略其说明。另外，在图38中，为了清晰化，而以透视的方式示出了树脂封装75的内部。
作为本发明的半导体装置的一例的半导体封装71包括半导体芯片72、基板端子73、分隔壁74以及树脂封装75。
半导体芯片72可以是与图1~图3所示的半导体装置1相同的结构。也就是说，半导体芯片72在接合侧的表面(在半导体芯片72中，漏极侧的背面4)具有背面终端结构27等杂质区域图案76。此外，作为半导体芯片72的元件结构，不限于MIS晶体管结构8，也可以是IGBT结构59(图31)、JFET结构66(图32)、两面为MIS晶体管结构(图33)、两面为JFET结构66(图34)。
基板端子73例如是由Cu等金属材料构成的板(金属基板)，包括漏极端子77、源极端子78以及栅极端子79。
漏极端子77包括俯视观察时为四边形状的岛状部80和从岛状部80的一边延伸的直线状的端子部81。源极端子78和栅极端子79形成为与漏极端子77的端子部81平行的直线状，以从宽度方向两侧夹持中央的漏极端子77(端子部81)的方式分别被配置于纸面右侧和纸面左侧。
岛状部80是用于支承半导体芯片72的部件，具有比半导体芯片72大的面积。由此，岛状部80具有包围半导体芯片72的外周部88，该外周部88是在半导体芯片72的安装状态(图38和图39的状态)下与半导体芯片72相比更外侧的部分。
分隔壁74例如由Cu等金属材料(Cu、含Cu的合金、或对表面镀Cu后的金属等)构成，在岛状部80上被设置为与岛状部80成一体。岛状部80与分隔壁74的一体结构例如能够通过准备金属基板并与分隔壁74的形状相一致地对该金属基板进行蚀刻、加工来进行制作。
在该实施例中，分隔壁74被形成为具有相对于岛状部80的表面垂直的侧面(周面83)的长方体形状，具有比半导体芯片72的背面金属(漏极电极24)小的平面面积。分隔壁74以其整体收容于半导体芯片72的内侧区域的方式配置于半导体芯片72与岛状部80之间。而且，半导体芯片72通过设置于分隔壁74的顶面的接合材料82(焊料、银浆等)来与分隔壁74接合。由此，半导体芯片72经由平面面积比漏极电极24小的柱状的分隔壁74而以相比于分隔壁74的周面83更外侧的半导体区域26悬浮的状态被支承于岛状部80。因而，在半导体芯片72的半导体区域26与岛状部80之间形成有具有与分隔壁74的高度大致同等的高度H的空间84，树脂封装75的材料进入到该空间84。
在此，优选的是，考虑半导体芯片72被要求的耐压来设计分隔壁74的尺寸(宽度和高度)。当对图38和图39的半导体芯片72施加高的反方向电压时，岛状部80、分隔壁74、接合材料82以及漏极电极24全成为相同的电位0V。此时，由于半导体区域26成为高电位(例如1000V)，因此必须考虑来自半导体区域26的垂直方向和水平方向的耐压。关于垂直方向，是成为高电位的半导体区域26与岛状部80的距离(空间84的高度H)，关于水平方向，是该半导体区域26与接合材料82的距离L。
例如，在被要求1000V的反方向耐压的半导体芯片72中，在树脂封装75的树脂材料(例如，环氧树脂等)的耐压在每1mm时为10kV~30kV的情况下，以高度H和距离L成为超过100μm的大小的方式设计分隔壁74的尺寸即可。
半导体芯片72的漏极电极24经由分隔壁74而与岛状部80电连接。另一方面，半导体芯片72的源极电极18和栅极焊盘47分别经由接合布线85、86而与源极端子78和栅极端子79电连接。
树脂封装75以漏极端子77的端子部81、源极端子78以及栅极端子79各自的一部分露出的方式将半导体芯片72等密封。
如以上那样，在该半导体封装71中，即使在施加反方向电压时在接合侧的半导体区域26产生了高的电位分布(例如1000V)，也由于存在分隔壁74从而能够取得该电位分布与岛状部80的绝缘距离。其结果，能够防止半导体层2与岛状部80之间的放电。
另外，分隔壁74具有比半导体芯片72的背面金属(漏极电极24)小的平面面积。因而，在半导体芯片72与分隔壁74接合时，只要以适合于分隔壁74的顶面的面积的量准备接合材料82，就能够防止在接合后多余的接合材料82在水平方向上过度扩展而与半导体层2接触。其结果，也能够防止半导体层2与分隔壁74经由接合材料82而短路。
此外，分隔壁74不限于如上述那样与岛状部80成为一体的长方体形状，也可以是其它的形状。
例如如图40所示，长方体形状的分隔壁74也可以与岛状部80相独立地形成，经由焊料等接合材料87来与岛状部80接合。在该情况下，具有能够利用不同的材料制作分隔壁74和岛状部80的优点，但是由于接合材料87所使用的焊料的热阻抗不低，因此从有效地散热的观点来看的话，将分隔壁74与岛状部80一体地构成的方式较好。
另外，如图41所示，分隔壁74的周面83可以是相对于岛状部80的表面倾斜的面。例如，分隔壁74也可以具有如向着其顶部而直径变窄那样呈锥形状的周面83。
另外，如图42所示，分隔壁74的周面83也可以是向分隔壁74的内侧凹的凹面。这样的凹状的周面83例如能够通过利用各向同性的湿法蚀刻制作分隔壁74来形成。
另外，分隔壁74只要是能够取得岛状部80与半导体层2的距离的部件即可，也可以如图38~图42所示那样在岛状部80上不被形成为柱状(块状)。例如如图43所示，分隔壁74也可以是选择性地使岛状部80的一部分突出而形成的中空的凸部。这样的中空的分隔壁74例如能够通过对构成漏极端子77的金属基板进行冲压加工等来形成。
另外，在图39中，半导体芯片72与图1同样地在接合侧的相反侧(在图39中为半导体层2的表面3侧)也形成了杂质区域图案(MIS晶体管结构8、表面终端结构20等)。但是，也可以例如如图44所示的二极管的倒装芯片接合方式那样在接合侧的相反侧不形成该杂质区域图案。作为一例，也可以为，在半导体层2的接合侧形成了p+型阳极区域89的图案，另一方面，关于接合侧的相反侧，其整体为n+型阴极区域90。在该情况下，也可以在半导体层2的表面3的整个面形成与n+型阴极区域90相接的阴极电极91，选择性地在半导体层2的背面4的一部分形成与p+型阳极区域89相接的阳极电极92。
进一步地，如图45所示，也可以在半导体芯片72中通过在图27等中所示的保护绝缘膜53来覆盖半导体区域26。由此，能够进一步提高半导体芯片72的反方向耐压。
以上对本发明的实施例进行了说明，但是本发明也能够利用前述的方式以外的方式进行实施。
例如，在前述的实施例中，仅示出了半导体层2由SiC构成的情况，但是半导体层2的材料也可以是GaN等被称为宽带隙型的其它材料，半导体层2还可以是Si。另外，如果将本发明的实施例的半导体装置使用为电源装置的双向开关，则成为能容易地得到提高了耐压的可靠性的、接通损失小的电源装置。
除此之外，还能够在权利要求书所记载的事项的范围内实施各种设计变更。
此外，作为所述“发明要解决的问题”，能够提出以下问题。
例如，在专利文献1的结构中，为了在n型SiC层的背面形成肖特基接合，必须通过蚀刻在p+型SiC基板形成沟槽。很难通过蚀刻来精细地控制沟槽的深度，存在沟槽未到达直至n型SiC层、或者对n型SiC进行了过蚀刻的风险。另外，由于蚀刻不只在基板的厚度方向进行而是在横向方向上也进行蚀刻，因此关于基板的平面方向，也难以形成具有按照设计的宽度的沟槽。
因此，本发明的第二目的是提供一种通过漂移区域与漏极电极的肖特基接合从而能够发现良好的反方向耐压并且能够良好精度地形成该肖特基接合的SiC半导体装置及其制造方法。
本发明的第三目的是提供一种通过在施加反方向电压时形成的电位势垒从而能够在第一电极与第二电极之间发现良好的反方向耐压且进一步地在将第一电极与金属基板进行接合来安装时能够防止半导体层与金属基板之间的短路的半导体装置。
为了达到上述第二和第三目的，能够从前述的实施例提取下述的特征。
例如，一种半导体装置，包括：半导体层，其具有表面和在与该表面交叉的方向上延伸的端面；第二导电型的体区，其形成于所述半导体层的表面部；第一导电型的源极区域，其形成于所述体区的表面部；第一导电型的漂移区域，其被形成为在所述半导体层的背面露出，通过所述体区而从所述源极区域偏离；栅极电极，其隔着绝缘膜而与所述体区相向；漏极电极，其在所述半导体层的背面与所述漂移区域进行肖特基接合，在相比于所述半导体层的端面向内侧偏离的位置具有周缘；以及背面终端结构，其形成于所述半导体层的背面部，被配置为与所述漏极电极的周缘部重叠。
该半导体装置例如能够通过下述的半导体装置的制造方法得到。该半导体装置的制造方法包括以下工序：在包括第一导电型的半导体层的半导体晶片中，在该半导体层的表面部形成晶体管结构；在所述半导体层的背面的周边部选择性地形成用于使所述晶体管提高反方向耐压的背面终端结构；在所述半导体层的背面，以背面电极的周缘部的至少一部分与所述背面终端结构重叠的方式选择性地形成该背面电极，以使所述背面电极与所述半导体层进行肖特基接合；以及沿着在从所述背面电极的周缘偏离的位置设定的切割线切断所述半导体层。
根据该方法，针对半导体层中的肖特基接合面(背面)，通过以期望的大小形成背面电极，从而能够设定肖特基接合面积。例如，通过在半导体层的背面整体形成电极膜并对该电极膜进行图案化，从而能够简单地得到期望大小的背面电极。
而且，在所得到的半导体装置中，例如在源极—漏极间施加了反方向电压时，能够通过该肖特基接合的肖特基势垒来阻止经由基于体区与漂移区域的pn接合的体二极管而在半导体层的内部沿厚度方向流动的电流。进一步地，由于将背面终端结构形成为与漏极电极(背面电极)的周缘部重叠，因此能够防止在施加反方向电压时耗尽层到达直至半导体层的端面(芯片端面)。由此，即使通过切割而在半导体层的端面存在缺陷区域，也能够防止在该缺陷区域中流动由于电子·空穴对的生成所致的泄漏电流。其结果，所述半导体装置能够确保良好的反方向耐压，因此能够良好地使用为双向开关用的逆阻型MISFET。
在所述半导体装置中，也可以为，所述背面终端结构包括与所述漂移区域相比具有高的阻抗的第一高阻抗区域。在该情况下，也可以为，所述半导体层为SiC，所述第一高阻抗区域具有1×1014cm-3~1×1021cm-3的晶体缺陷浓度。
在所述半导体装置中，也可以为，所述背面终端结构包括第二导电型的第一杂质区域。在该情况下，也可以为，所述半导体层为SiC，所述第一杂质区域具有1×1016cm-3~1×1019cm-3的杂质浓度。
在所述半导体装置中，也可以为，所述背面终端结构具有与所述漏极电极的周缘相比更内侧的内侧周缘以及与所述漏极电极的周缘相比更外侧且相比于所述半导体层的端面向内侧偏离的位置的外侧周缘。
在所述半导体装置中，也可以为，所述外侧周缘的距所述半导体层的端面的距离是在所述背面终端结构中产生的耗尽层不到达所述半导体层的端面的距离。
在所述半导体装置中，也可以为，所述背面终端结构的外侧周缘被配置在相比于所述背面终端结构中所产生的耗尽层进行扩展的范围更靠所述漏极电极的位置。
在所述半导体装置中，也可以为，所述背面终端结构由多个部分构成，该多个部分包括至少一个与所述漏极电极的周缘部重叠的部分。
在所述半导体装置中，也可以为，所述背面终端结构是与所述漂移区域相比具有高的阻抗的高阻抗区域，被形成为到达所述半导体层的端面。
也可以为，所述半导体装置包括第一导电型的场阻止层，该第一导电型的场阻止层形成于所述半导体层的表面侧和背面侧中的至少一方，具有比所述漂移区域高的杂质浓度。在该情况下，所述场阻止层也可以被配置于从所述半导体层的表面或背面起偏离的深度位置，还可以被形成为到达所述半导体层的表面或背面。
根据该结构，能够防止在源极—漏极间施加了电压时从低电压侧起延伸的耗尽层到达直至高电压侧的导电图案(例如，MIS晶体管结构)。由此，能够防止穿通现象所致的泄漏电流。
也可以为，所述半导体装置包括电场缓和区域，该电场缓和区域在与所述背面终端结构相比更内侧的区域中形成于所述半导体层的背面部，与所述漏极电极相接。
根据该结构，能够缓和漂移区域与漏极电极之间的肖特基界面的电场。由此，即使使用功函数比较小的金属作为漏极电极，也能够降低反方向泄漏电流，因此能够通过使用该金属来确保低的接通阻抗。
在所述半导体装置中，也可以为，所述电场缓和区域包括与所述漂移区域相比具有高的阻抗的第二高阻抗区域。在该情况下，也可以为，所述第二高阻抗区域具有1×1014cm-3~1×1021cm-3的晶体缺陷浓度。
在所述半导体装置中，也可以为，所述电场缓和区域包括第二导电型的第二杂质区域。在该情况下，也可以为，所述第二杂质区域具有1×1016cm-3~1×1019cm-3的杂质浓度。
在所述半导体装置中，也可以为，在与所述背面终端结构相比更内侧的区域中，所述半导体层的背面具有大致均匀的平坦部，所述电场缓和区域形成于该平坦部。
在所述半导体装置中，也可以为，在与所述背面终端结构相比更内侧的区域中，在所述半导体层的背面选择性地形成有沟槽，所述电场缓和区域沿着该沟槽的内表面形成于所述漂移区域内。
在所述半导体装置中，在俯视观察时，所述电场缓和区域可以被离散地配置，在俯视观察时，所述电场缓和区域也可以被呈条纹状地配置，在俯视观察时，所述电场缓和区域还可以被呈格子状地配置。
所述半导体装置也可以为还包括：源极电极，其形成于所述半导体层的表面侧，与所述源极区域连接；以及表面终端结构，其以至少一部分与所述源极电极重叠的方式配置于所述源极电极的周缘部。
另外，在所述半导体装置的制造方法中，形成所述背面终端结构的工序包括以下工序：在向所述半导体层的背面照射了第二杂质离子、质子或电子射线之后，通过激光退火或500℃以下的热处理来使所述背面终端结构改质为与所述半导体层相比具有高的阻抗的高阻抗区域，其中所述背面终端结构的一端也可以与所述切断后的面形成为同一平面。
在所述半导体装置的制造方法中，形成所述背面终端结构的工序包括以下工序：在向所述半导体层的背面注入了第二杂质离子之后，通过激光退火使所述背面终端结构活性化，来使所述背面终端结构改质为第二导电型的第一杂质区域，也可以为所述背面终端结构的一端与在对所述半导体装置施加了反方向的电压时所产生的耗尽层相比成为更近于所述背面电极侧的长度。
所述半导体装置的制造方法也可以为还包括以下工序：形成一部分与所述背面电极的周缘叠加的保护绝缘层。
另外，其它方式所涉及的半导体装置包括：半导体层，其具有管芯接合侧的第一面、与所述第一面相反一侧的第二面以及在与所述第一面和所述第二面交叉的方向上延伸的端面，形成有活性区域和包围所述活性区域的外周区域；第一电极，其形成于所述半导体层的第一面，在相比于所述半导体层的端面向内侧偏离的位置具有周缘；第一终端结构，其形成于所述半导体层的第一面侧的表面部，被配置为与所述第一电极的周缘部重叠；第二电极，其形成于所述半导体层的第二面，在相比于所述半导体层的端面向内侧偏离的位置具有周缘；以及保护绝缘膜，其被形成为至少与所述第一电极的周缘部相接，覆盖从所述第一电极的周缘起直到所述半导体层的端面为止的所述半导体层的半导体表面，其中，在所述第一电极与所述第二电极之间施加了反方向电压时，通过在所述第一面和所述第二面中的一方形成的电位势垒来降低在所述第一电极与所述第二电极之间在反方向上流动的电流。
根据该结构，能够在第一电极—第二电极间施加了反方向电压时，通过在第一面和第二面中的一方形成的电位势垒来阻止在半导体层的内部沿厚度方向流动的电流。进一步地，由于在半导体层的第一面和第二面这两个面形成有终端结构，因此能够防止在施加反方向电压时耗尽层到达直至半导体层的端面(芯片端面)。由此，即使通过切割而在半导体层的端面存在缺陷区域，也能够防止在该缺陷区域中流动由于电子·空穴对的生成所致的泄漏电流。其结果，所述半导体装置由于能够确保良好的反方向耐压，因此能够良好地作为双向开关用的逆阻型设备来使用。
进一步地，利用保护绝缘膜覆盖从接合侧的第一电极的周缘起到半导体层的端面为止的半导体层的半导体表面。由此，在将第一电极与金属基板进行接合来安装时，能够防止半导体层的半导体表面与金属基板的接触，因此能够防止半导体层与金属基板之间的短路。
所述其它方式所涉及的半导体装置也可以为还包括第二终端结构，该第二终端结构形成于所述半导体层的第二面侧的表面部，被配置为与所述第二电极的周缘部重叠。
在所述其它方式所涉及的半导体装置中，也可以为，所述第一电极的周缘部与所述保护绝缘膜的一部分叠加。
在所述其它方式所涉及的半导体装置中，也可以为，所述保护绝缘膜具有包括第一膜和第二膜的层叠结构，该第一膜由所述第一电极的周缘部与所述半导体层所夹持，该第二膜形成于所述第一膜上，与所述第一电极的周缘部叠加。
在所述其它方式所涉及的半导体装置中，也可以为，所述第一膜由SiO2或SiN构成，所述第二膜由聚酰亚胺构成。
在所述其它方式所涉及的半导体装置中，也可以为，所述保护绝缘膜以所述半导体表面为基准而具有满足下述式(1)的厚度t。
Figure 798413DEST_PATH_IMAGE002
(在式(1)中，V表示在所述第一电极与所述第二电极之间施加的电压)。
在所述其它方式所涉及的半导体装置中，也可以为，包括在所述半导体层的第二面侧的表面部形成的MISFET结构，所述第一电极在所述半导体层的第一面中与所述半导体层进行肖特基接合。
在所述其它方式所涉及的半导体装置中，也可以为，包括在所述半导体层的第二面侧的表面部形成的IGBT结构。
在所述其它方式所涉及的半导体装置中，也可以为，包括在所述半导体层的第二面侧的表面部形成的JFET结构，所述第一电极在所述半导体层的第一面中与所述半导体层进行肖特基接合。
在所述其它方式所涉及的半导体装置中，也可以为，包括在所述半导体层的第一面侧和第二面侧这两方的表面部形成的MISFET结构。
在所述其它方式所涉及的半导体装置中，也可以为，包括在所述半导体层的第一面侧和第二面侧这两方的表面部形成的JFET结构。
在所述其它方式所涉及的半导体装置中，也可以为，所述半导体层由Si、SiC、GaN中的任一个构成。
本申请对应在2015年12月11日向日本专利局提交的特愿2015-242486号、在2016年6月10日向日本专利局提交的特愿2016-116466号以及在2016年6月22日向日本专利局提交的特愿2016-123817号，这些申请的所有公开设为被通过引用并入于此的部分。
附图标记说明
1：半导体装置；2：半导体层；3：(半导体层的)表面；4：(半导体层的)背面；5：(半导体层的)端面；8：MIS晶体管结构；9：p型体区；10：n+型源极区域；11：栅极绝缘膜；12：栅极电极；15：n-型漂移区域；18：源极电极；20：表面终端结构；24：漏极电极；25：(漏极电极的)周缘；27：背面终端结构；28：内侧周缘；29：外侧周缘；31：基底基板；34：金属膜；36：切割线；40：RESURF层；41：保护环层；42：表面侧场阻止层；43：背面侧场阻止层；44：电场缓和区域；45：平坦部；46：沟槽；50：金属基板；51：接合材料；52：半导体装置；53：保护绝缘膜；54：第一膜；55：第二膜；56：叠加部；57：内侧周缘；58：内侧周缘；59：IGBT结构；66：JFET结构；71：半导体封装；72：半导体芯片；73：基板端子；74：分隔壁；75：树脂封装；76：杂质区域图案；77：漏极端子；78：源极端子；79：栅极端子；80：岛状部；81：端子部；82：接合材料；83：周面；84：空间；85：接合布线；86：接合布线；87：接合材料；88：外周部；89：p+型阳极区域；90：n+型阴极区域；91：阴极电极；92：阳极电极。

Claims (35)

1.一种MISFET型结构的半导体装置，包括：
半导体层，其具有表面和在与该表面交叉的方向上延伸的端面；
第二导电型的体区，其形成于所述半导体层的表面部；
第一导电型的源极区域，其形成于所述体区的表面部；
第一导电型的漂移区域，其被形成为在所述半导体层的背面露出，通过所述体区而从所述源极区域偏离；
栅极电极，其隔着绝缘膜而与所述体区相向；
漏极电极，其在所述半导体层的背面中与所述漂移区域进行肖特基接合，在相比于所述半导体层的端面向内侧偏离的位置具有周缘；以及
背面终端结构，其形成于所述半导体层的背面部，被配置为与所述漏极电极的周缘部重叠。
2.根据权利要求1所述的半导体装置，
所述背面终端结构包括与所述漂移区域相比具有高的阻抗的第一高阻抗区域。
3.根据权利要求2所述的半导体装置，
所述半导体层为SiC，所述第一高阻抗区域具有1×1014cm-3~1×1021cm-3的晶体缺陷浓度。
4.根据权利要求1所述的半导体装置，
所述背面终端结构包括第二导电型的第一杂质区域。
5.根据权利要求4所述的半导体装置，
所述半导体层为SiC，所述第一杂质区域具有1×1016cm-3~1×1019cm-3的杂质浓度。
6.根据权利要求1～5中的任一项所述的半导体装置，
所述背面终端结构具有与所述漏极电极的周缘相比更内侧的内侧周缘以及与所述漏极电极的周缘相比更外侧且相比于所述半导体层的端面向内侧偏离的位置的外侧周缘。
7.根据权利要求6所述的半导体装置，
所述外侧周缘的距所述半导体层的端面的距离为所述背面终端结构中所产生的耗尽层不到达所述半导体层的端面的距离。
8.根据权利要求6所述的半导体装置，
所述背面终端结构的外侧周缘被配置在相比于所述背面终端结构中所产生的耗尽层进行扩展的范围更靠所述漏极电极的位置。
9.根据权利要求1~5、7中的任一项所述的半导体装置，
所述背面终端结构由多个部分构成，该多个部分包括至少一个与所述漏极电极的周缘部重叠的部分。
10.根据权利要求2或3所述的半导体装置，
所述背面终端结构被形成为到达所述半导体层的端面。
11.根据权利要求1~5、7、8中的任一项所述的半导体装置，
包括第一导电型的场阻止层，该第一导电型的场阻止层形成于所述半导体层的表面侧和背面侧中的至少一方，具有比所述漂移区域高的杂质浓度。
12.根据权利要求11所述的半导体装置，
所述场阻止层被配置于从所述半导体层的表面或背面偏离的深度位置。
13.根据权利要求11所述的半导体装置，
所述场阻止层被形成为到达所述半导体层的表面或背面。
14.根据权利要求1～5、7、8、12、13中的任一项所述的半导体装置，
包括电场缓和区域，该电场缓和区域在与所述背面终端结构相比更内侧的区域中形成于所述半导体层的背面部，与所述漏极电极相接。
15.根据权利要求14所述的半导体装置，
所述电场缓和区域包括与所述漂移区域相比具有高的阻抗的第二高阻抗区域。
16.根据权利要求15所述的半导体装置，
所述第二高阻抗区域具有1×1014cm-3~1×1021cm-3的晶体缺陷浓度。
17.根据权利要求14所述的半导体装置，
所述电场缓和区域包括第二导电型的第二杂质区域。
18.根据权利要求17所述的半导体装置，
所述第二杂质区域具有1×1016cm-3~1×1019cm-3的杂质浓度。
19.根据权利要求14所述的半导体装置，
在与所述背面终端结构相比更内侧的区域中，所述半导体层的背面具有大致均匀的平坦部，
所述电场缓和区域形成于该平坦部。
20.根据权利要求14所述的半导体装置，
在与所述背面终端结构相比更内侧的区域中，在所述半导体层的背面选择性地形成有沟槽，
所述电场缓和区域沿着该沟槽的内表面形成于所述漂移区域内。
21.根据权利要求1～5、7、8、12、13、15～20中的任一项所述的半导体装置，还包括：
源极电极，其形成于所述半导体层的表面侧，与所述源极区域连接；以及
表面终端结构，其以至少一部分与所述源极电极重叠的方式配置于所述源极电极的周缘部。
22.一种半导体装置，包括：
半导体层，其具有管芯接合侧的第一面、与所述第一面相反一侧的第二面以及在与所述第一面和所述第二面交叉的方向上延伸的端面，形成有活性区域和包围所述活性区域的外周区域；
第一电极，其形成于所述半导体层的第一面，在相比于所述半导体层的端面向内侧偏离的位置具有周缘；
第一终端结构，其形成于所述半导体层的第一面侧的表面部，被配置为与所述第一电极的周缘部重叠；
第二电极，其形成于所述半导体层的第二面，在相比于所述半导体层的端面向内侧偏离的位置具有周缘；以及
保护绝缘膜，其被形成为至少与所述第一电极的周缘部相接，覆盖从所述第一电极的周缘起直到所述半导体层的端面为止的所述半导体层的半导体表面，
其中，降低在所述第一电极与所述第二电极之间施加了反方向电压时在所述第一电极与所述第二电极之间在反方向上流动的电流。
23.根据权利要求22所述的半导体装置，
还包括第二终端结构，该第二终端结构形成于所述半导体层的第二面侧的表面部，被配置为与所述第二电极的周缘部重叠。
24.根据权利要求22或23所述的半导体装置，
所述第一电极的周缘部与所述保护绝缘膜的一部分叠加。
25.根据权利要求22或23所述的半导体装置，
所述保护绝缘膜具有包括第一膜和第二膜的层叠结构，该第一膜由所述第一电极的周缘部与所述半导体层所夹持，该第二膜形成于所述第一膜上，与所述第一电极的周缘部叠加。
26.根据权利要求25所述的半导体装置，
所述第一膜由SiO2或SiN构成，所述第二膜由聚酰亚胺构成。
27.根据权利要求22、23、26中的任一项所述的半导体装置，
所述保护绝缘膜以所述半导体表面为基准而具有满足下述式(1)的厚度t，
Figure 583218DEST_PATH_IMAGE001
(在式(1)中，V表示在所述第一电极与所述第二电极之间在反方向上施加的电压)。
28.根据权利要求22、23、26中的任一项所述的半导体装置，
包括在所述半导体层的第二面侧的表面部形成的MISFET结构，
所述第一电极在所述半导体层的第一面中与所述半导体层进行肖特基接合。
29.根据权利要求22、23、26中的任一项所述的半导体装置，
包括在所述半导体层的第二面侧的表面部形成的IGBT结构。
30.根据权利要求22、23、26中的任一项所述的半导体装置，
包括在所述半导体层的第二面侧的表面部形成的JFET结构，
所述第一电极在所述半导体层的第一面中与所述半导体层进行肖特基接合。
31.根据权利要求22、23、26中的任一项所述的半导体装置，
包括在所述半导体层的第一面侧和第二面侧这两方的表面部形成的MISFET结构。
32.根据权利要求22、23、26中的任一项所述的半导体装置，
包括在所述半导体层的第一面侧和第二面侧这两方的表面部形成的JFET结构。
33.根据权利要求22、23、26中的任一项所述的半导体装置，
所述半导体层由Si、SiC、GaN中的任一个构成。
34.一种半导体封装，其密封根据权利要求1～33中的任一项所述的半导体装置，其中，
将所述半导体装置搭载在平面面积比所述半导体装置的面积小的柱状的分隔壁上。
35.一种电源装置，使用根据权利要求1～33中的任一项所述的半导体装置来作为双向开关。
CN202210574376.8A 2015-12-11 2016-12-07 半导体装置 Pending CN114823859A (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2015242486 2015-12-11
JP2015-242486 2015-12-11
JP2016-116466 2016-06-10
JP2016116466 2016-06-10
JP2016123817 2016-06-22
JP2016-123817 2016-06-22
CN201680072439.2A CN108463885A (zh) 2015-12-11 2016-12-07 半导体装置
PCT/JP2016/086369 WO2017099122A1 (ja) 2015-12-11 2016-12-07 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201680072439.2A Division CN108463885A (zh) 2015-12-11 2016-12-07 半导体装置

Publications (1)

Publication Number Publication Date
CN114823859A true CN114823859A (zh) 2022-07-29

Family

ID=59013174

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201680072439.2A Pending CN108463885A (zh) 2015-12-11 2016-12-07 半导体装置
CN202210574376.8A Pending CN114823859A (zh) 2015-12-11 2016-12-07 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201680072439.2A Pending CN108463885A (zh) 2015-12-11 2016-12-07 半导体装置

Country Status (5)

Country Link
US (2) US10366905B2 (zh)
JP (2) JP6908528B2 (zh)
CN (2) CN108463885A (zh)
DE (1) DE112016005685T5 (zh)
WO (1) WO2017099122A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643728B (zh) 2016-08-19 2022-04-29 罗姆股份有限公司 半导体装置
US11488924B2 (en) * 2017-06-02 2022-11-01 Mitsubishi Electric Corporation Semiconductor element bonding substrate, semiconductor device, and power conversion device
JP6904279B2 (ja) * 2018-02-27 2021-07-14 三菱電機株式会社 半導体装置およびその製造方法並びに電力変換装置
CN109461706A (zh) * 2018-09-29 2019-03-12 江苏芯力特电子科技有限公司 一种便于更换内部集成电路的芯片
JP7230434B2 (ja) 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法
US10998256B2 (en) * 2018-12-31 2021-05-04 Texas Instruments Incorporated High voltage semiconductor device lead frame and method of fabrication
JP7156641B2 (ja) * 2019-02-14 2022-10-19 住友電工デバイス・イノベーション株式会社 半導体装置用のパッケージおよび半導体装置
JP7349089B2 (ja) * 2019-05-09 2023-09-22 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20220415748A1 (en) * 2020-01-30 2022-12-29 Mitsubishi Electric Corporation Semiconductor device and power converter
WO2021240782A1 (ja) * 2020-05-29 2021-12-02 三菱電機株式会社 炭化珪素半導体装置、および、電力変換装置
US11175321B1 (en) * 2020-07-08 2021-11-16 Renesas Electronics Corporation Semiconductor device
JP2022073525A (ja) 2020-11-02 2022-05-17 株式会社東芝 半導体装置及び半導体モジュール
CN112786532A (zh) * 2021-01-12 2021-05-11 杰群电子科技（东莞）有限公司 一种功率模组制造方法及功率模组封装结构
WO2023062943A1 (ja) * 2021-10-14 2023-04-20 富士電機株式会社 電力変換装置および双方向スイッチ
EP4310891A1 (en) * 2022-07-20 2024-01-24 Infineon Technologies Austria AG Semiconductor device, battery management system and method of producing a semiconductor device

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951741B2 (ja) 1977-11-04 1984-12-15 三菱電機株式会社 樹脂封止形半導体装置
JP2841940B2 (ja) * 1990-12-19 1998-12-24 富士電機株式会社 半導体素子
JPH0523547A (ja) 1991-07-19 1993-02-02 Nissin Electric Co Ltd 溶液濃縮装置
JPH0523547U (ja) 1991-09-06 1993-03-26 シヤープ株式会社 電力半導体装置
JP2582724Y2 (ja) * 1991-10-08 1998-10-08 株式会社明電舎 絶縁ゲート型半導体素子
JPH05315490A (ja) 1992-05-07 1993-11-26 Fuji Electric Co Ltd 半導体素子
DE4240027A1 (de) 1992-11-28 1994-06-01 Asea Brown Boveri MOS-gesteuerte Diode
JPH11265976A (ja) * 1998-03-18 1999-09-28 Mitsubishi Electric Corp パワー半導体モジュールおよびその製造方法
JP3935343B2 (ja) 2001-12-05 2007-06-20 新電元工業株式会社 絶縁ゲート型バイポーラトランジスタ及びその製造方法
JP2003197831A (ja) 2001-12-25 2003-07-11 Nippon Inter Electronics Corp アキシャルリード型半導体装置
JP2004095572A (ja) 2002-08-29 2004-03-25 Hitachi Ltd 半導体装置およびその製造方法
SE525574C2 (sv) 2002-08-30 2005-03-15 Okmetic Oyj Lågdopat kiselkarbidsubstrat och användning därav i högspänningskomponenter
JP2005129747A (ja) 2003-10-24 2005-05-19 Shindengen Electric Mfg Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2005183891A (ja) * 2003-12-19 2005-07-07 Success International Kk 双方向ブロック型プレーナデバイスの構造と製法
JP4942367B2 (ja) 2006-03-02 2012-05-30 新電元工業株式会社 半導体装置
JP5157201B2 (ja) 2006-03-22 2013-03-06 株式会社デンソー 半導体装置
JP2007305609A (ja) 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JP4973055B2 (ja) 2006-08-01 2012-07-11 日産自動車株式会社 半導体装置及びその製造方法
JP2009094433A (ja) 2007-10-12 2009-04-30 National Institute Of Advanced Industrial & Technology 炭化珪素装置
JP5198030B2 (ja) 2007-10-22 2013-05-15 株式会社東芝 半導体素子
JP2009123914A (ja) 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
JP2009130266A (ja) 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP4635067B2 (ja) 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5619152B2 (ja) 2010-04-26 2014-11-05 三菱電機株式会社 半導体装置
JP5757103B2 (ja) 2011-02-21 2015-07-29 富士電機株式会社 ワイドバンドギャップ逆阻止ｍｏｓ型半導体装置
JP2012174996A (ja) * 2011-02-23 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US8999768B2 (en) 2011-03-14 2015-04-07 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
JP5811325B2 (ja) * 2011-06-08 2015-11-11 良孝 菅原 半導体素子および半導体装置
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
US9947761B2 (en) 2012-03-19 2018-04-17 Fuji Electric Co., Ltd. Production method for semiconductor device
JP2013219194A (ja) 2012-04-09 2013-10-24 Sansha Electric Mfg Co Ltd 半導体装置
JP5807724B2 (ja) 2012-09-13 2015-11-10 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2014087601A1 (ja) 2012-12-03 2014-06-12 パナソニック株式会社 半導体装置およびその製造方法
JP6112600B2 (ja) 2012-12-10 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP2014241345A (ja) 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置の製造方法
GB2522362B (en) 2013-06-24 2015-11-11 Ideal Power Inc Systems, circuits, devices, and methods with bidirectional bipolar transistors
JP2015023118A (ja) 2013-07-18 2015-02-02 株式会社東芝 半導体装置
JP6197461B2 (ja) 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6242633B2 (ja) 2013-09-03 2017-12-06 株式会社東芝 半導体装置
EP2851946A1 (en) * 2013-09-19 2015-03-25 Nxp B.V. Surge protection device
US9184248B2 (en) 2014-02-04 2015-11-10 Maxpower Semiconductor Inc. Vertical power MOSFET having planar channel and its method of fabrication
JP2015153784A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置の製造方法及び半導体装置
JP2015207588A (ja) 2014-04-17 2015-11-19 ローム株式会社 半導体装置
JP6065154B2 (ja) * 2014-04-30 2017-01-25 三菱電機株式会社 炭化珪素半導体装置
DE102015207214A1 (de) * 2014-05-21 2015-12-17 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
JP2015220437A (ja) 2014-05-21 2015-12-07 住友電気工業株式会社 炭化珪素半導体装置
WO2015198468A1 (ja) * 2014-06-27 2015-12-30 三菱電機株式会社 炭化珪素半導体装置
US10123443B2 (en) * 2014-12-25 2018-11-06 Fuji Electric Co., Ltd. Semiconductor device
CN109643728B (zh) * 2016-08-19 2022-04-29 罗姆股份有限公司 半导体装置

Also Published As

Publication number Publication date
JP6908528B2 (ja) 2021-07-28
CN108463885A (zh) 2018-08-28
JP2021158388A (ja) 2021-10-07
US10832922B2 (en) 2020-11-10
WO2017099122A1 (ja) 2017-06-15
DE112016005685T5 (de) 2018-09-20
JP7286715B2 (ja) 2023-06-05
US10366905B2 (en) 2019-07-30
US20180366346A1 (en) 2018-12-20
US20190311917A1 (en) 2019-10-10
JPWO2017099122A1 (ja) 2018-09-27

Similar Documents

Publication Publication Date Title
JP7286715B2 (ja) 半導体装置、半導体パッケージおよび電源装置
JP5995435B2 (ja) 半導体装置およびその製造方法
US10892319B2 (en) Semiconductor device
US10672878B2 (en) Silicon carbide semiconductor device
JP6415749B2 (ja) 炭化珪素半導体装置
JP6284565B2 (ja) 半導体装置およびその製造方法
US20210151555A1 (en) Semiconductor device, and method for manufacturing semiconductor device
TWI416732B (zh) Semiconductor device
US20200328301A1 (en) Silicon carbide semiconductor device
US20220077312A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN115241268A (zh) 半导体装置
US11177360B2 (en) Semiconductor device
JP7318226B2 (ja) 半導体装置および半導体装置の製造方法
JP5774744B2 (ja) 半導体装置
KR101158655B1 (ko) 전력 반도체 소자
JP2014060301A (ja) 電力用半導体装置及びその製造方法
JP2015119198A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination