JP6908528B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、電力系統に使用される高電圧双方向ＡＣスイッチにおいては、ＭＯＳＦＥＴやＩＧＢＴを使用した双方向スイッチが知られている。双方向スイッチは、たとえば、マトリクスコンバータ回路や中性点クランプに使用される。
通常、図２３に示すように、双方向スイッチ１０１は、２個のトランジスタ１０２Ａ，１０２Ｂと２個のダイオード１０３Ａ，１０３Ｂとの組み合わせによって構成することができる。図２３の構成では、２個のトランジスタ１０２Ａ，１０２Ｂが直列に接続されており、導通損失が２個のトランジスタ１０２Ａ，１０２Ｂの合計で決まるため、双方向スイッチとしてのオン損失に改善の余地がある。
そこで近年、逆阻止ＩＧＢＴと呼ばれる、順方向耐圧と同様に逆方向にも耐圧の信頼性を有するデバイスが提案されている。図２４に示すように、逆阻止ＩＧＢＴ１０４Ａ，１０４Ｂを並列に接続することによって、導通損失を単一の素子で計算できる双方向スイッチ１０５を構成することができる。
たとえば、特許文献１のトレンチの内面の金属膜は、ｎ型ＳｉＣ層とショットキー接合を形成するショットキー電極として機能する。特許文献１のデバイスでは、ドレイン電極とソース電極との間にドレイン電極側が負の電位になるような逆電圧が印加された場合に、当該ショットキー接合に逆方向電圧を負担させている。
特開２０１２−１７４８３１号公報
逆阻止デバイスにおいて、たとえばダイボンディング側の裏メタルの外側に、半導体チップを構成する半導体層の半導体表面（半導体領域）が露出している場合がある。この場合、表メタルと裏メタルとの間に、表側が正となる高電圧が印加されると、半導体層のダイボンディング側の端面の付近に、その表面側と同電位となる電位分布が発生する。
そのため、半田等の接合材によって半導体デバイスを導電性基板に実装すると、接合材を介して半導体層と導電性基板とが短絡するおそれがある。また、たとえ接合材を薄くして半導体層と導電性基板との接触を防止しても、半導体層と、導電性基板または接合材との距離が短く、これらの間で放電を生じるおそれがある。そのため、逆阻止デバイスとして使用するために十分な耐圧を確保できているとは言えない。
そこで、本発明の目的は、ダイボンディング側の第１電極を導電性基板に接合して実装したときに、半導体層と導電性基板との間の短絡を防止できる半導体装置を提供することである。
本発明の一実施形態に係る半導体装置は、ダイボンディング側の第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面に交差する方向に延びる端面を有する半導体層、前記第１面に形成され、前記端面よりも内側に離れた位置に周縁を有する第１電極、および前記第２面に形成された第２電極を有する半導体チップと、前記半導体チップがダイボンディングされる導電性基板と、前記導電性基板上で前記半導体チップを支持する、前記第１電極よりも小さな平面面積を有する導電性スペーサと、前記半導体チップおよび前記導電性スペーサを少なくとも封止する樹脂パッケージとを含む。
この構成によれば、第１電極と第２電極との間に逆方向電圧が印加されたときにボンディング側の半導体表面（半導体領域）に高い電位分布が発生しても、導電性スペーサがあることで、当該電位分布と導電性基板との絶縁距離を稼ぐことができる。その結果、半導体層と導電性基板との間の放電を防止することができる。
また、導電性スペーサが半導体チップの第１電極よりも小さな平面面積を有している。したがって、半導体チップと導電性スペーサとの接合の際、接合材を導電性スペーサの頂面の面積に適した量で準備しておけば、接合後に、余分な接合材が水平方向に広がり過ぎて半導体層に接触することを防止することができる。その結果、接合材を介して半導体層と導電性スペーサとが短絡することを防止することもできる。
本発明の一実施形態に係る半導体装置では、前記導電性スペーサは、前記導電性基板上に前記導電性基板と一体的に形成された柱状スペーサを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記柱状スペーサは、前記導電性基板の表面に対して垂直な側面を有する直方体形状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記柱状スペーサは、前記導電性基板の表面に対して傾斜したテーパ側面を有する形状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記柱状スペーサは、当該柱状スペーサの内方へ凹む曲面からなる側面を有する形状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記導電性スペーサは、第２接合材を介して前記導電性基板に接合されていてもよい。
本発明の一実施形態に係る半導体装置では、前記導電性スペーサおよび前記導電性基板は、互いに異なる材料で形成されていてもよい。
本発明の一実施形態に係る半導体装置は、ダイボンディング側の第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面に交差する方向に延びる端面を有する半導体層、前記第１面に形成され、前記端面よりも内側に離れた位置に周縁を有する第１電極、および前記第２面に形成された第２電極を有する半導体チップと、前記半導体チップがダイボンディングされる導電性基板と、前記導電性基板の一部を選択的に突出させて形成された中空の導電性スペーサであって、前記第１電極よりも小さな平面面積を有する導電性スペーサと、前記半導体チップおよび前記導電性スペーサを少なくとも封止する樹脂パッケージとを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体チップは、前記第１面側の前記半導体層の表面部に、前記第１電極に電気的に接続された第１導電型の第１不純物領域と、前記第１電極よりも外側で露出する第２導電型の第２不純物領域とを有し、前記第２不純物領域は、前記第１電極と前記第２電極との間に逆方向電圧が印加されたときに、前記第２電極と同電位となる部分を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記導電性スペーサと前記半導体チップの前記第１電極との間に設けられた接合材であって、前記導電性スペーサからはみ出し部が前記第１電極の内側に収まっている接合材を含んでいてもよい。
本発明の一実施形態に係る半導体装置は、少なくとも前記第１電極の周縁部に接するように形成され、前記第１電極の周縁から前記半導体層の端面までを覆う保護絶縁膜をさらに含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体チップの前記導電性スペーサよりも外側の部分と前記導電性基板との間の空間に前記樹脂パッケージの一部が入り込んでおり、前記半導体装置の耐圧をＶＢ１（Ｖ）とし、前記樹脂パッケージの単位長さ当たりの耐圧をＶＢ２（Ｖ／ｍｍ）とし、前記半導体チップと前記導電性基板との高さ距離をＨとしたとき、前記高さＨはＶＢ１／ＶＢ２を超えていてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体チップの前記導電性スペーサよりも外側の部分と前記導電性基板との間の空間に前記樹脂パッケージの一部が入り込んでおり、前記半導体装置の耐圧をＶＢ１（Ｖ）とし、前記樹脂パッケージの単位長さ当たりの耐圧をＶＢ２（Ｖ／ｍｍ）とし、前記導電性スペーサの周面と前記第２不純物領域の周面との距離をＬとしたとき、前記距離ＬがＶＢ１／ＶＢ２を超える大きさであってもよい。
本発明の一実施形態に係る半導体装置では、前記導電性スペーサは、ＣｕまたはＣｕを含む合金、または表面をＣｕでめっきした金属からなっていてもよい。
本発明の一実施形態に係る半導体装置では、前記導電性基板は、前記半導体チップが配置されるアイランド部と、前記アイランド部から延びる端子部とを有する基板端子を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体チップは、前記半導体層の表面部に複数のトランジスタ形成された活性領域と、前記活性領域を囲むように保護素子が形成された外周領域とを有していてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、ワイドバンドギャップ型の半導体層であってもよい。
本発明の一実施形態に係る電力変換装置は、前記半導体装置を双方向スイッチ回路として用いている。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。 図３は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図４Ａは、図３の半導体装置の製造工程の一部を示す図である。 図４Ｂは、図４Ａの次の工程を示す図である。 図４Ｃは、図４Ｂの次の工程を示す図である。 図４Ｄは、図４Ｃの次の工程を示す図である。 図４Ｅは、図４Ｄの次の工程を示す図である。 図４Ｆは、図４Ｅの次の工程を示す図である。 図４Ｇは、図４Ｆの次の工程を示す図である。 図４Ｈは、図４Ｇの次の工程を示す図である。 図５Ａは、逆方向リーク特性の効果を示すために使用した半導体装置の模式的な断面図である。 図５Ｂは、逆方向リーク特性の効果を示すために使用した半導体装置の模式的な断面図である。 図５Ｃは、逆方向リーク特性の効果を示すために使用した半導体装置の模式的な断面図である。 図６は、図５Ａ〜図５Ｃの半導体装置の逆方向リーク特性を示すグラフである。 図７は、図５Ｃの半導体装置の順方向Ｉｄ−Ｖｄ特性を示すグラフである。 図８は、図５Ｃの半導体装置の順方向ショットキー特性を示すグラフである。 図９は、図５Ｃの半導体装置の耐圧特性を示すグラフである。 図１０は、逆阻止ＳｉＣ−ＭＩＳＦＥＴを使用した双方向スイッチの回路図である。 図１１は、図３の裏面終端構造の他の形態を示す図である。 図１２は、図３の裏面終端構造の他の形態を示す図である。 図１３は、フィールドストップ層を備える半導体装置の模式的な断面図である。 図１４は、フィールドストップ層を備える半導体装置の模式的な断面図である。 図１５は、ショットキー界面に形成された電界緩和領域を説明するための図である。 図１６は、ショットキー界面に形成された電界緩和領域を説明するための図である。 図１７は、裏面終端構造の平面パターンのバリエーションを説明するための図である。 図１８は、裏面終端構造の平面パターンのバリエーションを説明するための図である。 図１９は、裏面終端構造の平面パターンのバリエーションを説明するための図である。 図２０は、裏面終端構造と電界緩和領域との組み合わせパターンの一例を示す図である。 図２１は、裏面終端構造と電界緩和領域との組み合わせパターンの一例を示す図である。 図２２は、裏面終端構造と電界緩和領域との組み合わせパターンの一例を示す図である。 図２３は、従来のＭＯＳＦＥＴを直列に接続して構成した双方向スイッチの回路図である。 図２４は、逆阻止ＩＧＢＴを使用した双方向スイッチの回路図である。 図２５は、半導体装置を金属基板に実装したときに生じうる短絡の不具合を説明するための図である。 図２６は、半導体装置を金属基板に実装したときに生じうる短絡の不具合を説明するための図である。 図２７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 図２８Ａは、図２７の半導体装置の製造工程の一部を示す図である。 図２８Ｂは、図２８Ａの次の工程を示す図である。 図２８Ｃは、図２８Ｂの次の工程を示す図である。 図２８Ｄは、図２８Ｃの次の工程を示す図である。 図２８Ｅは、図２８Ｄの次の工程を示す図である。 図２８Ｆは、図２８Ｅの次の工程を示す図である。 図２９は、図２７の保護絶縁膜の他の形態を示す図である。 図３０は、図２７の保護絶縁膜の他の形態を示す図である。 図３１は、図２７の半導体装置の素子構造のバリエーションを説明するための図である。 図３２は、図２７の半導体装置の素子構造のバリエーションを説明するための図である。 図３３は、図２７の半導体装置の素子構造のバリエーションを説明するための図である。 図３４は、図２７の半導体装置の素子構造のバリエーションを説明するための図である。 図３５は、半導体装置を金属基板に実装したときに生じうる短絡の不具合を説明するための図である。 図３６は、半導体装置を金属基板に実装したときに生じうる短絡の不具合を説明するための図である。 図３７は、半導体装置を金属基板に実装したときに生じうる放電の不具合を説明するための図である。 図３８は、本発明の他の実施形態に係る半導体装置の模式的な斜視図である。 図３９は、図３８の半導体装置の部分的な断面図である。 図４０は、図３８および図３９のスペーサのバリエーションを説明するための図である。 図４１は、図３８および図３９のスペーサのバリエーションを説明するための図である。 図４２は、図３８および図３９のスペーサのバリエーションを説明するための図である。 図４３は、図３８および図３９のスペーサのバリエーションを説明するための図である。 図４４は、図３８および図３９の半導体チップの変形例を示す図である。 図４５は、図３８および図３９の半導体チップの変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１および図２は、それぞれ、本発明の一実施形態に係る半導体装置１の平面図および底面図である。
半導体装置１は、その表面３側にソース電極１８およびゲートパッド４７を有し、裏面４側にドレイン電極２４を有している。
ソース電極１８は、表面３のほぼ全域において略四角形状に形成され、半導体装置１の端面５よりも内側に離れた位置に周縁４８を有している。周縁４８には後述の記載でも説明するが、ガードリング等の表面終端構造が設けられている。これにより、半導体装置１の表面３には、ソース電極１８の周囲に半導体領域４９が露出している。この実施形態では、ソース電極１８を取り囲む半導体領域４９が露出している。ゲートパッド４７は、ソース電極１８の一つの角部において、ソース電極１８から間隔を空けて設けられている。
ドレイン電極２４は、後述の記載でも説明するが、表面３のほぼ全域において略四角形状に形成され、半導体装置１の端面５よりも内側に離れた位置に周縁２５を有している。これにより、半導体装置１の裏面４には、ドレイン電極２４の周囲に半導体領域２６が露出している。この実施形態では、ドレイン電極２４を取り囲む半導体領域２６が露出している。
図３は、本発明の一実施形態に係る半導体装置１の模式的な断面図である。
半導体装置１は、ｎ−型のＳｉＣからなる半導体層２を含む。半導体層２は、表面３およびその反対側の裏面４と、表面３に交差する方向に延びる（図３では垂直方向に延びる）端面５とを有している。表面３がＳｉＣのＳｉ面であり、裏面４がＳｉＣのＣ面であってもよい。
半導体層２は、１０μｍ〜１００μｍの厚さを有している。また、半導体層２は、全体的に略一様な不純物濃度を有しており、たとえば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有している。ここで、略一様な不純物濃度を有しているとは、半導体層２が、その裏面部（たとえば、裏面４から厚さ方向に一定の距離までの領域）に比較的高い不純物濃度のｎ型部分（たとえば、ｎ＋型部分）を有していないことをいう。
半導体装置１は、その周縁部（端面５付近の部分）に設定された外周領域６と、当該外周領域６に取り囲まれた活性領域７とを含む。
活性領域７において半導体層２の表面部には、ＭＩＳトランジスタ構造８が形成されている。ＭＩＳトランジスタ構造８は、ｐ型ボディ領域９と、ｎ＋型ソース領域１０と、ゲート絶縁膜１１と、ゲート電極１２と、ｐ＋型ボディコンタクト領域１３とを含む。
より具体的には、複数のｐ型ボディ領域９が半導体層２の表面部に形成されている。各ｐ型ボディ領域９は、活性領域７において電流が流れる最小単位（単位セル）を形成している。ｎ＋型ソース領域１０は、各ｐ型ボディ領域９の内方領域に、半導体層２の表面３に露出するように形成されている。ｐ型ボディ領域９において、ｎ＋型ソース領域１０の外側の領域（ｎ＋型ソース領域１０を取り囲む領域）はチャネル領域１４を定義している。ゲート電極１２は、隣り合う単位セルに跨っており、ゲート絶縁膜１１を介してチャネル領域１４に対向している。ｐ＋型ボディコンタクト領域１３は、ｎ＋型ソース領域１０を貫通してｐ型ボディ領域９と電気的に接続されている。
ＭＩＳトランジスタ構造８の各部について説明を加える。ｐ型ボディ領域９の不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３であり、ｎ＋型ソース領域１０の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３であり、ｐ＋型ボディコンタクト領域１３の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。ゲート絶縁膜１１は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは２０ｎｍ〜１００ｎｍである。ゲート電極１２は、たとえば、ポリシリコンからなる。
半導体層２においてＭＩＳトランジスタ構造８に対して裏面４側のｎ−型の領域は、ｎ−型ドリフト領域１５となっており、半導体層２の裏面４に露出している。
半導体層２上には、活性領域７および外周領域６の両方に跨る層間絶縁膜１６が形成されている。層間絶縁膜１６は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは０．５μｍ〜３．０μｍである。層間絶縁膜１６には、各単位セルのｎ＋型ソース領域１０およびｐ＋型ボディコンタクト領域１３を露出させるコンタクトホール１７が形成されている。
層間絶縁膜１６上には、ソース電極１８が形成されている。ソース電極１８は、各コンタクトホール１７に入り込み、ｎ＋型ソース領域１０およびｐ＋型ボディコンタクト領域１３にオーミック接触している。ソース電極１８は、活性領域７から外周領域６に延び、外周領域６において層間絶縁膜１６に乗り上がったオーバーラップ部１９を有している。
外周領域６において半導体層２の表面部には、表面終端構造２０が形成されている。表面終端構造２０は、ソース電極１８の周縁部（半導体層２との接合部の周縁部）に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図３では、最も内側のリサーフ層２１（RESURF：Reduced Surface Field）と、リサーフ層２１を取り囲む複数のガードリング層２２とを含む。リサーフ層２１は、層間絶縁膜１６の開口２３の内外に跨って形成され、開口２３内部でソース電極１８の周縁部に接触している。複数のガードリング層２２は、互いに間隔を空けて形成されている。また、表面終端構造２０は、ｐ型の不純物領域からなっていてもよい。
半導体層２の裏面４には、ドレイン電極２４が形成されている。ドレイン電極２４は、複数の単位セルの共通の電極である。ドレイン電極２４は、半導体層２とショットキー接合を形成可能な金属（たとえば、Ｔｉ／Ａｌの積層構造等）からなる。具体的には、ドレイン電極２４における半導体層２と接触する層（たとえばＴｉ層）が、半導体層２とショットキー接合を形成できればよい。
また、ドレイン電極２４は、半導体層２の端面５よりも内側に離れた位置に周縁２５を有するように形成されている。これにより、半導体層２の裏面４には、ドレイン電極２４の周囲に半導体領域２６が露出している。この実施形態では、ドレイン電極２４を取り囲む半導体領域２６が露出している（図１７〜図２２参照）。ドレイン電極２４の周縁部は、半導体層２を挟んでソース電極１８の周縁部に対向している。より具体的には、ドレイン電極２４は、活性領域７から外周領域６に延び、外周領域６において表面終端構造２０（この実施形態ではリサーフ層２１）の直下に配置された周縁部を有している。また、ドレイン電極２４は、図３に示すように、ソース電極１８と同じ大きさで形成されていてもよい。
外周領域６において半導体層２の裏面部には、裏面終端構造２７が形成されている。裏面終端構造２７は、ドレイン電極２４の周縁２５よりも内側の内側周縁２８と、ドレイン電極２４の周縁２５よりも外側であって半導体層２の端面５よりも内側に離れた位置の外側周縁２９とを有している。この実施形態では、裏面終端構造２７の形成範囲は、表面終端構造２０とほぼ同じである。したがって、裏面終端構造２７の外側周縁２９は、平面視において、最も外側のガードリング層２２の外側周縁３０と一致していてもよい。
裏面終端構造２７は、ｎ−型ドリフト領域１５よりも高い抵抗を有する高抵抗領域であってもよいし、ｐ型の不純物領域であってもよい。高抵抗領域の場合、裏面終端構造２７は、１×１０１４ｃｍ−３〜１×１０２１ｃｍ−３の結晶欠陥濃度を有していてもよい。一方、ｐ型の不純物領域の場合、裏面終端構造２７は、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の不純物濃度を有していてもよい。
次に、図４Ａ〜図４Ｈを参照して、半導体装置１の製造方法について説明する。
図４Ａ〜図４Ｈは、図３の半導体装置１の製造工程を工程順に示す図である。なお、図４Ａ〜図４Ｈでは、半導体装置１の製造方法の要点のみを説明するため、半導体装置１の構成を図３の構成よりも省略して示している。
半導体装置１を製造するには、図４Ａに示すように、まず、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）からなるベース基板３１（ウエハ）上に、エピタキシャル成長によって、ベース基板３１よりも低濃度の半導体層２が形成される。ベース基板３１の厚さは、たとえば、２５０μｍ〜４５０μｍであってもよい。次に、公知の半導体製造技術によって、半導体層２の表面部に前述のＭＩＳトランジスタ構造８が形成される。その後、層間絶縁膜１６（図示せず）およびソース電極１８が形成される
次に、図４Ｂに示すように、ベース基板３１が除去されることによって、半導体層２の裏面４全体が露出する。この工程は、たとえば、裏面４側からの研削によってベース基板３１をほぼ完全に除去した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に露出している半導体層２をさらに薄化させてもよい。具体的には、３５０μｍ厚さのベース基板３１を裏面研削によって除去し、その後、５０μｍ厚さの半導体層２を４０μｍ厚さになるまで研磨してもよい。最終的に研磨工程を施すことによって、露出する半導体層２の裏面４の表面状態を滑らかにすることができるので、ドレイン電極２４を良好にショットキー接合させることができる。
次に、図４Ｃに示すように、半導体層２の裏面４に選択的に開口３２を有するレジスト膜３３が形成され、当該レジスト膜３３を介して、半導体層２の裏面４にｐ型不純物（たとえばアルミニウム（Ａｌ））イオンが注入される。このとき、レジスト膜３３のパターンを形成するときのアライメント（裏面アライメント）は、半導体層２を透過して見える表面３側のパターンを基準に行ってもよい。たとえば、半導体層２を透過して見えるソース電極１８を基準に、当該ソース電極１８に重なるようにレジスト膜３３に開口３２を形成すればよい。その後、レーザアニールを行うことによって、ｐ型不純物が活性化されて裏面終端構造２７が形成される。
なお、裏面終端構造２７を高抵抗領域として形成する場合には、レジスト膜３３の形成後、ホウ素イオン（Ｂ）、ｐ型不純物イオン、プロトンまたは電子線を照射した後、レーザアニールまたは５００℃以下の熱処理によって、裏面終端構造２７を、半導体層２よりも高い抵抗を有する高抵抗領域に変質させればよい。レーザアニールや５００℃以下の熱処理を採用することによって、半導体層２の表面３側に既に形成されているＭＩＳトランジスタ構造８を保護することができる。たとえば、ソース電極１８が溶融することを防止することができる。
次に、図４Ｄに示すように、レジスト膜３３が除去される。
次に、図４Ｅに示すように、たとえばスパッタ法によって、金属膜３４（たとえば、Ｔｉ／Ａｌ）が半導体層２の裏面４全体に形成される。
次に、図４Ｆに示すように、金属膜３４上に、ドレイン電極２４を形成すべき領域を選択的に覆うレジスト膜３５が形成される。
次に、図４Ｇに示すように、レジスト膜３５を介したエッチングによって、金属膜３４が選択的に除去される。これにより、ドレイン電極２４が形成される。レジスト膜３５のパターンを形成するときのアライメントを、ソース電極１８を基準とすることによって、図３で示したように、ドレイン電極２４とソース電極１８と同じ大きさで形成することができる。ドレイン電極２４の形成後、レジスト膜３５が除去される。
次に、図４Ｈに示すように、ドレイン電極２４の周縁２５から離れた位置に設定されたダイシングライン３６に沿って半導体層２が切断される。これにより、個片化された半導体装置１が得られる。
以上の方法によれば、特許文献１に開示されたようなエッチングによるトレンチ形成とは異なり、ベース基板３１を除去することによって半導体層２におけるショットキー接合面（裏面４）を簡単に露出させることができる。そして、このショットキー接合面に対してドレイン電極２４を所望の大きさで形成することによってショットキー接合面積を設定できる。たとえば、図４Ｅ〜図４Ｇに示したように、半導体層２の裏面４全体に金属膜３４を形成し、当該金属膜３４をパターニングすることによって所望の大きさのドレイン電極２４を簡単に得ることができる。
次に、本実施形態に係る半導体装置１の効果について説明する。
図５Ａ〜図５Ｃは、逆方向リーク特性の効果を示すために使用した半導体装置Ａ，Ｂ，Ｃの模式的な断面図である。
まず、図５Ａ〜図５Ｃのうち、図５Ｃの半導体装置Ｃは、前述の図３で示した半導体装置１と同じ構成を有する半導体装置である。一方、図５Ａの半導体装置Ａは、半導体層２の裏面４にｎ＋型ＳｉＣからなるベース基板３１が残っており、ドレイン電極２４が当該ベース基板３１にオーミック接触している。図５Ｂの半導体装置Ｂは、ベース基板３１がなく半導体層２の裏面４全体が露出しており、当該半導体層２にドレイン電極２４がショットキー接合を形成している点で図５Ｃの半導体装置Ｃと共通しているが、ドレイン電極２４が半導体層２の端面５に達するまで形成されており、また、裏面終端構造２７を有していない。なお、図５Ｂ、図５Ｃにおいて３８は逆方向電圧印加時の空乏層を表している。
そして、これらの半導体装置Ａ，Ｂ，Ｃの逆方向リーク特性を示したのが図６である。
図６によると、図５Ａおよび図５Ｂの構成では、ソース−ドレイン間に逆方向電圧が印加されたときに、逆方向リーク電流が流れている。図５Ａの構成では、ＭＩＳトランジスタ構造８のボディダイオードを介して裏面オーミック（ドレイン電極２４）に電流が流れていると考えられる。
また、図５Ｂの構成では、ドレイン電極２４のショットキー障壁によってボディダイオード電流が阻止されているが、半導体層２の端面５の欠陥領域３７（ダイシング時の欠陥）で電子・正孔対が生成し、ショットキー界面（裏面４）から端面５にまで延びる空乏層３８の電界によってドリフトして電流が流れていると考えられる。
これに対し、図５Ｃの構成では、逆方向電圧が−３ｋＶ程度までリーク電流がほとんど流れず、−３ｋＶ印加されたときにパンチスルーしていることが分かる。これは、ドレイン電極２４のショットキー障壁によってボディダイオード電流が阻止されると共に、ドレイン電極２４の周縁部に重なるように裏面終端構造２７が形成されているため、逆方向電圧印加時に、空乏層３８が半導体層２の端面５（チップ端面５）にまで達することが防止されているためである。これにより、ダイシングによって半導体層２の端面５に欠陥領域３７が存在していても、当該欠陥領域３７において電子・正孔対の生成によるリーク電流が流れることを防止することができる。したがって、図５Ｃの半導体装置Ｃでは、少なくとも３ｋＶ程度の逆方向耐圧を発現できている。
図５Ｃの半導体装置Ｃに関して、さらに、順方向特性を測定した。測定サンプルとしての半導体装置Ｃは、４０μｍ厚さの半導体層２（チップサイズ１．６ｍｍ□）を有し、その活性領域７の面積は、１．３ｍｍ２であった。図７は、図５Ｃの半導体装置Ｃの順方向Ｉｄ−Ｖｄ特性を示すグラフである。図８は、図５Ｃの半導体装置Ｃの順方向ショットキー特性を示すグラフである。
図７によると、ゲート電圧Ｖｇｓを０．５Ｖ、１０Ｖ、１５Ｖおよび２０Ｖと段階的に上げていくに従ってドレイン電流が良好に流れていることが確認できた。また、図８によると、ドレイン電極２４と半導体層２とのショットキー界面では、理想因子が１．０４であり、良好な順方向ショットキー特性を示していることが分かった。
以上の結果から、図５Ｃの半導体装置Ｃの耐圧特性を纏めると、図９のようになる。つまり、本実施形態に係る半導体装置１の構成を採用することによって、図９に示すように、逆方向（ドレイン−ソース電圧負側）および順方向（ドレイン−ソース電圧正側）の両方とも３ｋＶ程度までパンチスルーせず、３ｋＶ以上の耐圧を達成することができた。
このように、本実施形態に係る半導体装置１は３ｋＶ以上の双方向耐圧を達成できるので、図１０に示すように、これらを２つ並列に接続することによって双方向スイッチ３９として良好に使用することができる。具体的には、図１０に示す耐圧時の状態において、上側のトランジスタ１Ａ（左→右）および下側のトランジスタ１Ｂ（右→左）に逆方向電圧が印加され、下側のトランジスタ１Ｂ（左→右）および上側のトランジスタ１Ａ（右→左）に順方向電圧が印加されることになるが、双方向共に十分な耐圧特性によりトランジスタの両端が導通することを防止することができる。
さらに、通電時には、導通損失を上側または下側のトランジスタ１Ａ，１Ｂの単一の素子で計算できるので、オン損失を低く抑えることもできる。しかも、双方向スイッチ３９のトランジスタ１Ａ，１ＢをＭＩＳＦＥＴの構成とすることによって、ＩＧＢＴを使用する場合に比べて、高速・低消費電力な双方向スイッチを実現することもできる。
次に、本実施形態に係る半導体装置１の変形例を、図を参照しながら説明する。
＜裏面終端構造２７のバリエーション＞
図１１および図１２は、図３の裏面終端構造２７の他の形態を示す図である。
図１１に示すように、裏面終端構造２７は、ドレイン電極２４の周縁部に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図１１では、最も内側のリサーフ層４０（RESURF：Reduced Surface Field）と、リサーフ層４０を取り囲む複数のガードリング層４１とを含む。リサーフ層４０は、ドレイン電極２４の内外に跨って形成され、ドレイン電極２４の周縁部に接触している。複数のガードリング層４１は、互いに間隔を空けて形成されている。リサーフ層４０およびガードリング層４１は、それぞれ、表面終端構造２０のリサーフ層２１およびガードリング層２２と一対一で向かい合っていてもよい。
また、図１２に示すように、裏面終端構造２７は、前述した高抵抗領域である場合、ドレイン電極２４の周縁部から半導体層２の端面５に達するように形成されていてもよい。つまり、裏面終端構造２７の外側周縁２９が、半導体層２の端面５に一致していてもよい。
＜パンチスルーを防ぐ構造＞
図１３および図１４は、フィールドストップ層４２，４３を備える半導体装置１の模式的な断面図である。
フィールドストップ層４２，４３を形成することによって、ソース−ドレイン間に電圧が印加されたときに、低電圧側から延びる空乏層が高電圧側の導電パターン（たとえば、ＭＩＳトランジスタ構造８）にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。
当該フィールドストップ層４２，４３は、半導体層２の表面３側および裏面４側の少なくとも一方に形成され、ｎ−型ドリフト領域１５よりも高い不純物濃度を有するｎ型のフィールドストップ層であればよい。図１３および図１４では、表面側フィールドストップ層４２および裏面側フィールドストップ層４３の両方が示されている。
フィールドストップ層４２，４３は、たとえば、図１３に示すように、半導体層２の表面３または裏面４から離れた深さ位置に配置されていてもよい。
具体的には、表面側フィールドストップ層４２は、ｐ型ボディ領域９から裏面４側に離れたＭＩＳトランジスタ構造８の下方に配置されていてもよい。
一方、裏面側フィールドストップ層４３は、裏面終端構造２７から表面３側に離れた上方に配置されていてもよい。
また、フィールドストップ層４２，４３は、図１４に示すように、半導体層２の表面３または裏面４に達するように形成されていてもよい。
具体的には、表面側フィールドストップ層４２は、ｐ型ボディ領域９および表面終端構造２０に接するように、表面３から一定の深さ位置までの領域の全体に形成されていてもよい。この場合、表面側フィールドストップ層４２の深さは、ｐ型ボディ領域９よりも深くてもよいし（図１４の実線Ａ）、ｐ型ボディ領域９の途中に設定されていてもよい（図１４の破線Ａ´）。つまり、後者の場合には、ｐ型ボディ領域９が、表面側フィールドストップ層４２から裏面４側に選択的に露出している。
一方、裏面側フィールドストップ層４３は、裏面終端構造２７に接するように、裏面４から一定の深さ位置までの領域の全体に形成されていてもよい。この場合、裏面側フィールドストップ層４３の深さは、裏面終端構造２７よりも深くてもよいし（図１４の実線Ｂ）、裏面終端構造２７の途中に設定されていてもよい（図１４の破線Ｂ´）。つまり、後者の場合には、裏面終端構造２７が、裏面側フィールドストップ層４３から表面３側に選択的に露出している。
また、フィールドストップ層４２，４３の不純物濃度は、半導体層２の深さ方向に一様なプロファイルを有していてもよいし、所定の深さ位置にピークを持つプロファイルを有していてもよい。不純物濃度にピークがある場合、当該ピークの濃度がｎ−型ドリフト領域１５の濃度よりも高ければよい。
なお、図１３および図１４のフィールドストップ層４２，４３は、適宜組み合わせてもよい。たとえば、表面側フィールドストップ層４２が半導体層２の表面３から離れた位置に配置されている一方、裏面側フィールドストップ層４３は、半導体層２の裏面４に達するように形成されていてもよい。
＜裏面ショットキーリークの低減＞
図１５および図１６は、ショットキー界面に形成された電界緩和領域４４を説明するための図である。図１５および図１６は、図３の破線で囲まれた領域Ａの拡大図に相当する。
すなわち、半導体装置１は、裏面終端構造２７よりも内側の領域において半導体層２の裏面部に形成され、ドレイン電極２４に接している電界緩和領域４４を含んでいてもよい。
電界緩和領域４４を形成することによって、ｎ−型ドリフト領域１５とドレイン電極２４との間のショットキー界面の電界を緩和することができる。これにより、ドレイン電極２４として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。より詳しく言えば、低いオン抵抗を犠牲にして逆方向リーク電流の低減を図ることも可能だが、この構成では、電界緩和領域４４によって逆方向リーク電流を低減できるので、電界緩和領域４４がない場合に使用する金属よりも低い仕事関数の金属を使用して低オン抵抗化を図ることができる。
そして、電界緩和領域４４は、前述の裏面終端構造２７と同様に、ｎ−型ドリフト領域１５よりも高い抵抗を有する高抵抗領域であってもよいし、ｐ型の不純物領域であってもよい。高抵抗領域の場合、裏面終端構造２７は、１×１０１４ｃｍ−３〜１×１０２１ｃｍ−３の結晶欠陥濃度を有していてもよい。一方、ｐ型の不純物領域の場合、裏面終端構造２７は、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の不純物濃度を有していてもよい。電界緩和領域４４と裏面終端構造２７を同じ構成にすることによって、これらを同一の工程（たとえば図４Ｃの工程）で一緒に形成することができる。
また、図１５に示すように、半導体層２の裏面４が、裏面終端構造２７よりも内側の領域において略一様な平坦部４５を有している場合、電界緩和領域４４は、当該平坦部４５に形成されていてもよい。
図１６に示すように、半導体層２の裏面４が、裏面終端構造２７よりも内側の領域において選択的にトレンチ４６を有している場合、電界緩和領域４４は、当該トレンチ４６の内面に沿ってｎ−型ドリフト領域１５内に形成されていてもよい。この場合、ドレイン電極２４は、トレンチ４６に埋め込まれ、トレンチ４６内で電界緩和領域４４に接続されていてもよい。
＜裏面終端構造２７および電界緩和領域４４の平面パターン＞
図１７〜図１９は、裏面終端構造２７の平面パターンのバリエーションを説明するための図である。図２０〜図２２は、裏面終端構造２７と電界緩和領域４４との組み合わせパターンの一例を示す図である。
まず、図１７に示すように、裏面終端構造２７は、活性領域７を取り囲む環状に形成されていてもよい。
また、図１１のような複数の層から裏面終端構造２７が構成される場合、裏面終端構造２７は、図１８に示すように、リサーフ層４０およびガードリング層４１が同心円状に広がる環状であってもよい。
また、図１９に示すように、裏面終端構造２７は、前述した高抵抗領域である場合、ドレイン電極２４の周縁部から半導体層２の端面５に達する環状であってもよい。この構成は、図１２に示した構成に相当する。
そして、上記示した裏面終端構造２７の各平面パターンに対して、様々なパターンの電界緩和領域４４を組み合わせることができる。図２０〜図２２では、一例として、図１７の裏面終端構造２７との組み合わせを示す。
たとえば、図２０に示すように、電界緩和領域４４は、平面視において、裏面終端構造２７で取り囲まれた活性領域７内に離散的に配置されていてもよい。図２０では、裏面終端構造２７から離れた領域で行列状に配列されている。
また、図２１に示すように、電界緩和領域４４は、平面視において、裏面終端構造２７で取り囲まれた活性領域７内にストライプ状に配置されていてもよい。ストライプ状の電界緩和領域４４は、図２１に示すように両端部が裏面終端構造２７に接続されていてもよいし、少なくとも一方の端部が裏面終端構造２７から離れていてもよい。また、ストライプ方向は、図２１に示すように半導体層２の端面５に平行である必要はなく、たとえば、半導体層２の端面５に交差する方向（矢印Ｄの方向）に延びていてもよい。
また、図２２に示すように、電界緩和領域４４は、平面視において、裏面終端構造２７で取り囲まれた活性領域７内に格子状に配置されていてもよい。格子状の電界緩和領域４４は、図２２に示すように各端部が裏面終端構造２７に接続されていてもよいし、少なくとも一つの端部が裏面終端構造２７から離れていてもよい。
図２０〜図２２で示した電界緩和領域４４のパターンは、もちろん、図１８および図１９に示した裏面終端構造２７のパターンに組み合わせることもできる。
図２５および図２６は、半導体装置１を金属基板５０に実装したときに生じうる短絡の不具合を説明するための図である。なお、金属基板５０は、後述するドレイン端子７７のアイランド部８０（図３８、図３９）のように、実装時に半導体装置１を支持する部材を含んでいてもよい。
図１０に示したように半導体装置１を双方向スイッチ３９として使用して一方のトランジスタに順方向電圧を印加したとき、他方のトランジスタには逆方向電圧が印加される。たとえば、図１０の左上の「通電時・左→右」の場合、トランジスタ１Ｂに順方向電圧が印加される一方、トランジスタ１Ａには逆方向電圧が印加される。つまり、図２５に示すように、トランジスタ１Ａ（図２５の半導体装置１）のソース電極１８とドレイン電極２４との間に、ソース側が正となる高電圧（たとえば１０００Ｖ）が印加される。
このとき、図５Ｃで示したように、半導体装置１の構成であれば、空乏層３８が半導体層２の端面５（チップ端面５）にまで達することが防止される。しかし、その結果、図２５に示すように、空乏層３８の端部とチップ端面５との間の領域に、半導体層２を介して表面側と同電位（たとえば１０００Ｖ）となる電位分布が発生する。
そのため、図２６に示すように、ドレイン電極２４側をボンディング側として、半田等の接合材５１によって半導体装置１を金属基板５０に実装すると、接合材５１を介して半導体層２と金属基板５０とが短絡するおそれがある。
そこで、図２７の半導体装置５２は、ドレイン電極２４の周縁部に接するように形成され、ドレイン電極２４の周縁２５から半導体層２の端面５までの半導体領域２６を覆う保護絶縁膜５３を有している。
保護絶縁膜５３は、この実施形態では、半導体層２の裏面４から順に積層された第１膜５４および第２膜５５が積層された構造を有している。
第１膜５４は、ドレイン電極２４の周縁部と半導体層２との間に挟まれて配置されており、第２膜５５は、ドレイン電極２４の周縁部に乗り上がったオーバーラップ部５６を有している。オーバーラップ部５６は、図２７に示すように、その内側周縁５７が第１膜５４の内側周縁５８よりも内側に配置されていてもよく、さらに、内側周縁５７が裏面終端構造２７の内側周縁２８よりも内側に配置されていてもよい。
保護絶縁膜５３は、各種絶縁材料で構成することができる。使用可能な材料としては、たとえば、ＳｉＯ２、ＳｉＮ、ポリイミド等が挙げられる。これらのうち、好ましくは、ＳｉＯ２またはＳｉＮを第１膜５４に使用し、ポリイミドを第２膜５５に使用する。ＳｉＯ２およびＳｉＮをドレイン電極２４等の金属膜上に形成したときの製膜性は、ポリイミド等の樹脂膜に比べて良好でないので、これらを第１膜５４として使用することで、保護絶縁膜５３の接着性を向上することができる。
また、保護絶縁膜５３は、半導体層２の裏面４を基準にして下記式（１）を満たす厚さｔを有していてもよい。この厚さｔは、保護絶縁膜５３におけるチップ端面５からドレイン電極２４の周縁２５までの部分（半導体領域２６上の部分）の厚さである。図２７のように保護絶縁膜５３が第１膜５４および第２膜５５の積層膜である場合には、第１膜５４および第２膜５５の厚さの和であってよい。
ｔ＞Ｖ／（３ＭＶ／ｃｍ）・・・（１）
（式（１）中、Ｖは、ソース電極１８とドレイン電極２４との間に逆方向に印加される電圧を示している。）
たとえば、保護絶縁膜５３がＳｉＯ２である場合、ソース−ドレイン間の印加電圧Ｖと保護絶縁膜５３の厚さｔとの関係は次の通りであってもよい。
印加電圧Ｖ＝６５０Ｖ：厚さｔ＞２．２μｍ
印加電圧Ｖ＝１２００Ｖ：厚さｔ＞４．０μｍ
印加電圧Ｖ＝１７００Ｖ：厚さｔ＞５．７μｍ
印加電圧Ｖ＝３０００Ｖ：厚さｔ＞１０．０μｍ
そして、この半導体装置５２によれば、金属基板５０へのボンディング側のドレイン電極２４の周縁２５から半導体層２の端面５までの半導体領域２６が保護絶縁膜５３で覆われている。これにより、ドレイン電極２４を金属基板５０に接合して実装したときに、半導体層２の半導体領域２６と、接合材５１および金属基板５０との接触を防止できるので、半導体層２と金属基板５０との間の短絡を防止することができる。
次に、図２８Ａ〜図２８Ｆを参照して、半導体装置５２の製造方法について説明する。
図２８Ａ〜図２８Ｆは、図２７の半導体装置５２の製造工程を工程順に示す図である。なお、図２８Ａ〜図２８Ｆでは、半導体装置５２の製造方法の要点のみを説明するため、半導体装置５２の構成を図２７の構成よりも省略して示している。
半導体装置５２を製造するには、図２８Ａに示すように、まず、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）からなるベース基板３１（ウエハ）上に、エピタキシャル成長によって、ベース基板３１よりも低濃度の半導体層２が形成される。次に、公知の半導体製造技術によって、半導体層２の表面部に前述のＭＩＳトランジスタ構造８が形成される。その後、層間絶縁膜１６およびソース電極１８が形成される。
次に、図２８Ｂに示すように、ベース基板３１が除去されることによって、半導体層２の裏面４全体が露出する。
次に、図２８Ｃに示すように、半導体層２の裏面４に選択的に開口を有するレジスト膜（図示せず）が形成され、当該レジスト膜を介して、半導体層２の裏面４にｐ型不純物（たとえばアルミニウム（Ａｌ））イオンが注入される。その後、レーザアニールを行うことによって、ｐ型不純物が活性化されて裏面終端構造２７が形成される。
次に、図２８Ｄに示すように、たとえばＣＶＤ法によって、ＳｉＯ２やＳｉＮ等の絶縁膜が半導体層２の裏面４全体に形成され、選択的にエッチングされることによって、第１膜５４が形成される。
次に、図２８Ｅに示すように、たとえばスパッタ法によって、金属膜が半導体層２の裏面４全体に形成され、選択的にエッチングされることによって、ドレイン電極２４が形成される。
次に、図２８Ｆに示すように、ポリイミド等の樹脂膜が半導体層２の裏面４全体に塗布され、選択的な露光・現像でパターニングされることによって、第２膜５５が形成される。これにより、第１膜５４および第２膜５５からなる保護絶縁膜５３が形成される。
その後は、ドレイン電極２４の周縁２５から離れた位置に設定されたダイシングライン（図示せず）に沿って半導体層２が切断される。これにより、個片化された半導体装置５２が得られる。
＜保護絶縁膜５３のバリエーション＞
図２９および図３０は、図２７の保護絶縁膜５３の他の形態を示す図である。
保護絶縁膜５３は、図２９に示すように、前述の第１膜５４の単層膜であってもよいし、図３０に示すように、前述の第２膜５５の単層膜であってもよい。図３０の場合、保護絶縁膜５３（第２膜５５）は、ドレイン電極２４の周縁２５から半導体層２の端面５までの半導体領域２６に接するように形成される。
＜素子構造のバリエーション＞
図３１〜図３４は、図２７の半導体装置５２の素子構造のバリエーションを説明するための図である。図３１〜図３４において、図２７の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。
半導体装置５２は、図２７では素子構造として半導体層２の表面部にＭＩＳトランジスタ構造８を有していたが、たとえば図３１に示すように、半導体層２の表面部にＩＧＢＴ構造５９を有していてもよい。ＩＧＢＴ構造５９は、ＭＩＳトランジスタ構造８と異なる構成として、ｐ型ボディ領域９に代えてｐ型ベース領域６０と、ｎ＋型ソース領域１０に代えてｎ＋型エミッタ領域６１と、ｐ＋型ボディコンタクト領域１３に代えてｐ＋型ベースコンタクト領域６２と、ソース電極１８に代えてエミッタ電極６３と、ドレイン電極２４に代えてコレクタ電極６４とを含んでいてもよい。
半導体層２の裏面部には、ｐ型コレクタ領域６５が形成されている。コレクタ電極６４は、ｐ型コレクタ領域６５にオーミック接触している。また、裏面終端構造２７は、一部がｐ型コレクタ領域６５に重なるように形成されている。
また、半導体装置５２は、たとえば図３２に示すように、半導体層２の表面部にＪＦＥＴ構造６６を有していてもよい。ＪＦＥＴ構造６６は、ＭＩＳトランジスタ構造８と異なる構成として、ゲート絶縁膜１１に代えてｐ型ゲート領域６７を含んでいる。
また、半導体装置５２は、たとえば図３３に示すように、ＭＩＳトランジスタ構造８が半導体層２の表面３側および裏面４側の両方の表面部に形成されたＭＩＳ型双方向スイッチとして構成されていてもよい。この場合、ドレイン電極２４が、裏面４側のＭＩＳトランジスタ構造８のソース電極として機能する。つまり、表面３側および裏面４側の一方のＭＩＳトランジスタ構造８に順方向電圧が印加されているとき、他方のＭＩＳトランジスタ構造８には逆方向電圧が印加されることとなる。このようなＭＩＳ型双方向スイッチは、たとえば、表面側にＭＩＳトランジスタ構造８が形成された半導体ウエハの裏面同士を貼り合わせることによって作製することができる。
さらに、半導体装置５２は、たとえば図３４に示すように、ＪＦＥＴ構造６６が半導体層２の表面３側および裏面４側の両方の表面部に形成されたＪＦＥＴ型双方向スイッチとして構成されていてもよい。また、半導体装置５２は、図示しないトレンチゲート型のＭＩＳトランジスタ構造やＩＧＢＴであってもよい。
＜半導体層と金属基板との間の短絡を防止できる他の実施形態＞
図２７〜図３４では、半導体層と金属基板との間の短絡を防止できる実施形態の一例を示したが、当該効果は他の実施形態で発現することもできる。
つまり、図３５に示すように、裏メタル６８（たとえば、図２７のドレイン電極２４）の外側に、半導体層２の一部が半導体領域２６として露出している構成では、表メタル６９と裏メタル６８との間に、表側が正となる高電圧（たとえば１０００Ｖ）が印加されると、空乏層３８の端部とチップ端面５との間の領域に、半導体層２を介して表面側と同電位（たとえば１０００Ｖ）となる電位分布が発生する。
そのため、図３６に示すように、裏メタル６８側をボンディング側として、半田等の接合材５１によって半導体装置を金属基板５０に実装すると、接合材５１を介して半導体層２と金属基板５０とが短絡するおそれがある。また、図３７に示すように、たとえ接合材５１を薄くして半導体層２と金属基板５０との接触を防止しても、半導体層２と、金属基板５０または接合材５１との距離が短く、これらの間で放電を生じるおそれがある。そのため、上記のような保護絶縁膜５３を形成していないと、トランジスタを逆阻止デバイスとして使用するときの耐圧が高いとは言えない。
そこで、この種の不具合を解決する他の形態として、たとえば図３８および図３９に示す形態を提案できる。
図３８は、本発明の他の実施形態に係る半導体パッケージ７１の模式的な斜視図である。図３９は、図３８の半導体パッケージ７１の部分的な断面図である。図３８および図３９において、図１〜図３７の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。また、図３８では、明瞭化のため、樹脂パッケージ７５の内部を透視して示している。
本発明の半導体装置の一例としての半導体パッケージ７１は、半導体チップ７２と、基板端子７３と、スペーサ７４と、樹脂パッケージ７５とを含む。
半導体チップ７２は、図１〜図３に示した半導体装置１と同じ構成であってよい。つまり、半導体チップ７２は、ボンディング側の表面（半導体チップ７２ではドレイン側の裏面４）に、裏面終端構造２７等の不純物領域パターン７６を有している。なお、半導体チップ７２の素子構造としては、ＭＩＳトランジスタ構造８に限らず、ＩＧＢＴ構造５９（図３１）、ＪＦＥＴ構造６６（図３２）、両面がＭＩＳトランジスタ構造（図３３）、両面がＪＦＥＴ構造６６（図３４）であってもよい。
基板端子７３は、たとえばＣｕ等の金属材料からなる板（金属基板）であり、ドレイン端子７７と、ソース端子７８と、ゲート端子７９とを含む。
ドレイン端子７７は、平面視四角形状のアイランド部８０と、アイランド部８０の一辺から延びる直線状の端子部８１とを含む。ソース端子７８およびゲート端子７９は、ドレイン端子７７の端子部８１に平行な直線状に形成されており、中央のドレイン端子７７（端子部８１）を幅方向両側から挟むように、それぞれ、紙面右側および紙面左側に配置されている。
アイランド部８０は、半導体チップ７２を支持するためのものであり、半導体チップ７２よりも大きな面積を有している。これにより、アイランド部８０は、半導体チップ７２の実装状態（図３８および図３９の状態）において、半導体チップ７２よりも外側の部分であって半導体チップ７２を取り囲む外周部８８を有している。
スペーサ７４は、たとえばＣｕ等の金属材料（Ｃｕ、Ｃｕを含む合金、または表面をＣｕでめっきした金属等）からなり、アイランド部８０上にアイランド部８０と一体的に設けられている。アイランド部８０とスペーサ７４との一体構造は、たとえば、金属基板を準備し、当該金属基板をスペーサ７４の形状に合わせてエッチングしたり加工したりすることで作製できる。
スペーサ７４は、この実施形態ではアイランド部８０の表面に対して垂直な側面（周面８３）を有する直方体形状に形成されており、半導体チップ７２の裏面メタル（ドレイン電極２４）よりも小さな平面面積を有している。スペーサ７４は、その全体が半導体チップ７２の内方領域に収まるように、半導体チップ７２とアイランド部８０との間に配置されている。そして、半導体チップ７２は、スペーサ７４の頂面に設けられた接合材８２（半田、銀ペースト等）によって、スペーサ７４に接合されている。これにより、半導体チップ７２は、ドレイン電極２４よりも小さな平面面積の柱状のスペーサ７４を介し、スペーサ７４の周面８３よりも外側の半導体領域２６が浮いた状態で、アイランド部８０に支持されている。したがって、半導体チップ７２の半導体領域２６とアイランド部８０との間には、スペーサ７４の高さとほぼ同等の高さＨを有する空間８４が形成されており、この空間８４には樹脂パッケージ７５の材料が入り込んでいる。
ここで、スペーサ７４のサイズ（幅および高さ）は、半導体チップ７２に要求される耐圧を考慮して設計することが好ましい。図３８および図３９の半導体チップ７２に高い逆方向電圧を印加すると、アイランド部８０、スペーサ７４、接合材８２およびドレイン電極２４は全て同電位の０Ｖとなる。このとき、半導体領域２６は高電位（たとえば１０００Ｖ）となることから、半導体領域２６から垂直方向および水平方向の耐圧を考慮しなければならない。垂直方向に関しては、高電位となる半導体領域２６とアイランド部８０との距離（空間８４の高さＨ）であり、水平方向に関しては、当該半導体領域２６と接合材８２との距離Ｌである。
たとえば、１０００Ｖの逆方向耐圧が要求される半導体チップ７２において、樹脂パッケージ７５の樹脂材料（たとえば、エポキシ樹脂等）の耐圧が１ｍｍ当たり１０ｋＶ〜３０ｋＶである場合には、高さＨおよび距離Ｌが１００μｍを超える大きさとなるようにスペーサ７４のサイズを設計すればよい。
半導体チップ７２のドレイン電極２４は、スペーサ７４を介してアイランド部８０に電気的に接続される。一方、半導体チップ７２のソース電極１８およびゲートパッド４７は、それぞれ、ボンディングワイヤ８５，８６を介して、ソース端子７８およびゲート端子７９に電気的に接続される。
樹脂パッケージ７５は、ドレイン端子７７の端子部８１、ソース端子７８およびゲート端子７９のそれぞれの一部が露出するように、半導体チップ７２等を封止している。
以上のように、この半導体パッケージ７１では、逆方向電圧印加時にボンディング側の半導体領域２６に高い電位分布（たとえば１０００Ｖ）が発生しても、スペーサ７４があることで、当該電位分布とアイランド部８０との絶縁距離を稼ぐことができる。その結果、半導体層２とアイランド部８０との間の放電を防止することができる。
また、スペーサ７４が半導体チップ７２の裏面メタル（ドレイン電極２４）よりも小さな平面面積を有している。したがって、半導体チップ７２とスペーサ７４との接合の際、接合材８２をスペーサ７４の頂面の面積に適した量で準備しておけば、接合後に、余分な接合材８２が水平方向に広がり過ぎて半導体層２に接触することを防止することができる。その結果、接合材８２を介して半導体層２とスペーサ７４とが短絡することを防止することもできる。
なお、スペーサ７４は、上記のようにアイランド部８０と一体的な直方体形状に限らず、他の形状であってもよい。
たとえば、図４０に示すように、直方体形状のスペーサ７４がアイランド部８０とは独立して形成され、半田等の接合材８７を介してアイランド部８０に接合されていてもよい。この場合、スペーサ７４とアイランド部８０とを異なる材料で作製できる利点があるが、接合材８７に使用される半田の熱抵抗が低くないため、効率よく熱を逃がすという観点から見れば、スペーサ７４とアイランド部８０とを一体的に構成する方が良い。
また、図４１に示すように、スペーサ７４の周面８３は、アイランド部８０の表面に対して傾斜した面であってよい。たとえば、スペーサ７４は、その頂部に向かって径が狭まるようにテーパ状の周面８３を有していてもよい。
また、図４２に示すように、スペーサ７４の周面８３は、スペーサ７４の内方へ凹む凹面であってもよい。このような凹状の周面８３は、たとえば等方性のウエットエッチングでスペーサ７４を作製することによって形成することができる。
また、スペーサ７４は、アイランド部８０と半導体層２との距離を稼ぐことができるものであれば、図３８〜図４２に示したようにアイランド部８０上に柱状（ブロック状）に形成されていなくてもよい。たとえば、スペーサ７４は、図４３に示すように、アイランド部８０の一部を選択的に突出させて形成された中空の凸部であってもよい。このような中空のスペーサ７４は、たとえばドレイン端子７７を構成する金属基板をプレス加工等することによって形成することができる。
また、半導体チップ７２は、図３９では、図１と同様にボンディング側の反対側（図３９では半導体層２の表面３側）にも不純物領域パターン（ＭＩＳトランジスタ構造８、表面終端構造２０等）が形成されていた。しかし、たとえば図４４に示すダイオードのフリップチップボンディング形態のように、ボンディング側の反対側には当該不純物領域パターンが形成されていなくてもよい。一例としては、半導体層２のボンディング側にｐ＋型アノード領域８９のパターンが形成されている一方、ボンディング側の反対側はその全体がｎ＋型カソード領域９０であってもよい。この場合、ｎ＋型カソード領域９０に接するカソード電極９１が半導体層２の表面３の全面に形成され、ｐ＋型アノード領域８９に接するアノード電極９２が半導体層２の裏面４の一部に選択的に形成されていてもよい。
さらに、図４５に示すように、半導体チップ７２においても、図２７等で示した保護絶縁膜５３によって半導体領域２６が覆われていてもよい。これにより、半導体チップ７２の逆方向耐圧を一層高めることができる。
以上、本発明の実施形態を説明したが、本発明は、前述した形態の他の形態で実施することもできる。
たとえば、前述の実施形態では、半導体層２がＳｉＣからなる場合のみを示したが、半導体層２の材料は、ＧａＮ等のワイドバンドギャップ型と称される他の材料であってもよいし、半導体層２がＳｉであってもよい。また、本発明の実施形態の半導体装置を電源装置の双方向スイッチとして用いれば、耐圧の信頼性を向上させたオン損失の小さな電源装置を容易に得られるようになる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、前記「発明が解決しようとする課題」として、以下の課題を提起できる。
たとえば、特許文献１の構成では、ｎ型ＳｉＣ層の裏面にショットキー接合を形成するために、エッチングによってｐ＋型ＳｉＣ基板にトレンチを形成しなければならない。エッチングによってトレンチの深さを細かく制御することは難しく、トレンチがｎ型ＳｉＣ層にまで届かなかったり、ｎ型ＳｉＣをオーバーエッチングしたりするおそれがある。また、エッチングが基板の厚さ方向だけでなく横方向にも進行するため、基板の平面方向に関しても、設計通りの幅を有するトレンチを形成することが困難である。
そこで、本発明の第２の目的は、ドリフト領域とドレイン電極とのショットキー接合によって良好な逆方向耐圧を発現でき、かつ、当該ショットキー接合を精度良く形成することができるＳｉＣ半導体装置およびその製造方法を提供することである。
本発明の第３の目的は、逆方向電圧印加時に形成される電位障壁によって第１電極と第２電極との間に良好な逆方向耐圧を発現でき、さらに、第１電極を金属基板に接合して実装したときに、半導体層と金属基板との間の短絡を防止できる半導体装置を提供することである。
上記第２および第３の目的を達するため、前述の実施形態からは、下記の特徴を抽出できる。
たとえば、表面および当該表面に交差する方向に延びる端面を有する半導体層と、前記半導体層の表面部に形成された第２導電型のボディ領域と、前記ボディ領域の表面部に形成された第１導電型のソース領域と、前記半導体層の裏面に露出するように形成され、前記ボディ領域によって前記ソース領域から分離されている第１導電型のドリフト領域と、絶縁膜を挟んで前記ボディ領域に対向するゲート電極と、前記半導体層の裏面において前記ドリフト領域にショットキー接合され、前記半導体層の端面よりも内側に離れた位置に周縁を有するドレイン電極と、前記半導体層の裏面部に形成され、前記ドレイン電極の周縁部に重なるように配置されている裏面終端構造とを含む、半導体装置である。
この半導体装置は、たとえば、下記の半導体装置の製造方法によって得ることができる。当該半導体装置の製造方法は、第１導電型の半導体層を含む半導体ウエハにおいて、当該半導体層の表面部にトランジスタ構造を形成する工程と、前記半導体層の裏面の周辺部に、前記トランジスタに逆方向耐圧を向上させるための裏面終端構造を選択的に形成する工程と、前記半導体層の裏面に、その周縁部が前記裏面終端構造に少なくとも一部が重なるように裏面電極を選択的に形成して、前記半導体層に前記裏面電極をショットキー接合させる工程と、前記裏面電極の周縁から離れた位置に設定されたダイシングラインに沿って前記半導体層を切断する工程とを含む。
この方法によれば、半導体層におけるショットキー接合面（裏面）に対して裏面電極を所望の大きさで形成することによってショットキー接合面積を設定できる。たとえば、半導体層の裏面全体に電極膜を形成し、当該電極膜をパターニングすることによって所望の大きさの裏面電極を簡単に得ることができる。
そして、得られた半導体装置では、たとえばソース−ドレイン間に逆方向電圧が印加されたときに、ボディ領域とドリフト領域とのｐｎ接合によるボディダイオードを介して半導体層の内部を厚さ方向に流れる電流を、当該ショットキー接合のショットキー障壁によって阻止することができる。さらに、ドレイン電極（裏面電極）の周縁部に重なるように裏面終端構造が形成されているため、逆方向電圧印加時に、空乏層が半導体層の端面（チップ端面）にまで達することを防止することができる。これにより、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、前記半導体装置は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止ＭＩＳＦＥＴとして良好に使用することができる。
前記半導体装置では、前記裏面終端構造は、前記ドリフト領域よりも高い抵抗を有する第１高抵抗領域を含んでいてもよい。この場合、前記半導体層がＳｉＣであって、前記第１高抵抗領域は、１×１０１４ｃｍ−３〜１×１０２１ｃｍ−３の結晶欠陥濃度を有していてもよい。
前記半導体装置では、前記裏面終端構造は、第２導電型の第１不純物領域を含んでいてもよい。この場合、前記半導体層がＳｉＣであって、前記第１不純物領域は、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の不純物濃度を有していてもよい。
前記半導体装置では、前記裏面終端構造は、前記ドレイン電極の周縁よりも内側の内側周縁と、前記ドレイン電極の周縁よりも外側であって前記半導体層の端面よりも内側に離れた位置の外側周縁とを有していてもよい。
前記半導体装置では、前記外側周縁の前記半導体層の端面からの距離は、前記裏面終端構造に生じる空乏層が前記半導体層の端面に達しない距離であってもよい。
前記半導体装置では、前記裏面終端構造の外側周縁は、前記裏面終端構造に生じる空乏層が広がる範囲よりも前記ドレイン電極よりの位置に配置されていてもよい。
前記半導体装置では、前記裏面終端構造は、前記ドレイン電極の周縁部に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。
前記半導体装置では、前記裏面終端構造は、前記ドリフト領域よりも高い抵抗を有する高抵抗領域であって、前記半導体層の端面に達するように形成されていてもよい。
前記半導体装置は、前記半導体層の表面側および裏面側の少なくとも一方に形成され、前記ドリフト領域よりも高い不純物濃度を有する第１導電型のフィールドストップ層を含んでいてもよい。この場合、前記フィールドストップ層は、前記半導体層の表面または裏面から離れた深さ位置に配置されていてもよいし、前記半導体層の表面または裏面に達するように形成されていてもよい。
この構成によれば、ソース−ドレイン間に電圧が印加されたときに、低電圧側から延びる空乏層が高電圧側の導電パターン（たとえば、ＭＩＳトランジスタ構造）にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。
前記半導体装置は、前記裏面終端構造よりも内側の領域において前記半導体層の裏面部に形成され、前記ドレイン電極に接している電界緩和領域を含んでいてもよい。
この構成によれば、ドリフト領域とドレイン電極との間のショットキー界面の電界を緩和することができる。これにより、ドレイン電極として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。
前記半導体装置では、前記電界緩和領域は、前記ドリフト領域よりも高い抵抗を有する第２高抵抗領域を含んでいてもよい。この場合、前記第２高抵抗領域は、１×１０１４ｃｍ−３〜１×１０２１ｃｍ−３の結晶欠陥濃度を有していてもよい。
前記半導体装置では、前記電界緩和領域は、第２導電型の第２不純物領域を含んでいてもよい。この場合、前記第２不純物領域は、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の不純物濃度を有していてもよい。
前記半導体装置では、前記裏面終端構造よりも内側の領域において前記半導体層の裏面は略一様な平坦部を有しており、前記電界緩和領域は、当該平坦部に形成されていてもよい。
前記半導体装置では、前記裏面終端構造よりも内側の領域において前記半導体層の裏面には選択的にトレンチが形成されており、前記電界緩和領域は、当該トレンチの内面に沿って前記ドリフト領域内に形成されていてもよい。
前記半導体装置では、前記電界緩和領域は、平面視において離散的に配置されていてもよいし、平面視においてストライプ状に配置されていてもよいし、平面視において格子状に配置されていてもよい。
前記半導体装置は、前記半導体層の表面側に形成され、前記ソース領域に接続されたソース電極と、前記ソース電極の周縁部に、少なくとも一部が前記ソース電極に重なるように配置された表面終端構造とをさらに含んでいてもよい。
また、前記半導体装置の製造方法では、前記裏面終端構造を形成する工程は、前記半導体層の裏面に第２不純物イオン、プロトンまたは電子線を照射した後、レーザアニールまたは５００℃以下の熱処理によって、前記裏面終端構造を、前記半導体層よりも高い抵抗を有する高抵抗領域に変質させる工程を含み、前記裏面終端構造の一端は前記切断された面と面一になっていてもよい。
前記半導体装置の製造方法では、前記裏面終端構造を形成する工程は、前記半導体層の裏面に第２不純物イオンを注入した後、レーザアニールによって前記裏面終端構造を活性化させ、前記裏面終端構造を第２導電型の第１不純物領域に変質させる工程を含み、前記裏面終端構造の一端は前記半導体装置に逆方向の電圧を印加した時に生じる空乏層よりも前記裏面電極側の長さになっていてもよい。
前記半導体装置の製造方法は、前記裏面電極の周縁と一部がオーバーラップする保護絶縁層を形成する工程をさらに含んでいてもよい。
また、他の形態に係る半導体装置は、ダイボンディング側の第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面に交差する方向に延びる端面を有し、活性領域および前記活性領域を取り囲む外周領域が形成された半導体層と、前記半導体層の第１面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第１電極と、前記半導体層の第１面側の表面部に形成され、前記第１電極の周縁部に重なるように配置されている第１終端構造と、前記半導体層の第２面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第２電極と、少なくとも前記第１電極の周縁部に接するように形成され、前記第１電極の周縁から前記半導体層の端面までの前記半導体層の半導体表面を覆う保護絶縁膜とを含み、前記第１電極と前記第２電極との間に逆方向電圧が印加されたときに、前記第１面および前記第２面の一方に形成される電位障壁によって前記第１電極と前記第２電極との間に逆方向に流れる電流を低減する。
この構成によれば、第１電極−第２電極間に逆方向電圧が印加されたときに、半導体層の内部を厚さ方向に流れる電流を、第１面および第２面の一方に形成される電位障壁によって阻止することができる。さらに、半導体層の第１面および第２面の両面に終端構造が形成されているため、逆方向電圧印加時に、空乏層が半導体層の端面（チップ端面）にまで達することを防止することができる。これにより、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、前記半導体装置は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止デバイスとして良好に使用することができる。
さらに、ボンディング側の第１電極の周縁から半導体層の端面までの半導体層の半導体表面が保護絶縁膜で覆われている。これにより、第１電極を金属基板に接合して実装したときに、半導体層の半導体表面と金属基板との接触を防止できるので、半導体層と金属基板との間の短絡を防止することができる。
前記他の形態に係る半導体装置は、前記半導体層の第２面側の表面部に形成され、前記第２電極の周縁部に重なるように配置されている第２終端構造をさらに含んでいてもよい。
前記他の形態に係る半導体装置では、前記第１電極の周縁部と、前記保護絶縁膜の一部とはオーバーラップしていてもよい。
前記他の形態に係る半導体装置では、前記保護絶縁膜は、前記第１電極の周縁部と前記半導体層に挟まれた第１膜と、前記第１膜上に形成され、前記第１電極の周縁部にオーバーラップしている第２膜とを含む積層構造を有していてもよい。
前記他の形態に係る半導体装置では、前記第１膜はＳｉＯ２またはＳｉＮからなり、前記第２膜はポリイミドからなっていてもよい。
前記他の形態に係る半導体装置では、前記保護絶縁膜は、前記半導体表面を基準にして下記式（１）を満たす厚さｔを有していてもよい。
ｔ＞Ｖ／（３ＭＶ／ｃｍ）・・・（１）
（式（１）中、Ｖは、前記第１電極と前記第２電極との間に印加される電圧を示している。）
前記他の形態に係る半導体装置では、前記半導体層の第２面側の表面部に形成されたＭＩＳＦＥＴ構造を含み、前記第１電極は、前記半導体層の第１面において前記半導体層にショットキー接合されていてもよい。
前記他の形態に係る半導体装置では、前記半導体層の第２面側の表面部に形成されたＩＧＢＴ構造を含んでいてもよい。
前記他の形態に係る半導体装置では、前記半導体層の第２面側の表面部に形成されたＪＦＥＴ構造を含み、前記第１電極は、前記半導体層の第１面において前記半導体層にショットキー接合されていてもよい。
前記他の形態に係る半導体装置では、前記半導体層の第１面側および第２面側の両方の表面部に形成されたＭＩＳＦＥＴ構造を含んでいてもよい。
前記他の形態に係る半導体装置では、前記半導体層の第１面側および第２面側の両方の表面部に形成されたＪＦＥＴ構造を含んでいてもよい。
前記他の形態に係る半導体装置では、前記半導体層は、Ｓｉ、ＳｉＣ、ＧａＮのいずれかからなっていてもよい。
本出願は、２０１５年１２月１１日に日本国特許庁に提出された特願２０１５−２４２４８６号、２０１６年６月１０日に日本国特許庁に提出された特願２０１６−１１６４６６号、および２０１６年６月２２日に日本国特許庁に提出された特願２０１６−１２３８１７号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１ 半導体装置
２ 半導体層
３ （半導体層の）表面
４ （半導体層の）裏面
５ （半導体層の）端面
８ ＭＩＳトランジスタ構造
９ ｐ型ボディ領域
１０ ｎ＋型ソース領域
１１ ゲート絶縁膜
１２ ゲート電極
１５ ｎ−型ドリフト領域
１８ ソース電極
２０ 表面終端構造
２４ ドレイン電極
２５ （ドレイン電極の）周縁
２７ 裏面終端構造
２８ 内側周縁
２９ 外側周縁
３１ ベース基板
３４ 金属膜
３６ ダイシングライン
４０ リサーフ層
４１ ガードリング層
４２ 表面側フィールドストップ層
４３ 裏面側フィールドストップ層
４４ 電界緩和領域
４５ 平坦部
４６ トレンチ
５０ 金属基板
５１ 接合材
５２ 半導体装置
５３ 保護絶縁膜
５４ 第１膜
５５ 第２膜
５６ オーバーラップ部
５７ 内側周縁
５８ 内側周縁
５９ ＩＧＢＴ構造
６６ ＪＦＥＴ構造
７１ 半導体パッケージ
７２ 半導体チップ
７３ 基板端子
７４ スペーサ
７５ 樹脂パッケージ
７６ 不純物領域パターン
７７ ドレイン端子
７８ ソース端子
７９ ゲート端子
８０ アイランド部
８１ 端子部
８２ 接合材
８３ 周面
８４ 空間
８５ ボンディングワイヤ
８６ ボンディングワイヤ
８７ 接合材
８８ 外周部
８９ ｐ＋型アード領域
９０ ｎ＋型カソード領域
９１ カソード電極
９２ アノード電極

Claims (16)

  1. ダイボンディング側の第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面に交差する方向に延びる端面を有する半導体層、前記第１面に形成され、前記端面よりも内側に離れた位置に周縁を有する第１電極、および前記第２面に形成された第２電極を有する半導体チップと、
    前記半導体チップがダイボンディングされる導電性基板と、
    前記導電性基板上で前記半導体チップを支持する、前記第１電極よりも小さな平面面積を有する導電性スペーサと、
    前記半導体チップおよび前記導電性スペーサを少なくとも封止する樹脂パッケージとを含み、
    前記半導体チップは、前記第１面側の前記半導体層の表面部に、前記第１電極に電気的に接続された第１導電型の第１不純物領域と、前記第１電極よりも外側で露出する第２導電型の第２不純物領域とを有し、
    前記第２不純物領域は、前記第１電極と前記第２電極との間に逆方向電圧が印加されたときに、前記第２電極と同電位となる部分を有しており、
    前記半導体チップの前記導電性スペーサよりも外側の部分と前記導電性基板との間の空間に前記樹脂パッケージの一部が入り込んでいる半導体装置であって、
    前記半導体装置の耐圧をＶＢ１（Ｖ）とし、前記樹脂パッケージの単位長さ当たりの耐圧をＶＢ２（Ｖ／ｍｍ）とし、前記導電性スペーサの周面と前記第２不純物領域の周面との距離をＬとしたとき、前記距離ＬがＶＢ１／ＶＢ２を超える大きさである、半導体装置。
  2. 前記導電性スペーサは、前記導電性基板上に前記導電性基板と一体的に形成された柱状スペーサを含む、請求項１に記載の半導体装置。
  3. 前記柱状スペーサは、前記導電性基板の表面に対して垂直な側面を有する直方体形状に形成されている、請求項２に記載の半導体装置。
  4. 前記柱状スペーサは、前記導電性基板の表面に対して傾斜したテーパ側面を有する形状に形成されている、請求項２に記載の半導体装置。
  5. 前記柱状スペーサは、当該柱状スペーサの内方へ凹む曲面からなる側面を有する形状に形成されている、請求項２に記載の半導体装置。
  6. 前記導電性スペーサは、第２接合材を介して前記導電性基板に接合されている、請求項１に記載の半導体装置。
  7. 前記導電性スペーサおよび前記導電性基板は、互いに異なる材料で形成されている、請求項６に記載の半導体装置。
  8. ダイボンディング側の第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面に交差する方向に延びる端面を有する半導体層、前記第１面に形成され、前記端面よりも内側に離れた位置に周縁を有する第１電極、および前記第２面に形成された第２電極を有する半導体チップと、
    前記半導体チップがダイボンディングされる導電性基板と、
    前記導電性基板の一部を選択的に突出させて形成された中空の導電性スペーサであって、前記第１電極よりも小さな平面面積を有する導電性スペーサと、
    前記半導体チップおよび前記導電性スペーサを少なくとも封止する樹脂パッケージとを含み、
    前記半導体チップは、前記第１面側の前記半導体層の表面部に、前記第１電極に電気的に接続された第１導電型の第１不純物領域と、前記第１電極よりも外側で露出する第２導電型の第２不純物領域とを有し、
    前記第２不純物領域は、前記第１電極と前記第２電極との間に逆方向電圧が印加されたときに、前記第２電極と同電位となる部分を有しており、
    前記半導体チップの前記導電性スペーサよりも外側の部分と前記導電性基板との間の空間に前記樹脂パッケージの一部が入り込んでいる半導体装置であって、
    前記半導体装置の耐圧をＶＢ１（Ｖ）とし、前記樹脂パッケージの単位長さ当たりの耐圧をＶＢ２（Ｖ／ｍｍ）とし、前記導電性スペーサの周面と前記第２不純物領域の周面との距離をＬとしたとき、前記距離ＬがＶＢ１／ＶＢ２を超える大きさである、半導体装置。
  9. 前記導電性スペーサと前記半導体チップの前記第１電極との間に設けられた接合材であって、前記導電性スペーサからはみ出し部が前記第１電極の内側に収まっている接合材を含む、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 少なくとも前記第１電極の周縁部に接するように形成され、前記第１電極の周縁から前記半導体層の端面までを覆う保護絶縁膜をさらに含む、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記半導体チップの前記導電性スペーサよりも外側の部分と前記導電性基板との間の空間に前記樹脂パッケージの一部が入り込んでおり、
    前記半導体チップと前記導電性基板との高さ距離をＨとしたとき、前記高さＨはＶＢ１／ＶＢ２を超える、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記導電性スペーサは、ＣｕまたはＣｕを含む合金、または表面をＣｕでめっきした金属からなる、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記導電性基板は、前記半導体チップが配置されるアイランド部と、前記アイランド部から延びる端子部とを含む、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記半導体チップは、前記半導体層の表面部に複数のトランジスタ形成された活性領域と、前記活性領域を囲むように保護素子が形成された外周領域とを有している、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記半導体層は、ワイドバンドギャップ型の半導体層である、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 請求項１〜１５のいずれか一項に記載の半導体装置を双方向スイッチ回路として用いた、電力変換装置。
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