JP6065154B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素半導体装置に関するものである。
近年、高耐圧かつ低損失を実現することができる次世代の半導体装置として、炭化珪素（ＳｉＣ）を用いた半導体装置（以下、「炭化珪素半導体装置」という。）が注目されている。従来の半導体装置に用いられてきたシリコン（Ｓｉ）と比較して、ＳｉＣは絶縁破壊電界強度が約１０倍となることから、炭化珪素半導体装置は特に高耐圧の電力用半導体装置への展開が期待されている。
炭化珪素半導体装置において、更なる耐圧向上を図るため、Ｎ型の炭化珪素半導体層内のいわゆる終端領域にＰ型のガードリング領域（終端ウェル領域）を設けることで、炭化珪素半導体層とガードリング領域とのＰＮ接合によって形成される空乏層によって逆電圧が印加された際の電界を緩和することが知られている（例えば、特許文献１。）。また、特許文献１記載ＳｉＣからなるショットキバリアダイオード（ＳｉＣ−ＳＢＤ）では、終端領域における炭化珪素半導体層上にフィールド絶縁膜を設け、表面電極の外周端がフィールド絶縁膜上に乗り上がるように形成している。
一方、ＳｉＣ−ＳＢＤにおいて、炭化珪素半導体層およびフィールド絶縁膜上に設けられるショットキー電極（第一表面電極）の外周端にはエッチング残渣が形成されてしまうことがあり、エッチング残渣が形成されるとエッチング残渣周辺に電界集中が発生し炭化珪素半導体装置の不良を招く恐れがある。そこで、ショットキー電極上に設けられる電極パッド（第２表面電極）によりショットキー電極の外周端を覆うことで、ショットキー電極の外周端に形成されるエッチング残渣が露出しないため、炭化珪素半導体装置の不良を抑制することが知られている（例えば、特許文献２参照。）
特表２００６−５１６８１５号公報 特開２０１３−２１１５０３号公報
しかしながら、電極パッドによってショットキー電極の外周端を覆うと、フィールド絶縁膜上において電極パッドの外周端が外周側に張り出すこととなるが、電極パッドの張り出し幅が大きくなると、スイッチング時において電極パッドの外周端周辺における電界が増大し、フィールド絶縁膜や電極パッドの外周端を覆う表面保護膜の絶縁破壊が発生し、素子不良を招く恐れがあることを発明者らは新たに発見した。このようなスイッチング時において電極パッドの外周端に発生する電界集中は、以下のようなメカニズムで生じるものと推察される。
上述のように、炭化珪素半導体装置のオフ状態、すなわち、一定の電圧が印加された静的な状態において、終端領域に設けられる終端ウェル領域から空乏層が伸びることで電圧を保持し電界緩和を図っているが、炭化珪素半導体装置のオン状態からオフ状態へと切り替わるスイッチング状態では、高速に高電圧が印加されることになるため、終端ウェル領域からの空乏層の伸びが遅れると、終端ウェル領域による電界緩和効果が十分に発揮されないことがある。特に、炭化珪素半導体装置では、同耐圧のシリコン半導体装置よりも高速でのスイッチングが可能となるとともに、アクセプタレベルが従来のシリコン半導体と比較して深く空乏層の伸びが遅くなることから、スイッチング時に高速で印加される電圧に対して終端ウェル領域からの空乏層の伸びが遅れ電界緩和が十分に発揮されない。そして、終端ウェル領域の外周側で十分に電圧を保持することができなくなった場合、終端ウェル領域内部にまで等電位線が入りこむこととなり、かかる場合電極パッドの外周端がフィールド絶縁膜上において外周側に張り出していると、角部となる電極パッド周辺における等電位線の密度が高くなり、表面電極の外周端において電界集中が発生してしまい、素子不良を招く恐れがあった。
このようなスイッチング時における終端ウェル領域による電界緩和効果の低下を防ぐため、終端ウェル領域におけるＰ型ドーズ量を増加させ空乏層の伸びを促進させることが考えられるが、スイッチング時における電界緩和を考慮して終端ウェル領域のＰ型ドーズ量を最適化すると、静的なオフ状態における電界が増大してしまい耐圧低下を招く恐れがあった。つまり、従来の炭化珪素半導体装置においては、静的なオフ状態における電界緩和と、動的なスイッチング時における電界緩和の両立が困難となり、素子耐圧を十分に向上させることが困難となっていた。
本発明は、上述のような問題を解決するためになされたもので、オフ状態における電界増加を抑制しつつ、スイッチング時における電界を緩和し、素子耐圧を向上させることができる炭化珪素半導体装置を提供することを目的とする。
本発明にかかる炭化珪素半導体装置は、第一導電型の炭化珪素基板と、炭化珪素基板の表面上に形成されたフィールド絶縁膜と、炭化珪素基板の表面上であってフィールド絶縁膜よりも内周側に形成されるとともにフィールド絶縁膜に乗り上げて形成された第一表面電極と、第一表面電極を覆い第一表面電極の外周端を越えてフィールド絶縁膜上に延在する第二表面電極と、炭化珪素基板内の上部において第一表面電極の少なくとも一部と接して形成され炭化珪素基板内において第二表面電極の外周端よりも外周側に延在する第二導電型の終端ウェル領域と、第二表面電極の外周端を覆うようにフィールド絶縁膜上および第二表面電極上に形成され絶縁材料からなる表面保護膜と、炭化珪素基板の裏面に形成された裏面電極とを備え、ｄＶ／ｄｔの値が１０ｋＶ／μｓ以上のスイッチング時に第二表面電極の外周下端に印加される電界強度がフィールド絶縁膜又は表面保護を構成する絶縁材料の絶縁破壊強度のうち小さい方の絶縁破壊強度と等しくなると算出される場合の第二表面電極の外周端とフィールド絶縁膜の内周端との距離よりも第二表面電極の外周端とフィールド絶縁膜の内周端との距離が小さいものである。
本発明にかかる炭化珪素半導体装置によれば、スイッチング時において終端ウェル領域からの空乏層の伸びが遅れ、等電位線が終端ウェル領域内部にまで入りこんだとしても、第二表面電極の外周下端に印加される電界強度がフィールド絶縁膜および表面保護膜の絶縁破壊強度より小さくなるよう、第二表面電極の外周端が内周側に位置しているため、第二表面電極の外周端周辺における等電位線の密度を低減し、オフ状態における電界増加を抑制しつつ、スイッチング時における第二表面電極の外周端周辺における電界を抑制することができる。
本発明の実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態１の比較例にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態１の比較例にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態１にかかるシミュレーション結果を示すグラフである。 本発明の実施の形態１にかかるシミュレーション結果を示すグラフである。 本発明の実施の形態１にかかるシミュレーション結果を示すグラフである。 本発明の実施の形態１にかかるシミュレーション結果を示すグラフである。 本発明の実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態２の比較例にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態２にかかる炭化珪素半導体装置の変形例の構成を示す断面図である。 本発明の実施の形態２にかかる炭化珪素半導体装置の変形例の構成を示す断面図である。 本発明の実施の形態２にかかる炭化珪素半導体装置の変形例の構成を示す断面図である。 本発明の実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態３の変形例にかかる炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態３の変形例にかかる炭化珪素半導体装置の構成を示す断面図である。
本明細書において、各領域の「単位面積当たりの不純物量［ｃｍ−２］」とは各領域における不純物濃度を深さ方向に積分することで算出される値を示すこととする。また、各領域の不純物濃度が濃度プロファイルを有する場合において、各領域の「不純物濃度［ｃｍ−３］」とは各領域における不純物濃度のピーク値を示すものとし、各領域の不純物濃度が濃度プロファイルを有する場合において、各領域の「厚さ」は不純物濃度が当該領域における不純物濃度のピーク値の１／１０の値以上となる領域までの厚さとする。ただし、各領域における「ドーズ量［ｃｍ−２］」を算出する際にいう「不純物濃度」については、不純物濃度のピーク値ではなく、実際の不純物濃度とする。
また、本明細書において、「〜上」という場合、構成要素間に介在物が存在することを妨げるものではない。例えば、「Ａ上に設けられたＢ」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも含む。
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置１００の構成を説明する。以下、第一導電型をＮ型とし第二導電型をＰ型とするＮ型のＳｉＣ−ＳＢＤ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）について例示して説明するが、第一導電型をＰ型とし第二導電型をＮ型とするＰ型の炭化珪素半導体装置でもよいし、ＳＢＤではなくＰＮダイオードやＰｉＮダイオードであってもよい。
図１は、実施の形態１にかかる炭化珪素半導体装置１００の構成を示す断面図である。図１においては、炭化珪素半導体装置１００の終端領域周辺における断面部分のみを図示しており、図１において、右側が炭化珪素半導体装置１００の右端部の終端領域側であり、左側がオン状態において主電流が流れる活性領域側である。
図１において、炭化珪素半導体装置１００は、炭化珪素基板１と、フィールド絶縁膜３と、第一表面電極であるショットキー電極４と、第二表面電極である電極パッド５、表面保護膜６と、裏面電極７とを備えたＳｉＣ−ＳＢＤである。炭化珪素基板１は、Ｎ＋型の炭化珪素からなる基板層１ａと、基板層１ａ上に形成されたＮ−型の炭化珪素半導体層１ｂ（ドリフト層）とからなる。炭化珪素半導体層１ｂ内の上部のいわゆる終端領域にはＰ型の終端ウェル領域２が形成されている。
炭化珪素基板１に含まれるＮ型の不純物としては窒素（Ｎ）やリン（Ｐ）を、Ｐ型の不純物としてはアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができ、本実施の形態においては、Ｎ型の不純物は窒素とし、Ｐ型の不純物はアルミニウムとする。炭化珪素半導体層１ｂのＮ型の不純物濃度は基板層１ａのＮ型の不純物濃度よりも低く、炭化珪素半導体装置１００の設計耐圧に応じて炭化珪素半導体層１ｂのＮ型の不純物濃度と厚みを設定する。例えば、１．０×１０１４／ｃｍ３〜１．０×１０１６／ｃｍ３とすることができ、本実施の形態では炭化珪素半導体層１ｂのＮ型の不純物濃度を８．０×１０１５／ｃｍ３とする。終端ウェル領域２のＰ型不純物のドーズ量は１．０×１０１３／ｃｍ２〜１．０×１０１４／ｃｍ２とすることが好ましく、より好ましくは２．０×１０１３／ｃｍ２〜５．０×１０１３／ｃｍ２とし、本実施の形態では２．０×１０１３／ｃｍ２とする。
炭化珪素基板１（炭化珪素半導体層１ｂ）の表面上には、フィールド絶縁膜３と、ショットキー電極４とが形成されている。ショットキー電極４は、炭化珪素半導体層１ｂの表面上の中央部（図１において左側）に形成され、炭化珪素半導体層１ｂとショットキー接合する。フィールド絶縁膜３は、炭化珪素半導体層１ｂの表面上においてショットキー電極４よりも外周側のいわゆる終端領域上に形成され、平面視においてショットキー電極４が炭化珪素半導体層１ｂにショットキー接合している部分を取り囲んでいる。ショットキー電極４の一部は、終端ウェル領域２上に位置し終端領域ウェル領域２とコンタクトしている。また、ショットキー電極４はフィールド絶縁膜３に乗り上がるように形成されており、ショットキー電極４の外周端はフィールド絶縁膜３上に位置している。
また、フィールド絶縁膜３には、酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）を用いることができ、厚さは例えば０．５μｍ〜３．０μｍとすることができる。本実施の形態ではフィールド絶縁膜３として厚さ１．０μｍのＳｉＯ２膜を用いることとする。ショットキー電極４は、炭化珪素半導体とショットキー接合する金属であればよく、チタン、モリブデン、ニッケル、金、タングステン等を用いることができ、厚さは例えば３０ｎｍ〜３００ｎｍとすることができる。本実施の形態ではショットキー電極４として厚さ２００ｎｍのチタン膜を用いることとする。
ショットキー電極４上には電極パッド５が形成されており、電極パッド５はショットキー電極４の外周端を覆っている。すなわち、電極パッド５の外周端はショットキー電極４の外周端を越えてフィールド絶縁膜３上に位置している。電極パッド５には、アルミニウム、銅、モリブデン、ニッケルのいずれかを含む金属やＡｌ−Ｓｉのようなアルミニウム合金等を用いることができ、厚さは例えば３００．０ｎｍ〜１０．０μｍとすることができる。本実施の形態では電極パッド５として厚さ５．０μｍのアルミニウム層を用いることとする。
さらに、電極パッド５の外周端は終端ウェル領域２上に位置し、フィールド絶縁膜３の内周端から電極パッド５の外周端までの水平方向の距離（以下、「電極パッド５の張り出し幅」という。）が０μｍよりも大きく１００μｍ以下なるように電極パッド５の外周端位置が調整されている。なお、電極パッド５の張り出し幅を算出するにあたって、電極パッド５の外周端やフィールド絶縁膜３の内周端の端面が傾いている場合には、電極パッド５の外周下端およびフィールド絶縁膜３の内周下端を基準とする（後述する他の張り出し幅において同様。）。
フィールド絶縁膜３および電極パッド５上には、表面保護膜６が形成されている。表面保護膜６は、電極パッド５の外周端を覆うように形成されており、外部端子との接続を行うため、電極パッド５の中央部上において開口を有する。また、外部環境からの応力を緩和するため、表面保護膜６は有機樹脂膜であることが望ましく、本実施の形態では表面保護膜６としてポリイミドを用いる。
炭化珪素基板１（基板層１ａ）の裏面側には裏面電極７が形成されている。裏面電極７は基板層１ａとオーミック接合している。そのため、裏面電極７には、基板層１ａである炭化珪素とオーミック接合することができるニッケル、アルミニウム、モリブデン等の金属を用いることができ、本実施の形態ではニッケルを用いる。
次に、炭化珪素半導体装置１００の製造方法について説明する。
Ｎ＋型の基板層１ａと基板層１ａの上面にエピタキシャル結晶成長させたＮ−型の炭化珪素半導体層１ｂから構成される炭化珪素基板１を用意する。そして、公知の方法、例えば写真製版技術により、所定の形状にレジスト膜をパターニングする。その後、レジスト膜上からＰ型の不純物を選択的にイオン注入することで、炭化珪素半導体層１ｂ内の上部にＰ型の終端ウェル領域２（ガードリング領域）を形成する。
ここで、Ｐ型の不純物領域には例えば不純物イオンとしてアルミニウムイオンまたはホウ素イオンが注入され、イオン注入後１５００℃以上の高温でアニールすることで不純物イオンが電気的に活性化され、所定の導電型の領域が形成される。なお、上述したように、終端ウェル領域２のＰ型不純物のドーズ量は１．０×１０１３／ｃｍ２〜１．０×１０１４／ｃｍ２とすることが好ましく、より好ましくは２．０×１０１３／ｃｍ２〜５．０×１０１３／ｃｍ２とし、本実施の形態では２．０×１０１３／ｃｍ２とする。
また、Ｐ型不純物のイオン注入は、例えば注入エネルギーを１００ｋｅＶ〜７００ｋｅＶとする。かかる場合、上述した各領域におけるＰ型不純物のドーズ量［ｃｍ−２］を不純物濃度［ｃｍ−３］に換算すると、終端ウェル領域２の不純物濃度は１．０×１０１７／ｃｍ３〜１．０×１０１９／ｃｍ３となる。
続いて、例えばＣＶＤ法により、炭化珪素半導体層１ｂの表面上に厚さ１．０μｍのシリコン酸化膜を堆積し、その後写真製版とエッチングにより、中央部のシリコン酸化膜を除去し、開口部を有するフィールド絶縁膜３を形成する。フィールド絶縁膜３の開口端は終端ウェル領域２上に位置するよう形成される。そして、炭化珪素基板１の基板層１ａの裏面側に裏面電極７を形成する。なお、裏面電極７の形成は、以下で説明する炭化珪素基板１の表面側の工程が全て完了した後に行うこととしても構わない。
次に、例えばスパッタ法により、フィールド絶縁膜３の形成された炭化珪素半導体層１ｂの表面上の全面に、ショットキー電極４となる金属膜を成膜する。成膜する金属膜は、本実施の形態においては、厚さ２００ｎｍのチタン膜とする。さらに、写真製版技術により、所定のパターン形状のレジスト膜を成膜する。その後、レジスト膜をマスクとして金属膜をエッチングし、所望の形状のショットキー電極４を形成する。金属膜のエッチングにおいては、ドライエッチングやウェットエッチングを用いることができるが、チップへのダメージを軽減するためウェットエッチングを用いることが望ましく、例えばエッチング液としてフッ酸（ＨＦ）を用いる。
続いて、ショットキー電極４を覆うように、フィールド絶縁膜３およびショットキー電極４上に電極パッド５を形成する。電極パッド５の形成は、ショットキー電極４の形成と同様に、所定の金属膜を全面に成膜した後にエッチングを行うことで可能となり、金属膜のエッチングは例えばリン酸系のエッチング液を用いたウェットエッチングによって行うこととする。その後、電極パッド５を覆うように表面保護膜６を形成することで、本実施の形態に係る炭化珪素半導体装置１００が完成する。
次に、本実施の形態に係る炭化珪素半導体装置１００の動作について説明する。本実施の形態に係る炭化珪素半導体装置において、表面電極（ショットキー電極４および電極パッド５）に対して裏面電極７に負の電圧を印加すると、表面電極から裏面電極７に電流が流れ、炭化珪素半導体装置１００は導通状態（オン状態）となる。一方、表面電極に対して裏面電極７に正の電圧を印加すると、ショットキー電極４と炭化珪素半導体層１ｂとの間のショットキー接合及び終端ウェル領域２と炭化珪素半導体層１ｂとの間のＰＮ接合によって電流が阻止され、炭化珪素半導体装置１００は阻止状態（オフ状態）となる。
以下、本実施の形態に係る炭化珪素半導体装置１００の作用・効果について説明する。
本実施の形態とは異なり、フィールド絶縁膜３を設けずに、ショットキー電極４の全面が炭化珪素半導体層１ｂ上に形成される場合、ショットキー電極４と炭化珪素半導体層１ｂとの接合面の端部周辺において等電位面の曲率が大きくなり、ショットキー電極４の外周端周辺に電界集中が発生する。そのため、本実施の形態のように、ショットキー電極４をフィールド絶縁膜３に乗り上がるような構成とすることで、ショットキー電極４の外周端における電界集中を緩和することができる。さらに、フィールド絶縁膜３を設けた場合において、ショットキー電極４をフィールド絶縁膜３上に乗り上がるように形成することで、ショットキー電極４の外周端とフィールド絶縁膜３の開口端との位置合わせのマージンを拡大させることができるため、製造プロセスを簡素化することができる。
また、ショットキー電極４の外周端においては、エッチング残渣が形成され、エッチング残渣の周辺において電界集中が発生し問題となる恐れがある。エッチング残渣は、ショットキー電極４又は電極パッド５のいずれをエッチングする場合においても生じ得るし、ドライエッチング又はウェットエッチングのいずれの場合においても生じ得るが、金属膜の厚さや、金属膜の材料とエッチング液との関係から、ショットキー電極４を形成する際にエッチング残渣が特に生じやすい。そして、エッチング残渣の形状等によっては、ショットキー電極４の外周端部で発生する電界集中によって炭化珪素半導体装置の信頼性が低下する恐れがあった。
本実施の形態では、ショットキー電極４の外周端を覆うように電極パッド５を形成しているため、ショットキー電極４の外周端に形成されるエッチング残渣が露出することがない。そのため、ショットキー電極４にエッチング残渣が生じたとしても、ショットキー電極４の端部における電界が問題となる恐れはない。一方、電極パッド５によってショットキー電極４の端部（エッチング残渣）を覆うことで、ショットキー電極４のエッチング残渣部に代わり、電極パッド５の外周端が電界集中ポイントとなるが、電極パッド５はショットキー電極４と比較してエッチング残渣が形成されにくく、エッチング残渣が形成されたとしてもショットキー電極４ほど尖った形状とならないため、電極端部における電界集中を緩和することができる。
さらに、本実施の形態のように、電極パッド５によってショットキー電極４を覆う場合、電極パッド５の外周端が従来よりも外周側により張り出すことになるが、以下の観点を考慮して電極パッド５の外周端の位置を調整する必要がある。
図２および図３に本実施の形態にかかる炭化珪素半導体装置１０１の比較例を示す断面図である。また、図４は、本実施の形態にかかる炭化珪素半導体装置１００を示す断面図である。図２ないし図４において、破線で示す曲線は裏面電極７に高電圧が印加された際の等電位線を模式的に図示しており、図２は裏面電極７に高電圧が印加された後の静的なオフ状態の等電位線を示しており、図３および図４は裏面電極７に高電圧が印加された際の動的なスイッチング状態における等電位線を示している。
本実施の形態にように、終端領域にガードリングとして機能する終端ウェル領域を設けた炭化珪素半導体装置では、裏面電極に高電圧が印加されたオフ状態において、終端ウェル領域と炭化珪素半導体層との間で形成される空乏層によって電圧が保持されることになるため、終端ウェル領域と炭化珪素半導体層とのＰＮ接合部分に沿って等電位線が密となる。図２に示すように、静的なオフ状態においては、終端ウェル領域２のＰ型不純物濃度が炭化珪素半導体層１ｂのＮ型不純物濃度よりも高いため、主に終端ウェル領域２よりも外周側の炭化珪素半導体層１ｂへ空乏層が伸びることとなり、その結果等電位線が密となる部分も終端ウェル領域２より外周側となる。従って、電極パッド５の外周端が終端ウェル領域２上に位置していれば、電極パッド５の外周端に等電位線が回り込み電極パッド５の外周端で電界集中が発生する恐れもない。
一方、動的なスイッチング時においては、終端ウェル領域２内のＰ型不純物のイオン化が遅れてしまい、終端ウェル領域２から炭化珪素半導体層１ｂ側へ十分に空乏層を伸ばすことができないことがある。特に、炭化珪素半導体装置では、Ａｌの場合には２００ｍｅＶ以上、ボロン（Ｂ）の場合は３００ｍｅＶ以上と、Ｐ型不純物のアクセプタレベルがシリコンの場合と比較して数倍程度深くなるため、Ｐ型不純物のイオン化が顕著に遅延する。
さらに、同耐圧クラスの半導体装置で比較すると、シリコンではバイポーラデバイスであったものが、炭化珪素ではユニポーラデバイスに置き換わることが期待されており、例えば、本実施の形態のようなＳｉＣ−ＳＢＤは、Ｓｉ−ＰＮダイオードに代えて利用されることが期待されている。そうすると、ユニポーラデバイスであるＳｉＣ−ＳＢＤでは、バイポーラデバイスであるＳｉ−ＰＮダイオードよりもスイッチング速度が高くなる。このように炭化珪素半導体装置では、同耐圧のシリコン半導体装置と比較してスイッチング速度が高くなるため、従来よりも高速で高電圧が印加されることとなる。
その結果、炭化珪素半導体装置では、高電圧が印加される速度に対してＰ型不純物のイオン化が極端に遅れてしまうため、終端ウェル領域２の実効的なアクセプタ濃度が十分に確保できなくなり、終端ウェル領域２と炭化珪素半導体層１ｂとの間で形成される空乏層が終端ウェル領域２側へ伸びることとなる。これにより、図３に示すように、動的なスイッチングでは、空乏層が終端ウェル領域２内へ侵入するため、等電位線が密となる部分も、静的なオフ状態に対してより内周側に侵入することとなる。そのため、電極パッド５の外周端が終端ウェル領域２上に存在していたとしても、終端ウェル領域２上の電極パッド５の位置によっては電極パッド５の外周端に等電位線が回り込み、電極パッド５の外周端で電界集中が発生してしまうことを新たに発見した。特に、電極パッド５の外周端における電界集中は、等電位線の曲率がより大きくなる電極パッド５の外周下端において顕著となる。
そこで、本実施の形態では、スイッチング時において発生する電極パッド５の外周端における電界集中を考慮して、図２および図３に記載した比較例よりも電極パッド５の張り出し幅を短くすることで、電極パッド５の外周端における電界緩和を図っている。これにより、図４に示すように、スイッチング時において終端ウェル領域２内に空乏層が侵入したとしても、電極パッド５の張り出し幅を低減することで、電極パッド５の外周端周辺における等電位線の密度を緩和できるため、電極パッド５の外周端に印加される電界集中を抑制することができる。
電極パッド５の具体的な張り出し幅は、電極パッド５に接するフィールド絶縁膜３と表面保護膜６の絶縁破壊強度に基づき設定すればよい。より、具体的には、電極パッド５の外周下端に印加される電界強度がフィールド絶縁膜３又は表面保護膜６の絶縁破壊強度のうち最も小さい絶縁破壊強度と等しくなる時の電極パッド５の張り出し幅よりも、実際の電極パッド５の張り出し幅が小さくなるようにする。以下、電極パッド５の張り出し幅の設定方法について説明する。
図５に、電極パッド５の張り出し幅を変更した際の電極パッド５の外周端に印加される電界強度をシミュレーションにより算出した結果を示す。図５において、縦軸は電極パッド５の外周端における電界強度を示し、横軸は電極パッド５の張り出し幅を示し、黒いダイヤマーカーはｄＶ／ｄｔの値が０ｋＶ／μｓ、すなわち静的なオフ状態における電界強度を示し、白い丸マーカーはｄＶ／ｄｔの値が１０ｋＶ／μｓにおける電界強度を示し、黒い丸マーカーはｄＶ／ｄｔの値が２０ｋＶ／μｓにおける電界強度を示し、黒い三角マーカーはｄＶ／ｄｔの値が５０ｋＶ／μｓにおける電界強度を示している。
また、図５における電極パッド５の外周端における電界強度とは、電極パッド５の外周下端における電界強度を示すこととするが、実際には電極パッド５の外周端下端は特異点となるため、電極パッド５の外周下端よりも水平方向に１０ｎｍ外周側の点における電界強度を算出している（以下で説明する他のシミュレーション結果においても同様。）。なお、図５のシミュレーションに用いたシミュレーションモデルは、電極パッド５の張り出し幅およびフィールド絶縁膜３の内周端と終端ウェル領域２の外周端との距離以外の構成については本実施の形態にかかる炭化珪素半導体装置１００と同様の構成であり、フィールド絶縁膜３の内周端と終端ウェル領域２の外周端との距離は１４０μｍとし、電極パッド５の張り出し幅を５μｍ〜１３０μｍまで変化させている。
図５に示すように、ｄＶ／ｄｔの値が０ｋＶ／μｓである静的なオフ状態においては、上述したように、電極パッド５の外周端が終端ウェル領域２上に設けられているため、張り出し幅に関係なく、電極パッド５の外周端における電界強度は十分低い値となる。なお、図５におけるシミュレーション結果において、ｄＶ／ｄｔの値が０ｋＶ／μｓの場合の電界強度は、詳細には、概ね数Ｅ＋０４［Ｖ／ｃｍ］オーダーとなっている。
一方、ｄＶ／ｄｔの値が増大するに連れて電極パッド５の外周端における電界強度は増大し、ｄＶ／ｄｔの値が１０ｋＶ／μｓを超えると、張り出し幅の値によっては数［ＭＶ／ｃｍ］オーダーまで電界強度が増大してしまう。そのため、スイッチング時の電界強度を考慮して張り出し幅を設定する必要がある。そこで、電極パッド５が接しているフィールド絶縁膜３と表面保護膜６の絶縁破壊強度のうち最も小さい絶縁破壊強度よりも、スイッチング時に電極パッド５の外周端に発生する電界強度が高くならないように張り出し幅を決定する。
本実施の形態のように、フィールド絶縁膜３をＳｉＯ２、表面保護膜６をポリイミドで形成する場合、一般的に表面保護膜６の絶縁破壊強度の方が低くなるため、表面保護膜６に用いるポリイミドの絶縁破壊強度を基準とする。ここで、ポリイミドの絶縁破壊強度は、概ね３．０〜４．０［ＭＶ／ｃｍ］であり、例えば、ポリイミドとしてＰＩＸ−３４００（日立化成デュポンマイクロシステムズ製）を用いると、硬化時間や測定方法によっても異なるが、絶縁破壊強度は約３．５［ＭＶ／ｃｍ］となる。よって、本実施の形態では、張り出し幅を１００μｍ以下とすることで、ｄＶ／ｄｔを５０ｋＶ／μｓで動作させたとしても、スイッチング時の電界によるポリイミドの絶縁破壊強度を越えることがなく、表面保護膜６の絶縁破壊を抑制することができる。
また、フィールド絶縁膜３や表面保護膜６に印加される電界が小さければ小さいほど、絶縁膜の寿命を伸ばすことができるため、電極パッド５の外周端に印加される電界強度がフィールド絶縁膜３や表面保護膜６の絶縁破壊強度よりも小さかったとしても、より一層電極パッド５の外周端における電界を緩和することが望ましい。そして、図５に示すように、張り出し幅低減による電界緩和効果は、張り出し幅が小さければ小さいほど大きくなり、ｄＶ／ｄｔの値が５０ｋＶ／μｓの場合、張り出し幅Ｌに対する電界強度Ｅの変化量ｄＥ／ｄＬは、張り出し幅が５〜３０μｍの範囲で５６７．６［ＭＶ／ｃｍ２］、張り出し幅が３０〜７０μｍの範囲で２８０［ＭＶ／ｃｍ２］、張り出し幅が７０〜１００μｍの範囲で１２６．７［ＭＶ／ｃｍ２］となっており、張り出し幅が小さいほど電界緩和効果が増大していく。
そのため、電極パッド５の張り出し幅は、１００μｍ以下の中でも、７０μｍ以下とすることがより好ましく、３０μｍ以下とすることがより一層好ましく、電極パッド５の張り出し幅を１００μｍ以下とすることで電極パッド５の外周端における電界強度を３．５［ＭＶ／ｃｍ］以下とすることができ、電極パッド５の張り出し幅を７０μｍ以下とすることで電極パッド５の外周端における電界強度を３．０［ＭＶ／ｃｍ］以下とすることができ、電極パッド５の張り出し幅を３０μｍ以下とすることで電極パッド５の外周端における電界強度を２．０［ＭＶ／ｃｍ］以下とすることができる。
ところで、スイッチング時に電極パッド５の外周端に印加される電界強度を緩和するため、終端ウェル領域２のＰ型不純物のドーズ量を増大させることで、スイッチング時にＰ型不純物のイオン化が遅れたとしても実効的なアクセプタ濃度を十分に確保し、終端ウェル領域２内に空乏層が侵入することを抑制することができる。これにより、電極パッド５の外周端に等電位線が回りこむことを防ぎ、電極パッド５の外周端における電界を緩和することができると考えられる。
図６に、終端ウェル領域２のＰ型不純物のドーズ量を増大させた場合の電極パッド５の張り出し幅と外周端における電界強度との関係を算出したシミュレーション結果を示す。図６において、縦軸は電極パッド５の外周端における電界強度を示し、横軸は電極パッド５の張り出し幅を示し、黒い三角マーカーは終端ウェル領域２のＰ型不純物のドーズ量が１．０Ｅ１４［ｃｍ-２］のときの電界強度を示し、黒い四角マーカーは終端ウェル領域２のＰ型不純物のドーズ量が２．０Ｅ１４［ｃｍ-２］のときの電界強度を示している。なお、図６におけるシミュレーションでは、ｄＶ／ｄｔの値を１００ｋＶ／μｓとして、図６におけるシミュレーションモデルでは、３．３ｋＶの耐圧設計で炭化珪素半導体層１ｂの厚みと不純物濃度を設計しており、本実施の形態にかかる炭化珪素半導体装置１００に対して終端ウェル領域２よりも外周側にＦＬＲ領域（Ｆｉｅｌｄ ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）を追加した構成としている。
図６に示すように、終端ウェル領域２のドーズ量を増加させるに連れて電極パッド５の外周側における電界強度を緩和することができ、図５において示したｄＶ／ｄｔの値が５０ｋＶ／μｓの場合と比較しても、ｄＶ／ｄｔの値が増大しているにも関わらず終端ウェル領域２のドーズ量を増加させることで電界強度を緩和することができ、張り出し幅に関わらず電界強度を２．５［ＭＶ／ｃｍ］以下とすることができる。
しかしながら、終端ウェル領域２のドーズ量を増加させると静的なオフ状態において炭化珪素半導体層１ｂ内の電界強度が増大し、炭化珪素半導体装置１００の耐圧が低下する恐れがあった。図７は終端ウェル領域２のＰ型不純物のドーズ量［ｃｍ−２］とアバランシェ降伏電圧との関係を示すシミュレーション結果である。図７におけるシミュレーションは図６におけるシミュレーションと同様の条件で行っている。なお、アバランシェ降伏電圧とは、炭化珪素半導体装置に印加する電圧を徐々に大きくした際に、炭化珪素半導体層においてアバランシェ降伏が生じる時点の印加電圧を言うこととする。
図７に示すように、終端ウェル領域２のＰ型不純物のドーズ量が増大するに連れて、アバランシェ降伏電圧が低下してしまう。これは、Ｐ型不純物のドーズ量が増加するとともに、静的なオフ状態における炭化珪素半導体層１ｂ内の終端ウェル領域２の端部における電界が増大することに起因する。そのため、スイッチング時の電界緩和を目的に終端ウェル領域２のＰ型不純物のドーズ量を増加させすぎると、炭化珪素半導体層１ｂのアバランシェ降伏電圧が低下するため素子耐圧が低下する恐れがある。つまり、静耐圧と動耐圧で終端ウェル領域２の最適なドーズ量が異なるため、静的なオフ状態における電界によって定まる耐圧（静耐圧）と動的なスイッチング時の電界によって定まる耐圧（動耐圧）とはトレードオフの関係にある。
そこで、本実施の形態では、終端ウェル領域２のＰ型不純物のドーズ量を、１．０×１０１３／ｃｍ２〜１×１０１４／ｃｍ２（より好ましくは、２．０×１０１３／ｃｍ２〜５×１０１３／ｃｍ２）の範囲内である２．０×１０１３／ｃｍ２とすることで、アバランシェ降伏電圧の低下を抑制し静耐圧を確保するとともに、電極パッド５の張り出し幅を１００μｍ以下（より好ましくは７０μｍ以下、より好ましくは３０μｍ以下）とすることでスイッチング時の電界を緩和し動耐圧を確保することができ、静耐圧と動耐圧との両立を実現することができる。
さらに、電極パッド５の外周端が終端ウェル領域２の外周端に近接していると、電極パッド５の外周上端における電界が増大し、ポリイミドの絶縁破壊を招く恐れがある。
図８は、終端ウェル領域２の外周端と電極パッド５の外周端との距離Ｄ［μｍ］と電極パッド５の外周上端における電界強度［ＭＶ／ｃｍ］との関係を算出したシミュレーション結果である。図８において、縦軸は電極パッド５の外周上端における電界強度を示し、横軸は距離Ｄを示し、黒いダイヤマーカーはｄＶ／ｄｔの値が１０ｋＶ／μｓにおける電界強度を示し、黒い四角マーカーはｄＶ／ｄｔの値が２０ｋＶ／μｓにおける電界強度を示し、黒い三角マーカーはｄＶ／ｄｔの値が５０ｋＶ／μｓにおける電界強度を示している。図８におけるシミュレーションモデルは、図５におけるシミュレーションモデルと同様であり、図８における電極パッド５の外周上端における電界強度とは、図５の場合と同様に、電極パッド５の外周上端から平面方向に１０ｎｍ外周側の点における電界強度を示している。なお、距離Ｄを算出するにあたって、電極パッド５の外周端と終端ウェル領域２の外周端の端面が傾いている場合には、電極パッド５の外周下端および終端ウェル領域２の外周上端を基準とする。
図８に示すように、電極パッド５の外周上端における電界強度は、終端ウェル領域２の外周端と電極パッド５の外周端との距離Ｄが短いと数ＭＶ／ｃｍオーダーとなるが、距離Ｄを２０μｍ以上、より好ましくは４０μｍ以上とすることで、電極パッド５の外周上端における電界強度を１．０ＭＶ／ｃｍ以下に低減できる。これは、図３および図４を用いて上述したように、空乏層が侵入し等電位線が密となる終端ウェル領域２の外周端周辺から電極パッド５の外周端を離すことで、角部となる電極パッド５の外周上端周辺における等電位線の密度を緩和することができることに起因すると考えられる。従って、終端ウェル領域２の外周端と電極パッド５の外周端との距離Ｄは、２０μｍ以上、より好ましくは４０μｍ以上とすることが望ましく、これにより電極パッド５の外周上端における電界についても緩和することが可能となり、炭化珪素半導体装置１００の信頼性をより一層向上させることができる。
また、本実施の形態では、終端領域にガードリングとして機能する終端ウェル領域２のみを設けることとしているが、これに限定されるものではない。例えば、終端ウェル領域２の外周側に隣接しＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域を設け、外周側に向かうに連れてＰ型不純物濃度が低下するような構成としても構わないし、終端ウェル領域２の外周側において、終端ウェル領域２とは離間して複数のＦＬＲ領域を設けた構成としても良い。なお、ＪＴＥ領域を設ける場合にはＪＴＥ領域も含めて一つの終端ウェル領域２とし、上述した終端ウェル領域２の外周端と電極パッド５の外周端の距離Ｄは、ＪＴＥ領域の外周端と電極パッド５の外周端との距離とする。よって、ＪＴＥ領域を設ける場合にはＪＴＥ領域の外周端と電極パッド５の外周端との距離を２０μｍ以上（より好ましくは、４０μｍ以上）とすることで電極パッド５の外周上端の電界を緩和することができる。
なお、本実施の形態では、ＳｉＣ−ＳＢＤについて例示したが、活性領域において表面電極とオーミックコンタクトする活性領域を設けたＰＮダイオードやＰｉＮダイオードとすることとしても良い。さらに、いわゆるＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）やＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）と呼ばれる、ショットキー電極４が炭化珪素半導体層１ｂとショットキーコンタクトする領域とオーミックコンタクトする領域が混在する構成してもよい。
実施の形態２．
上述した実施の形態１においては、電極パッド５の張り出し幅を低減することでスイッチング時の電界緩和を図っていたが、更なる電界緩和を図るため、終端ウェル領域内にＰ型不純物濃度がより高い高濃度終端ウェル領域を設けることとしてもよい。そこで、実施の形態２として、高濃度終端ウェル領域を備えた炭化珪素半導体装置について、以下説明する。
図９は、本実施の形態にかかる炭化珪素半導体装置２００を示す断面図である。炭化珪素半導体装置２００は、実施の形態１にかかる炭化珪素半導体装置１００に対して、高濃度終端ウェル領域８を備える点で相違するため、以下、高濃度終端ウェル領域８についてのみ説明し、他の構成については説明を省略する。
図９に示すように、高濃度終端ウェル領域８は、終端ウェル領域２の内部に形成されており、Ｐ型不純物のドーズ量が終端ウェル領域２よりも高いＰ型不純物領域である。また、高濃度終端ウェル領域８はショットキー電極４に接するようフィールド絶縁膜３の内周端よりも内周側にまで延在しており、高濃度終端ウェル領域８上にショットキー電極４の外周端および電極パッド５の外周端が位置するよう電極パッド５の外周端よりも外周側に延在している。
さらに、高濃度終端ウェル領域８は終端ウェル領域２内に収まり、すなわち、高濃度終端ウェル領域８の外周部分は終端ウェル領域２内にあり高濃度終端ウェル領域８と炭化珪素半導体層１ｂとが接しないようにすることが好ましい。高濃度終端ウェル領域８のＰ型不純物のドーズ量は、１．０×１０１４／ｃｍ２以上、１．０×１０１５／ｃｍ２以下とし、より好ましくは２．０×１０１４／ｃｍ２以上とする。なお、注入エネルギーを１００ｋｅＶ〜７００ｋｅＶとして、高濃度終端ウェル領域８のドーズ量を［ｃｍ−２］を不純物濃度［ｃｍ−３］に換算すると、８．０×１０１７／ｃｍ３〜２．０×１０２０／ｃｍ３となる。
以下、本実施の形態に係る炭化珪素半導体装置２００の作用・効果について説明する。
本実施の形態では、終端ウェル領域２内に高濃度終端ウェル領域８を設けることで、スイッチング時にＰ型不純物のイオン化が遅れた際の実効的なアクセプタ濃度の低下を抑制することができるため、終端ウェル領域２内へ等電位線が入り込むことを抑制することができる。その結果、電極パッド５の外周端周辺における等電位線の密度を緩和することができるため、電極パッド５の外周端に印加される電界強度を緩和することができる。
また、終端ウェル領域２のＰ型不純物のドーズ量を増加させると、上述したように、静的なオフ状態において炭化珪素半導体層１ｂ内の電界が増加しアバランシェ降伏電圧が低下する恐れがあるところ、本実施の形態では、Ｐ型不純物のドーズ量が高い高濃度終端ウェル領域８を終端ウェル領域２内に部分的に設けることで炭化珪素半導体層１ｂ内の電界増加を抑制している。特に、高濃度終端ウェル領域８を終端ウェル領域２内に収まるように形成しているので、炭化珪素半導体層１ｂ内の電界増加を効果的に抑制することができる。
さらに、本実施の形態では、高濃度終端ウェル領域８上に電極パッド５の外周端が位置するようにしているため、電極パッド５の外周端における電界をより一層緩和することができる。図１０は本実施の形態の比較例にかかる炭化珪素半導体装置２０１を示す断面図であり、図１１は本実施の形態にかかる炭化珪素半導体装置２００を示す断面図であり、両図において破線で示す曲線はスイッチング時において裏面電極７に高電圧が印加された際の等電位線を模式的に示している。
図１０に示す比較例にかかる炭化珪素半導体装置２０１は、電極パッド５の外周端よりも内側に高濃度終端ウェル領域８の外周端が存在している。そのため、図１０示すようにスイッチング時において等電位線が高濃度終端ウェル領域８の外周端周辺にまで侵入してしまい、高濃度終端ウェル領域８よりも外周側に延在している電極パッド５の外周端に等電位線が回り込んでしまうため、電極パッド５の外周端における電界緩和効果が限定的であった。
そこで、本実施の形態にかかる炭化珪素半導体装置２００では、高濃度終端ウェル領域８の外周端が電極パッド５の外周端を越え、電極パッド５の外周端が高濃度終端ウェル領域８上に位置するようにすることで、図１１に示すように、スイッチング時の等電位線の侵入が電極パッド５よりも外周側に存在する高濃度終端ウェル領域８によって抑制されるため、電極パッド５の外周端周辺の等電位線の密度や曲率を緩和することができ、電界緩和効果をより一層向上させることができる。
本実施の形態のように高濃度終端ウェル領域８を設け、高濃度終端ウェル領域８上に電極パッド５の外周端が位置するようにすることで、電極パッド５の外周端のうち外周下端に印加される電界強度を特に低減することができる。かかる場合、電極パッド５の外周下端よりも外周上端に印加される電界強度の方が高くなることがあるため、電極パッド５の外周上端における電界強度をより一層低減する必要がある場合には、図１２に示す炭化珪素半導体装置２０２のように、電極パッド５の外周端にテーパー部５ａを設けることとしてもよい。これにより、電極パッド５の外周上端周辺における等電位線の曲率を緩和することができる。
また、本実施の形態においても、電極パッド５の張り出し幅を１００μｍ以下（より好ましくは７０μｍ以下、より好ましくは３０μｍ以下）とすることで、静的なオフ状態における電界の増大を抑制しつつ、動的なスイッチングにおける電極パッド５の外周端における電界強度を緩和することができる。さらに、電極パッド５の外周端と終端ウェル領域２の外周端との距離を２０μｍ以上（より好ましくは、４０μｍ）とすることで、スイッチング時における電極パッド５の外周上端の電界強度を低減し、炭化珪素半導体装置の信頼性をより一層向上させることができる。
なお、テーパー部５ａで特定するテーパー形状とは、電極パッド５の外周端の上端位置が下端位置に対して内周側に後退している形状をいう。外周上端の後退量は、電極パッド５の厚さに対して、４０％〜１００％とすることが望ましい。また、図１２においては、テーパー部５ａの端面が平坦なように図示しているが、電界集中ポイントの一つとなる外周上端の電界緩和が目的であるため、テーパー部５ａの端面は厳密に平坦な形状である必要はなく、電極パッド５の外周下端に対して外周上端が内周側に後退しているような形状であればよい。
また、図１３に記載する炭化珪素半導体装置２０３のように、高濃度終端ウェル領域８は複数の離間した形状とすることとしても構わない。さらに、終端ウェル領域２は、図１４に示す炭化珪素半導体装置２０４のように、炭化珪素半導体層１ｂの表面より深い位置に設けることとしてもよい。すなわち、終端ウェル領域２とショットキー電極４およびフィールド絶縁膜３との間には炭化珪素半導体層１ｂが介在することとなっても構わない。また、図示はしないが、高濃度終端ウェル領域８についても、同様に炭化珪素半導体層１ｂの表面より深い位置に設けることとしてもよい。
実施の形態３．
上述した実施の形態１および２においてはダイオード素子であるＳｉＣ−ＳＢＤを例について説明を行ったが、本発明をスイッチング素子に適用することとしてもよい。そこで、実施の形態３としてスイッチング素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用した場合について説明する。
図１５および図１６は、本実施の形態に係る炭化珪素半導体装置３００を示す断面図である。図１５は、後述するソース電極１５が終端領域側にまで延在している領域の断面図であり、図１６は、後述するゲート電極１３が終端領域側にまで延在しゲートパッド１６に接続する領域の断面図である。すなわち、図１５はソース電極１５が最も外周側に延在している領域の断面図であり、図１６はゲート電極が最も外周側に延在している領域の断面図である。
図１５および図１６において、炭化珪素半導体装置３００は、炭化珪素基板１、層間絶縁膜１２、ゲート電極１３、ゲート絶縁膜１４、ソース電極１５、フィールド絶縁膜３、表面保護膜６、裏面電極７（ドレイン電極）を備えたＭＯＳＦＥＴである。炭化珪素基板１は、実施の形態１および２と同様に、基板層１ａと炭化珪素基板１ｂとからなる。基板層１ａの裏面側にはドレイン電極である裏面電極７が形成されている。炭化珪素半導体層１ｂ内のいわゆる活性領域（図１５および図１６において左側）には、活性ウェル領域９、高濃度活性ウェル領域１０、ソース領域１１が形成されており、終端領域には終端ウェル領域２が形成されている。
活性ウェル領域９は、炭化珪素半導体層１ｂの上層の一部に形成されたＰ型不純物領域である。活性ウェル領域９の上層の一部には、高濃度活性ウェル領域１０とソース領域１１が形成されており、高濃度活性ウェル領域１０はＰ型の不純物量が活性ウェル９よりも高いＰ型不純物領域であり、ソース領域１１はＮ型不純物領域である。ゲート電極１３は、ゲート絶縁膜１４を介して活性ウェル領域９およびソース領域１１上に跨るように形成されており、ゲート電極１３を覆うように層間絶縁膜１２が形成されている。ソース電極１５は、層間絶縁膜１２上に延在しており、コンタクトホールを介してソース領域１１と高濃度活性ウェル領域１０とに接続している。
図１５において、終端領域側の炭化珪素半導体層１ｂ上にはフィールド絶縁膜３が形成されており、ソース電極１５の外周端はフィールド絶縁膜３上に延在している。そして、図１５において、ソース電極１５の外周端は終端ウェル領域２上に位置し、フィールド絶縁膜３の内周端からソース電極１５の外周端までの水平方向の距離（以下、「ソース電極１５の張り出し幅」という。）は１００μｍ以下、より好ましくは７０μｍ以下、より好ましくは３０μｍ以下とする。さらに、ソース電極１５の外周端と終端ウェル領域２の外周端との距離は、２０μｍ以上とすることが好ましく、４０μｍ以上とすることがより好ましい。ソース電極１５とフィールド絶縁膜３上には、ソース電極１５の外周端を覆うように、表面保護膜６が形成されている。
また、図１６において、終端領域側の炭化珪素半導体層１ｂ上にはフィールド絶縁膜３が形成されており、ゲート電極１３の外周端はフィールド絶縁膜３上に延在している。また、終端領域上のゲート電極１３上に層間絶縁膜１２が形成されているが、その一部にコンタクトホールが形成され、ゲートパッド１６が層間絶縁膜１２のコンタクトホールを介してゲート電極１３に接続されている。そして、図１６において、ゲート電極１３の外周端は終端ウェル領域２上に位置し、フィールド絶縁膜３の内周端からゲート電極１３の外周端までの水平方向の距離（以下、「ゲート電極１３の張り出し幅」という。）は１００μｍ以下、より好ましくは７０μｍ以下、より好ましくは３０μｍ以下とする。ゲート電極１３とフィールド絶縁膜３上には、ゲート電極１３の外周端を覆うように、表面保護膜６が形成されている。
本実施の形態のように、スイッチング素子である炭化珪素半導体装置３００においても、オフ状態において裏面電極７に高電圧が印加されると、終端領域に形成された終端ウェル領域２から空乏層が伸びることで電圧を保持し耐圧を向上させることができる。しかしながら、スイッチング時においては、終端ウェル領域２からの空乏層の伸びが遅れるため等電位線が終端ウェル領域２内に侵入してしまい、フィールド絶縁膜３上に形成されたソース電極１５の外周端およびゲート電極１３の外周端に電界集中が発生する恐れがある。
そこで、本実施の形態では、実施の形態１および２と同様に、ソース電極１５の張り出し幅とゲート電極１３の張り出し幅をそれぞれ１００μｍ以下、より好ましくは７０μｍ以下、より好ましくは３０μｍ以下とすることで、それぞれソース電極１５およびゲート電極１３の外周端周辺における電界を緩和することができる。また、ソース電極１５の外周端と終端ウェル領域２の外周端との距離、ゲート電極１３の外周端と終端ウェル領域２の外周端との距離を、２０μｍ以上（より好ましくは４０μｍ以上）とすることで、ソース電極１５の外周端における電界とゲート電極１３の外周端における電界とをそれぞれ緩和することができる。
なお、図１６に示すゲートパッド１６に関しても、ソース電極１５やゲート電極１３と同様に、フィールド絶縁膜３の内周端からゲートパッド１６の外周端までの距離を、１００μｍ以下、より好ましくは７０μｍ以下、より好ましくは３０μｍ以下とすることや、ゲートパッド１６の外周端と終端ウェル領域２の外周端との距離を２０μｍ以上（より好ましくは４０μｍ以上）とすることで、スイッチング時におけるゲートパッド１６の外周端周辺における等電位線の密度および曲率を緩和し、電界集中を緩和することができる。
また、図示はしないが、ソース電極１５と層間絶縁膜１２およびフィールド絶縁膜３との間には、Ｔｉ等からなるバリアメタルを設けることとしてもよい。バリアメタルは、例えば、Ｔｉ、ＴｉＮ、ＴｉＳｉ等のＴｉを含む金属薄膜とし、これらの金属を複数積層する構造としても構わない。バリアメタルは数十ｎｍの薄膜となり、外周端にエッチング残渣が形成される恐れがあるため、実施の形態１におけるショットキー電極４と同様に、バリアメタルの外周端をソース電極１５によって覆うことで、バリアメタルの外周端における電界集中を抑制できる。なお、ゲート１６と層間絶縁膜１２との間においても同様に、バリアメタルを設け、ゲートパッド１６によってバリアメタルの外周端を覆うことでバリアメタルの外周端における電界集中を抑制できる。かかる場合、バリアメタルが第一表面電極となり、ソース電極１５又はゲートパッド１６が第二表面電極となる。
なお、本実施の形態においても、終端ウェル領域２内に高濃度終端ウェル領域８を形成し、更なる電界緩和を図ることとしてもよい。高濃度終端ウェル領域８を形成する場合、図１７に示すようにソース電極１５の外周端を高濃度終端ウェル領域８上に設けることで、ソース電極１５の外周端における電界をより一層緩和することができる。なお、図示はしないが、ゲート電極１３やゲートパッド１６に関しても、外周端を高濃度終端ウェル領域８上に設けることで同様の効果が得られる。
また、図１７に示す炭化珪素半導体装置３０１のように、高濃度終端ウェル領域８を終端ウェル領域２内に形成し、高濃度終端ウェル領域８をセル領域側に延在させ、最外周の高濃度活性ウェル領域１０に代わりソース電極１５とコンタクトさせることとしてもよい。さらに、図１７に示す炭化珪素半導体装置３０１では、ソース電極１５の外周端上端の電界を緩和するため、ソース電極１５の外周端にテーパー部を設けている。なお、図示はしないが、ゲート電極１３やゲートパッド１６の外周端においてもテーパー部を設けることとしてもよい。
また、図１８に示す炭化珪素半導体装置３０２のように、最外周の高濃度活性ウェル領域ウェル領域１０を終端ウェル領域２内にまで延在させ、高濃度終端ウェル領域として用いることとしてもよく、外周側に複数の離間した高濃度終端ウェル領域ウェル領域１０を設けることとしても構わない。
また、本発明の実施の形態３では、本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。
１ 炭化珪素基板、１ａ 基板層、１ｂ 炭化珪素半導体層、２ 終端ウェル領域、３ フィールド絶縁膜、４ ショットキー電極（第一表面電極）、５ 電極パッド（第二表面電極）、５ａ テーパー部、６ 表面保護膜、７ 裏面電極、８ 高濃度終端ウェル領域、９ 活性ウェル領域、１０ 高濃度活性ウェル領域、１１ ソース領域、１２層間絶縁膜、１３ ゲート電極、１４ ゲート絶縁膜、１５ ソース電極、１６ ゲートパッド、１００・２００・３００ 炭化珪素半導体装置。

Claims (10)

  1. 第一導電型の炭化珪素基板と、
    前記炭化珪素基板の表面上に形成されたフィールド絶縁膜と、
    前記炭化珪素基板の表面上であって前記フィールド絶縁膜よりも内周側に形成されるとともに、前記フィールド絶縁膜に乗り上げて形成された第一表面電極と、
    前記第一表面電極を覆い、前記第一表面電極の外周端を越えて前記フィールド絶縁膜上に延在する第二表面電極と、
    前記炭化珪素基板内の上部において前記第一表面電極の少なくとも一部と接して形成され、前記炭化珪素基板内において前記第二表面電極の外周端よりも外周側に延在する第二導電型の終端ウェル領域と、
    前記第二表面電極の外周端を覆うように前記フィールド絶縁膜上および前記第二表面電極上に形成され、絶縁材料からなる表面保護膜と、
    前記炭化珪素基板の裏面に形成された裏面電極とを備え、
    ｄＶ／ｄｔの値が１０ｋＶ／μｓ以上のスイッチング時に前記第二表面電極の外周下端に印加される電界強度が前記フィールド絶縁膜又は前記表面保護膜の絶縁破壊強度のうち最も小さい絶縁破壊強度と等しくなると算出される場合の前記第二表面電極の外周端と前記フィールド絶縁膜の内周端との距離よりも、前記第二表面電極の外周端と前記フィールド絶縁膜の内周端との距離が小さい、
    ことを特徴とする炭化珪素半導体装置。
  2. 前記フィールド絶縁膜は０．５μｍ〜３．０μｍの厚さを有し、
    前記炭化珪素基板は、第一導電型の不純物濃度が１．０×１０１４／ｃｍ３〜１．０×１０１６／ｃｍ３の第一導電型の炭化珪素半導体層を有し、
    前記終端ウェル領域は、前記炭化珪素半導体層内に形成され、
    前記終端ウェル領域内の第二導電型不純物のドーズ量が１．０×１０１３／ｃｍ２〜１．０×１０１４／ｃｍ２であり、
    前記第二表面電極の外周端と前記フィールド絶縁膜の内周端との距離が１００μｍ以下である、
    ことを特徴とする請求項１記載の炭化珪素半導体装置。
  3. 前記第二表面電極の外周端と前記終端ウェル領域の外周端との距離が２０μｍ以上である、
    ことを特徴とする請求項１又は２記載の炭化珪素半導体装置。
  4. 前記終端ウェル領域内において、第二導電型のドーズ量が前記終端ウェル領域よりも高い第二導電型の高濃度終端ウェル領域を備える、
    ことを特徴とする請求項１ないし３の記載のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記高濃度終端ウェル領域上に前記第二表面電極の外周端が存在する、
    ことを特徴とする請求項４記載の炭化珪素半導体装置。
  6. 前記終端ウェル領域の第二導電型不純物のドーズ量が２．０×１０１３／ｃｍ２〜５．０×１０１３／ｃｍ２である、
    ことを特徴とする請求項１ないし５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第二表面電極は、Ａｌ、Ｃｕ、Ｍｏの少なくともいずれか一つの金属を含む、
    ことを特徴とする請求項１ないし６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第一表面電極は、Ｔｉ、Ｍｏ、Ｎｉ、Ａｕ、Ｗの少なくともいずれか一つの金属を含む、
    ことを特徴とする請求項１ないし７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記第二表面電極の外周端部には、テーパー部が設けられた、
    ことを特徴とする請求項１ないし８のいずれか１項に記載の炭化珪素半導体装置。
  10. 前記炭化珪素基板内の上部であって、前記終端ウェル領域よりも外周側に形成された第二導電型のＦＬＲ領域を備えた、
    ことを特徴とする請求項１ないし９のいずれか１項に記載の炭化珪素半導体装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297666B2 (en) 2015-04-14 2019-05-21 Mitsubishi Electric Corporation Semiconductor device with a well region
JP6745458B2 (ja) * 2015-04-15 2020-08-26 パナソニックＩｐマネジメント株式会社 半導体素子
DE112016005685T5 (de) * 2015-12-11 2018-09-20 Rohm Co., Ltd. Halbleiterbauteil
US9972710B2 (en) 2015-12-17 2018-05-15 Nichia Corporation Field effect transistor
JP6414576B2 (ja) * 2015-12-17 2018-10-31 日亜化学工業株式会社 電界効果トランジスタ
JP6544264B2 (ja) * 2016-02-23 2019-07-17 サンケン電気株式会社 半導体装置
JP6855700B2 (ja) 2016-08-05 2021-04-07 富士電機株式会社 半導体装置およびその製造方法
KR102185158B1 (ko) 2016-08-19 2020-12-01 로무 가부시키가이샤 반도체 장치
JP6887244B2 (ja) * 2016-12-09 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7190256B2 (ja) * 2018-02-09 2022-12-15 ローム株式会社 半導体装置
CN112534584A (zh) * 2018-08-17 2021-03-19 三菱电机株式会社 半导体装置以及电力变换装置
JPWO2020235690A1 (ja) * 2019-05-23 2020-11-26
JP7258668B2 (ja) * 2019-06-13 2023-04-17 三菱電機株式会社 半導体装置、及び、半導体装置の製造方法
CN114514615A (zh) * 2019-07-16 2022-05-17 株式会社Flosfia 半导体装置和半导体系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288426A (ja) * 1985-06-17 1986-12-18 Matsushita Electronics Corp アルミニウム膜のテ−パエツチング方法
JP2008034646A (ja) * 2006-07-28 2008-02-14 Toshiba Corp 高耐圧半導体装置
JP2008518445A (ja) * 2004-10-21 2008-05-29 インターナショナル レクティファイアー コーポレイション 炭化ケイ素デバイス用のはんだ付け可能上部金属
JP2009094433A (ja) * 2007-10-12 2009-04-30 National Institute Of Advanced Industrial & Technology 炭化珪素装置
JP2012124329A (ja) * 2010-12-08 2012-06-28 Rohm Co Ltd ＳｉＣ半導体装置
JP2013211503A (ja) * 2012-03-30 2013-10-10 Fuji Electric Co Ltd ＳｉＣ半導体デバイス
JP2013222907A (ja) * 2012-04-18 2013-10-28 Fuji Electric Co Ltd 半導体デバイスの製造方法
JP2014041920A (ja) * 2012-08-22 2014-03-06 Rohm Co Ltd 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2577345B2 (ja) 1985-09-20 1997-01-29 株式会社東芝 半導体装置
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
US9627552B2 (en) * 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
CN101536184B (zh) * 2006-11-13 2011-07-13 Nxp股份有限公司 焊盘结构和制造该焊盘结构的方法
JP2012023199A (ja) 2010-07-14 2012-02-02 Rohm Co Ltd ショットキバリアダイオード
JP6202944B2 (ja) * 2013-08-28 2017-09-27 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6269276B2 (ja) * 2014-04-11 2018-01-31 豊田合成株式会社 半導体装置、半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288426A (ja) * 1985-06-17 1986-12-18 Matsushita Electronics Corp アルミニウム膜のテ−パエツチング方法
JP2008518445A (ja) * 2004-10-21 2008-05-29 インターナショナル レクティファイアー コーポレイション 炭化ケイ素デバイス用のはんだ付け可能上部金属
JP2008034646A (ja) * 2006-07-28 2008-02-14 Toshiba Corp 高耐圧半導体装置
JP2009094433A (ja) * 2007-10-12 2009-04-30 National Institute Of Advanced Industrial & Technology 炭化珪素装置
JP2012124329A (ja) * 2010-12-08 2012-06-28 Rohm Co Ltd ＳｉＣ半導体装置
JP2013211503A (ja) * 2012-03-30 2013-10-10 Fuji Electric Co Ltd ＳｉＣ半導体デバイス
JP2013222907A (ja) * 2012-04-18 2013-10-28 Fuji Electric Co Ltd 半導体デバイスの製造方法
JP2014041920A (ja) * 2012-08-22 2014-03-06 Rohm Co Ltd 半導体装置

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