JP7156641B2 - 半導体装置用のパッケージおよび半導体装置 - Google Patents

半導体装置用のパッケージおよび半導体装置 Download PDF

Info

Publication number
JP7156641B2
JP7156641B2 JP2019024289A JP2019024289A JP7156641B2 JP 7156641 B2 JP7156641 B2 JP 7156641B2 JP 2019024289 A JP2019024289 A JP 2019024289A JP 2019024289 A JP2019024289 A JP 2019024289A JP 7156641 B2 JP7156641 B2 JP 7156641B2
Authority
JP
Japan
Prior art keywords
side wall
conductive layer
package
bonding material
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019024289A
Other languages
English (en)
Other versions
JP2020136339A (ja
Inventor
真吾 井上
要 蛯原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2019024289A priority Critical patent/JP7156641B2/ja
Priority to CN202080006086.2A priority patent/CN112997296A/zh
Priority to US17/292,656 priority patent/US11581246B2/en
Priority to PCT/JP2020/005628 priority patent/WO2020166669A1/ja
Publication of JP2020136339A publication Critical patent/JP2020136339A/ja
Application granted granted Critical
Publication of JP7156641B2 publication Critical patent/JP7156641B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10254—Diamond [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/1715—Shape

Description

本発明は、半導体装置用のパッケージおよび半導体装置に関する。
特許文献１には、高周波回路モジュールに関する技術が記載されている。このモジュールは、第１及び第２のプリント基板を備える。第１のプリント基板には、高周波部品が実装されている。高周波部品の実装領域に対向する第２のプリント基板の部分には、複数の導体ビアの埋設壁面と、表層または内層の導体層とによって周囲が囲まれる掘り込みが設けられている。第１及び第２のプリント基板の対向する表層パターン同士は、半田によって電気的に接続されている。第２のプリント基板の掘り込み空間内には高周波部品が収容されている。
特許文献２には、マイクロ波デバイス用パッケージに関する技術が記載されている。このパッケージは、接地電極となるベース金属と、この上に設けられた３層のセラミック層とを備える。最下層のセラミック層には、マイクロストリップ線路用の接地導電パターンが設けられている。中間層のセラミック層には、外部回路と半導体チップとを電気的に接続する線路導電パタ－ンが設けられている。最上層のセラミック層には、ベース金属と接続した接地導電パターンが設けられている。リード端子が形成される領域の近くにおいては、最下層のセラミック層の接地導電パターンは、積層端部から露出しない。
特開２０１１－１６５９３１号公報 特開平１０－１６３３５３号公報
例えば高周波用途などの半導体装置においては、半導体素子を気密に封止するためのパッケージが用いられる。パッケージは、金属製の主面を有するベースと、ベースの主面に接合された底面を有する誘電体の側壁と、側壁の底面とは反対側の上面に接合された金属製のリードとを備える。そして、ベースの主面と側壁の底面との接合、及び側壁の上面とリードとの接合のうち少なくとも一方において、銀（Ａｇ）を含む接合材（例えば銀ロウ、焼結型銀ペースト等）が用いられる場合がある。Ａｇを含む接合材は、半田等と比較して信頼性が高い。
しかしながら、Ａｇを含む接合材を用いる場合、次のような課題が生じる。ベースの主面は、多くの場合、グランド電位（接地電位）に規定される。また、リードには、半導体素子へのバイアス電圧といった種々の電圧が印加される。従って、ベースの主面とリードとの間には電界が発生する。多湿環境下においては、この電界に起因してイオンマイグレーション（イオン化した金属が電界間の物質の表面を移動する現象）が生じ易い。金属イオンは、電界に引かれて移動し、何らかの理由によりイオン化状態から金属に戻り、蓄積することでデンドライト（樹枝）を形成する。上述したＡｇを含む接合材からＡｇのデンドライトが成長してリードとベースの主面とが短絡すると、半導体装置の故障に繋がる。なお、Ａｇのデンドライトは、電位の高い側から低い側に向かって成長する。従って、リードの電位がベースの主面の電位よりも低い場合（例えばリードが負のゲートバイアスを供給する場合等）、Ａｇのデンドライトは、ベースと側壁との間の接合材からリードへ向けて成長する。また、リードの電位がベースの主面の電位よりも高い場合（例えばリードが正のドレインバイアスを供給する場合等）、Ａｇのデンドライトは、リードと側壁との間の接合材からベースへ向けて成長する。
そこで、本開示は、接合材に含まれるＡｇのデンドライトによる、ベースの主面とリードとの短絡を低減することができる半導体装置用のパッケージおよび半導体装置を提供することを目的とする。
一実施形態に係る半導体装置用のパッケージは、金属製の主面を有するベースと、主面と対向する底面を有する誘電体の側壁と、銀（Ａｇ）を含み、ベースの主面と側壁の底面とを互いに接合する接合材と、側壁の底面とは反対側の上面に接合された金属製のリードと、側壁の底面と上面との間において、主面の法線方向から見てリードと重なる位置に設けられ、接合材と電気的に接続され、底面に沿って延在するとともに側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、を備える。
別の実施形態に係る半導体装置用のパッケージは、金属製の主面を有するベースと、主面に接合された底面を有する誘電体の側壁と、側壁の底面とは反対側の上面と対向する金属製のリードと、銀（Ａｇ）を含み、リードと側壁の上面とを互いに接合する接合材と、側壁の底面と上面との間において、主面の法線方向から見てリードと重なる位置に設けられ、接合材と電気的に接続され、上面に沿って延在するとともに側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、を備える。
本開示によれば、接合材に含まれるＡｇのデンドライトによる、ベースの主面とリードとの短絡を低減することができる半導体装置用のパッケージおよび半導体装置を提供することが可能となる。
図１は、一実施形態に係る半導体装置用のパッケージ１Ａの平面図である。 図２は、図１のII－II線に沿った断面を模式的に示す図である。 図３は、図１のIII－III線に沿った断面を模式的に示す図である。 図４は、導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。 図５は、一実施形態のパッケージ１Ａを備える半導体装置１００の構成を示す平面図である。 図６は、半導体ダイ１０７の表面を示す図である。 図７は、半導体ダイ１０７の裏面を示す図である。 図８は、Ａｇのデンドライトが接合材７から入力リード５に向けて成長する様子を示す模式図である。 図９は、第１変形例に係るパッケージ１Ｂを示す平面図である。 図１０は、図９のＸ－Ｘ線に沿った断面を模式的に示す図である。 図１１は、図９のXI－XI線に沿った断面を模式的に示す図である。 図１２は、第１変形例における導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。 図１３は、第２変形例に係るパッケージ１Ｃの入力リード５を含む断面を模式的に示す図である。 図１４は、パッケージ１Ｃの出力リード６を含む断面を模式的に示す図である。 図１５は、第２変形例における導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。 図１６は、第３変形例に係るパッケージ１Ｄの入力リード５を含む断面を模式的に示す図である。 図１７は、パッケージ１Ｄの出力リード６を含む断面を模式的に示す図である。 図１８の（ａ）及び（ｂ）は、第３変形例における導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。 図１９は、第４変形例に係るパッケージ１Ｅの入力リード５を含む断面を模式的に示す図である。 図２０は、パッケージ１Ｅの出力リード６を含む断面を模式的に示す図である。 図２１は、第５変形例に係るパッケージ１Ｆの入力リード５を含む断面を模式的に示す図である。
本開示の半導体装置用のパッケージおよび半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、一実施形態に係る半導体装置用のパッケージ１Ａの平面図である。図２は、図１のII－II線に沿った断面を模式的に示す図である。図３は、図１のIII－III線に沿った断面を模式的に示す図である。図１～図３に示すように、本実施形態のパッケージ１Ａは、ベース３、側壁４Ａ、２つの入力リード５、２つの出力リード６、接合材７～１０、導電層１１及び１２、複数のビア１３、並びに複数のビア１４を備える。
ベース３は、金属製の平坦な主面３ａを有する板状の部材である。ベース３は、例えば銅、銅とモリブデンの合金、銅とタングステンの合金、あるいは、銅板、モリブデン板、タングステン板、銅とモリブデンの合金板、銅とタングステンの合金板による積層材から成る。図に示す例では、ベース３は、２枚の銅板３１、３３の間にモリブデン板３２が挟まれた構造を有する。ベース３の基材の表面には、ニッケルクロム（ニクロム）－金、ニッケル－金、ニッケル－パラジウム－金、銀若しくはニッケル、又は、ニッケル－パラジウム等のメッキが施されている。金、銀及びパラジウムがメッキ材であり、ＮｉＣｒ及びＮｉ等がシード材である。メッキ材のみの場合よりもメッキ材及びシード材を含む場合の方が密着性を高めることができる。ベース３の厚さは、例えば、０．５～１．５ｍｍである。ベース３の平面形状は、例えば長方形状である。
側壁４Ａは、誘電体としてのセラミックからなる略長方形状の枠状の部材である。図１に示すように、側壁４Ａは、ベース３の主面３ａに沿う方向Ｄ１において互いに対向する一対の部分４１，４２と、方向Ｄ１と交差（例えば直交）する方向Ｄ２において互いに対向する一対の部分４３，４４とを有する。部分４１，４２は方向Ｄ２に沿って互いに平行に延在しており、部分４３，４４は方向Ｄ２に沿って互いに平行に延在している。以下の説明において、部分４１を入力側の側壁部分、部分４２を出力側の側壁部分と称することがある。延在方向に垂直な各部分４１～４４の断面は長方形状または正方形状である。主面３ａの法線方向における側壁４Ａの高さは、例えば０．５～１．０ｍｍである。
図２及び図３に示すように、側壁４Ａは、ベース３の主面３ａと対向する平坦な底面４ａと、底面４ａとは反対側の上面４ｂとを有する。底面４ａ及び上面４ｂの全面には、タングステン（Ｗ）を成膜したのちにニッケル（Ｎｉ）のメッキが施されている。図２に示すように、部分４１の底面４ａは、接合材７を介してベース３の主面３ａに接合されている。言い換えると、接合材７は、部分４１の底面４ａとベース３の主面３ａとを互いに接合している。また、図３に示すように、部分４２の底面４ａは、接合材９を介してベース３の主面３ａに接合されている。言い換えると、接合材９は、部分４２の底面４ａとベース３の主面３ａとを互いに接合している。これらの接合材７，９は銀（Ａｇ）を含む。Ａｇを含む接合材としては、例えば銀ロウや他の銀系接合材が挙げられる。一実施例では、接合材７，９は銀ロウである。
入力リード５及び出力リード６は、金属製の板状の部材であって、一例では銅、銅合金、または鉄合金の金属薄板である。入力リード５は、その方向Ｄ１における一端部が、側壁４Ａの部分４１における上面４ｂと対向している。入力リード５は、側壁４Ａの部分４１によって、ベース３の主面３ａに対して絶縁されている。図２に示すように、入力リード５の一端部は、接合材８を介して部分４１の上面４ｂに接合されている。言い換えると、接合材８は、部分４１の上面４ｂと入力リード５の一端部とを互いに接合している。また、出力リード６は、その方向Ｄ１における一端部が、側壁４Ａの部分４２における上面４ｂと対向している。出力リード６は、側壁４Ａの部分４２によって、ベース３の主面３ａに対して絶縁されている。図３に示すように、出力リード６の一端部は、接合材１０を介して部分４２の上面４ｂに接合されている。言い換えると、接合材１０は、部分４２の上面４ｂと出力リード６の一端部とを互いに接合している。これらの接合材８，１０もまた、銀（Ａｇ）を含む。一実施例では、接合材８，１０は銀ロウである。
図２に示すように、導電層１１は、側壁４Ａの部分４１に埋め込まれた導電性材料からなる層であって、底面４ａと上面４ｂとの間に設けられ、側壁４Ａの底面４ａに沿って延在している。本実施形態の導電層１１は、部分４１を構成する２つの誘電体層に挟まれている。導電層１１は、部分４１において、少なくとも主面３ａの法線方向（すなわちベース３の厚み方向）から見て入力リード５と重なる位置に設けられている。導電層１１は、接合材７と電気的に接続されている。本実施形態では、導電層１１と接合材７との電気的な接続を、導電層１１と接合材７との間の側壁４Ａを貫通する導電性のビア１３が行う。但し、導電層１１と接合材７との電気的な接続方式はこれに限られない。方向Ｄ１における導電層１１の一端は、側壁４Ａの内側面４ｃに達しており、内側面４ｃから露出している。方向Ｄ１における導電層１１の他端は、側壁４Ａの外側面４ｄに達しており、外側面４ｄから露出している。
側壁４Ａの接合材７に接合される面（すなわち底面４ａ）と導電層１１との距離ｈ１は、側壁４Ａの接合材７に接合される面とは反対側の面（すなわち上面４ｂ）と導電層１１との距離ｈ２よりも短い。言い換えると、側壁４Ａの高さ方向において、導電層１１は底面４ａ寄りに配置されている。一例では、ｈ１とｈ２との比（ｈ１／ｈ２）は１／４である。側壁４Ａの厚さが０．５ｍｍである場合、距離ｈ１は０．１ｍｍであり、距離ｈ２は０．４ｍｍである。
図３に示すように、導電層１２は、側壁４Ａの部分４２に埋め込まれた導電性材料からなる層であって、底面４ａと上面４ｂとの間に設けられ、側壁４Ａの上面４ｂに沿って延在している。本実施形態の導電層１２は、部分４２を構成する２つの誘電体層に挟まれている。導電層１２は、部分４２において、少なくとも主面３ａの法線方向から見て出力リード６と重なる位置に設けられている。導電層１２は、接合材１０と電気的に接続されている。本実施形態では、導電層１２と接合材１０との電気的な接続を、導電層１２と接合材１０との間の側壁４Ａを貫通する導電性のビア１４が行う。但し、導電層１２と接合材１０との電気的な接続方式はこれに限られない。方向Ｄ１における導電層１２の一端は、側壁４Ａの内側面４ｃに達しており、内側面４ｃから露出している。方向Ｄ１における導電層１２の他端は、側壁４Ａの外側面４ｄに達しており、外側面４ｄから露出している。
側壁４Ａの接合材１０に接合される面（すなわち上面４ｂ）と導電層１２との距離ｈ３は、側壁４Ａの接合材１０に接合される面とは反対側の面（すなわち底面４ａ）と導電層１２との距離ｈ４よりも短い。言い換えると、側壁４Ａの高さ方向において、導電層１２は上面４ｂ寄りに配置されている。一例では、ｈ３とｈ４との比（ｈ３／ｈ４）は１／４である。側壁４Ａの厚さが０．５ｍｍである場合、距離ｈ３は０．１ｍｍであり、距離ｈ４は０．４ｍｍである。
導電層１１，１２は、銀（Ａｇ）を含まない材料からなり、例えばＡｇを含まない金属材料からなる。一例では、導電層１１，１２は、タングステン（Ｗ）層及びニッケル（Ｎｉ）層を含む積層構造を有する。具体的には、上層側の側壁４Ａにタングステンを成膜し、これを下地層としてニッケルをメッキ形成する。同様に、下層側の側壁４Ａにもタングステンを成膜し、これを下地層としてニッケルをメッキ形成する。そして、上層側及び下層側のニッケル層同士を熱圧着することにより、導電層１１，１２が形成される。従い、導電層１１，１２は、タングステン、ニッケル、およびタングステンの３層構造を有する。なお、側壁４Ａの内側面４ｃ及び外側面４ｄから露出した導電層１１及び１２の端面は、Ｎｉメッキにて完全に覆われる。
また、ビア１３，１４は、下層側（または上層側）の側壁４Ａに形成されたスルーホール内壁にタングステンを成膜し、これを下地層としてニッケルをメッキ形成してスルーホールを埋め込むことにより形成される。その際、上記の熱圧着後に空孔を残さず、スルーホールを完全に埋め込む。或いは、タングステン粉とセラミック粉を混合して焼成したものを埋め込んでもよい。ビア１３，１４の径は例えば０．１ｍｍである。
図４は、導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。理解の容易の為、導電層１１，１２の存在範囲をハッチングにより示している。図４に示すように、導電層１１は入力リード５に対応して２カ所に分かれて設けられ、導電層１２は出力リード６に対応して２カ所に分かれて設けられている。各導電層１１の方向Ｄ２（すなわち入力リード５の幅方向）における長さＬ１は、入力リード５の一端部の幅Ｗ１（図１を参照）と同じか、それよりも僅かに大きい。従って、方向Ｄ２における導電層１１の存在範囲は、方向Ｄ２における入力リード５の一端部の存在範囲を包含する。同様に、各導電層１２の方向Ｄ２（すなわち出力リード６の幅方向）における長さＬ２は、出力リード６の一端部の幅Ｗ２（図１を参照）と同じか、それよりも僅かに大きい。従って、方向Ｄ２における導電層１２の存在範囲は、方向Ｄ２における出力リード６の一端部の存在範囲を包含する。
また、本実施形態では、各導電層１１に対して、複数のビア１３が方向Ｄ２に沿って一列に並んで設けられる。同様に、各導電層１２に対して、複数のビア１４が方向Ｄ２に沿って一列に並んで設けられる。ビア１３，１４は、高周波信号への影響を抑えるために、できるだけ多く設けられることが望ましい。
図５は、上述した本実施形態のパッケージ１Ａを備える半導体装置１００の構成を示す平面図である。図５では、半導体装置１００の蓋部を外した状態を示している。この半導体装置１００は、パッケージ１Ａに加えて、入力整合回路１０６、半導体ダイ１０７（半導体素子）、出力整合回路１０８、及び出力キャパシタ１０９を備える。入力整合回路１０６、半導体ダイ１０７、出力整合回路１０８、及び出力キャパシタ１０９は、パッケージ１Ａに収容され、ベース３の主面３ａ上における側壁４Ａに囲まれる領域に搭載されている。パッケージ１Ａの内部空間が窒素置換された状態で側壁４Ａに蓋部が被せられ、ハーメチックシールが施されることにより半導体装置１００が使用可能となる。
入力整合回路１０６、半導体ダイ１０７、出力整合回路１０８、及び出力キャパシタ１０９は、側壁４Ａの部分４１からこの順で設けられる。半導体ダイ１０７は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ又はダイヤモンド等の基板を備えるトランジスタであり、当該基板の裏面には金属メッキが施されている。一例では、半導体ダイ１０７はＧａＮ－ＨＥＭＴである。入力整合回路１０６及び出力整合回路１０８は、例えば、セラミック基板の上面及び下面のそれぞれに電極を設けた平行平板型キャパシタである。
入力整合回路１０６、半導体ダイ１０７及び出力整合回路１０８は、導電性ペーストによりベース３上に固定される。入力整合回路１０６は半導体ダイ１０７の入力側に搭載され、出力整合回路１０８は半導体ダイ１０７の出力側に搭載される。入力リード５と入力整合回路１０６の間、入力整合回路１０６と半導体ダイ１０７の間、半導体ダイ１０７と出力整合回路１０８の間、出力整合回路１０８と出力キャパシタ１０９の間、及び出力キャパシタ１０９と出力リード６の間のそれぞれは、図示しない複数のボンディングワイヤにより電気的に接続されている。
図６は、半導体ダイ１０７の表面を示す図である。図７は、半導体ダイ１０７の裏面を示す図である。図６及び図７に示すように、半導体ダイ１０７は、細長く延びる矩形状を成している。半導体ダイ１０７は、一対の短辺１０７ａと一対の長辺１０７ｂによって平面形状を画定している。半導体ダイ１０７は、基板１０７ｃ、及び基板１０７ｃの裏面に設けられるソース電極１０７ｄを備える。また、半導体ダイ１０７は、基板１０７ｃの表面に、長辺１０７ｂに沿って並ぶ複数のゲート電極１０７ｅ及びソースビア１０７ｆ、活性領域１０７ｇ、並びにドレイン電極１０７ｈを備える。ソース電極１０７ｄは、例えば、金メッキが施されており、ソース電極１０７ｄの厚さは５μｍ以上且つ２０μｍ以下である。
ゲート電極１０７ｅは、活性領域１０７ｇから見てドレイン電極１０７ｈの反対側に設けられる。活性領域１０７ｇはドレインフィンガ及びソースフィンガを含む。ソースフィンガと裏面ソース電極１０７ｄとは、半導体ダイ１０７を貫通するソースビア１０７ｆにより電気的に接続される。ドレインからソースに流せる最大の電流値はゲート幅に比例するため、大出力のトランジスタでは、ゲート幅を大きくするために、多くのドレインフィンガ／ソースフィンガを並列に設ける。これにより、半導体ダイ１０７は、長辺１０７ｂに沿って細長く延びる形状となる。
再び図５を参照する。入力整合回路１０６は、入力リード５と半導体ダイ１０７の間におけるインピーダンスのマッチングを行う。入力整合回路１０６の一端は、ボンディングワイヤを介して入力リード５と電気的に接続されている。入力整合回路１０６の他端は、ボンディングワイヤを介して半導体ダイ１０７のゲート電極１０７ｅ（図６を参照）と電気的に接続されている。このように、入力リード５は、パッケージ１Ａ内の配線を介して半導体ダイ１０７のゲート電極１０７ｅと電気的に接続されている。ゲート電極１０７ｅにはグランド電位よりも低い負のゲートバイアスが印加されるので、入力リード５の電位は、ベース３の主面３ａの電位よりも低くなる。
出力整合回路１０８は、半導体ダイ１０７と出力リード６の間においてそのインピーダンスを調整し、出力リード６に現れる高周波信号の所望の出力を、最大効率で付与する。出力整合回路１０８の一端は、ボンディングワイヤを介して半導体ダイ１０７のドレイン電極１０７ｈ（図６を参照）と電気的に接続されている。出力整合回路１０８の他端は、ボンディングワイヤを介して出力リード６と電気的に接続されている。このように、出力リード６は、パッケージ１Ａ内の配線を介して半導体ダイ１０７のドレイン電極１０７ｈと電気的に接続されている。ドレイン電極１０７ｈにはグランド電位よりも高い正のドレインバイアスが印加されるので、出力リード６の電位は、ベース３の主面３ａの電位よりも高くなる。
以上の構成を備える本実施形態のパッケージ１Ａ及び半導体装置１００によって得られる効果について説明する。図２に示したように、パッケージ１Ａは、金属製の主面３ａを有するベース３と、主面３ａに接合材７を介して接合された底面４ａを有する誘電体の側壁４Ａと、側壁４Ａの上面４ｂに接合された金属製の入力リード５とを備える。そして、接合材７は銀（Ａｇ）を含み、入力リード５の電位はベース３の主面３ａの電位よりも低い。従って、何らの工夫もなければ、図８に示す模式図のように、入力リード５と主面３ａとの間に生じる電界に起因してイオンマイグレーションが生じ、側壁４Ａの内側面４ｃ上及び外側面４ｄ上において、Ａｇのデンドライトが接合材７から入力リード５に向けて成長してしまう（図８の矢印Ａ１，Ａ２）。このデンドライトによって入力リード５と主面３ａとが短絡すると、半導体装置１００の故障に繋がる。
近年、ＧａＮやＳｉＣ、Ｇａ2Ｏ3などを主な半導体材料とするワイドギャップ半導体の開発が盛んであり、実用化されつつある。ワイドギャップ半導体は耐電圧が高いことから、電源電圧を高めて移動度を上げたり、電極間寄生容量を減らしたりすることで半導体の性能が高まる。このため、ワイドギャップ半導体では上記の電界が強くなり、イオンマイグレーションが起き易い。
上記の課題を解決するため、本実施形態のパッケージ１Ａは、図２に示す導電層１１を備えている。前述したように、導電層１１は、側壁４Ａの底面４ａと上面４ｂとの間において、主面３ａの法線方向から見て入力リード５と重なる位置に設けられ、接合材７と電気的に接続され、底面４ａに沿って延在するとともに側壁４Ａの内側面４ｃ及び外側面４ｄから露出する。そして、導電層１１はＡｇを含まない。内側面４ｃ及び外側面４ｄにおいて、このような導電層１１が側壁４Ａから露出することにより、電界は導電層１１と入力リード５との間で主に発生し、導電層１１と主面３ａとの間において生じる電界は僅かとなる。従って、導電層１１と主面３ａとの間においてはＡｇイオンを移動させる力が極めて弱くなるので、内側面４ｃ及び外側面４ｄにおけるＡｇのデンドライトの成長を抑制し、ベース３の主面３ａと入力リード５との短絡を低減することができる。
また、図３に示したように、出力リード６は側壁４Ａの上面４ｂに接合材１０を介して接合されている。そして、接合材１０はＡｇを含み、出力リード６の電位はベース３の主面３ａの電位よりも高い。従って、何らの工夫もなければ、出力リード６と主面３ａとの間に生じる電界に起因してイオンマイグレーションが生じ、側壁４Ａの内側面４ｃ上及び外側面４ｄ上において、Ａｇのデンドライトが接合材１０から主面３ａに向けて成長してしまう。このデンドライトによって出力リード６と主面３ａとが短絡すると、半導体装置１００の故障に繋がる。
この課題を解決するため、本実施形態のパッケージ１Ａは、図３に示す導電層１２を備えている。前述したように、導電層１２は、側壁４Ａの底面４ａと上面４ｂとの間において、主面３ａの法線方向から見て出力リード６と重なる位置に設けられ、接合材１０と電気的に接続され、上面４ｂに沿って延在するとともに側壁４Ａの内側面４ｃ及び外側面４ｄから露出する。そして、導電層１２はＡｇを含まない。内側面４ｃ及び外側面４ｄにおいて、このような導電層１２が側壁４Ａから露出することにより、電界は導電層１２と主面３ａとの間で主に発生し、導電層１２と出力リード６との間において生じる電界は僅かとなる。従って、導電層１２と出力リード６との間においてはＡｇイオンを移動させる力が極めて弱くなるので、内側面４ｃ及び外側面４ｄにおけるＡｇのデンドライトの成長を抑制し、ベース３の主面３ａと出力リード６との短絡を低減することができる。
本実施形態のように、導電層１１（１２）と接合材７（１０）との電気的な接続を、導電層１１（１２）と接合材７（１０）との間の側壁４Ａを貫通する導電性のビア１３（１４）が行ってもよい。この場合、簡易な構成でもって導電層１１（１２）と接合材７（１０）とを電気的に接続することができる。
本実施形態のように、側壁４Ａの接合材７（１０）に接合される面と導電層１１（１２）との距離ｈ１（ｈ３）は、側壁４Ａの接合材７（１０）に接合される面とは反対側の面と導電層１１（１２）との距離ｈ２（ｈ４）よりも短くてもよい。
本実施形態のように、側壁４Ａはセラミックにより構成され、導電層１１，１２はタングステン（Ｗ）層及びニッケル（Ｎｉ）層を含む積層構造を有してもよい。この場合、側壁４Ａを構成するセラミック層の間に導電層１１，１２を容易に形成することができ、且つ側壁４Ａの強度も維持することができる。
（第１変形例）
図９は、上記実施形態の第１変形例に係るパッケージ１Ｂを示す平面図である。図１０は、図９のＸ－Ｘ線に沿った断面を模式的に示す図である。図１１は、図９のXI－XI線に沿った断面を模式的に示す図である。図９～図１１に示すように、本変形例のパッケージ１Ｂは、ベース３、側壁４Ｂ、２つの入力リード５、２つの出力リード６、接合材７～１０、導電層１１及び１２、複数のビア１３、並びに複数のビア１４を備える。これらのうち、側壁４Ｂ、導電層１１及び１２を除く他の構成の詳細は、上記実施形態と同様である。
側壁４Ｂは、樹脂（例えばＰＣＢ（Printed Circuit Board）に通常用いられる紙エポキシ、ガラスエポキシ等）からなる略長方形状の枠状の部材である。上述した側壁４Ａと同様に、側壁４Ｂもまた、ベース３の主面３ａに沿う方向Ｄ１において互いに対向する一対の部分４１，４２と、方向Ｄ１と交差（例えば直交）する方向Ｄ２において互いに対向する一対の部分４３，４４とを有する。部分４１，４２は方向Ｄ２に沿って互いに平行に延在しており、部分４３，４４は方向Ｄ２に沿って互いに平行に延在している。延在方向に垂直な各部分４１～４４の断面は長方形状または正方形状である。主面３ａの法線方向における側壁４Ｂの高さは、例えば０．５～１．０ｍｍである。
図１０及び図１１に示すように、側壁４Ｂは、ベース３の主面３ａと対向する平坦な底面４ａと、底面４ａとは反対側の上面４ｂとを有する。底面４ａ及び上面４ｂの全面には、プリント配線パターン４５が形成されている。プリント配線パターン４５は、側壁４Ｂに固着した金属膜（具体的には、Ｃｕ膜上にＡｕまたはＮｉのメッキを施したもの）である。図１０に示すように、部分４１の底面４ａは、プリント配線パターン４５および接合材７を介してベース３の主面３ａに接合されている。言い換えると、接合材７は、部分４１の底面４ａとベース３の主面３ａとを互いに接合している。また、図１１に示すように、部分４２の底面４ａは、プリント配線パターン４５および接合材９を介してベース３の主面３ａに接合されている。言い換えると、接合材９は、部分４２の底面４ａとベース３の主面３ａとを互いに接合している。これらの接合材７，９は、上記実施形態と同様に、銀（Ａｇ）を含む。Ａｇを含む接合材としては、例えば銀ロウや他の銀系接合材が挙げられる。他の銀系接合材としては、例えば、粒径１０ｎｍ～１０μｍの銀フィラーを含有するエポキシ接着剤、銀フィラー及び溶剤からなる焼結型ナノ銀ペースト等が挙げられる。いずれも微細な銀フィラーが活性化し、低温で溶融する現象を含み、金（Ａｕ）と銀（Ａｇ）との金属的結合となるので、強度及び長期信頼性に優れる。一実施例では、接合材７，９は焼結型ナノ銀ペーストである。
入力リード５は、その方向Ｄ１における一端部が、側壁４Ｂの部分４１における上面４ｂと対向している。入力リード５は、側壁４Ｂの部分４１によって、ベース３の主面３ａに対して絶縁されている。図１０に示すように、入力リード５の一端部は、接合材８及びプリント配線パターン４５を介して、部分４１の上面４ｂに接合されている。言い換えると、接合材８は、部分４１の上面４ｂと入力リード５の一端部とを互いに接合している。また、出力リード６は、その方向Ｄ１における一端部が、側壁４Ｂの部分４２における上面４ｂと対向している。出力リード６は、側壁４Ｂの部分４２によって、ベース３の主面３ａに対して絶縁されている。図１１に示すように、出力リード６の一端部は、接合材１０及びプリント配線パターン４５を介して部分４２の上面４ｂに接合されている。言い換えると、接合材１０は、部分４２の上面４ｂと出力リード６の一端部とを互いに接合している。これらの接合材８，１０もまた、銀（Ａｇ）を含む。一実施例では、接合材８，１０は焼結型ナノ銀ペーストである。
導電層１１及び１２は、次の点を除いて、上記実施形態と同様の構成を有する。すなわち、本変形例の導電層１１及び１２は、Ｃｕ層と、Ａｕ層またはニッケルＮｉ層とを含む積層構造を有する。具体的には、上層側の側壁４ＢにＣｕ膜を例えば無電解メッキにより形成し、その表面にＡｕまたはＮｉを電界メッキにより形成する。同様に、下層側の側壁４ＢにもＣｕ膜を形成し、その表面にＡｕまたはＮｉを電界メッキにより形成する。そして、上層側及び下層側のＡｕ層またはＮｉ層同士を熱圧着することにより、導電層１１，１２が形成される。従い、本変形例の導電層１１，１２は、Ｃｕ、Ａｕ（またはＮｉ）、およびＣｕの３層構造を有する。なお、側壁４Ｂの内側面４ｃ及び外側面４ｄから露出した導電層１１及び１２の端面は、ＡｕメッキまたはＮｉメッキにて完全に覆われる。
また、ビア１３，１４は、下層側（または上層側）の側壁４Ｂに形成されたスルーホール内に無電解銅メッキを施すことにより形成される。その際、スルーホールを完全に埋め込み、熱圧着後にスルーホール内に空孔を残さない。
図１２は、本変形例における導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。理解の容易の為、導電層１１，１２の存在範囲をハッチングにより示している。図１２に示すように、本変形例における導電層１１，１２及びビア１３，１４の配置は、上記実施形態と同様である。
本変形例では、図１０に示す導電層１１が側壁４Ｂに設けられている。上記実施形態と同様に、導電層１１は、側壁４Ｂの底面４ａと上面４ｂとの間において、主面３ａの法線方向から見て入力リード５と重なる位置に設けられ、接合材７と電気的に接続され、底面４ａに沿って延在するとともに側壁４Ｂの内側面４ｃ及び外側面４ｄから露出する。そして、導電層１１はＡｇを含まない。従って、内側面４ｃ及び外側面４ｄにおけるＡｇのデンドライトの成長を抑制し、ベース３の主面３ａと入力リード５との短絡を低減することができる。
また、本変形例では、図１１に示す導電層１２が設けられている。上記実施形態と同様に、導電層１２は、側壁４Ｂの底面４ａと上面４ｂとの間において、主面３ａの法線方向から見て出力リード６と重なる位置に設けられ、接合材１０と電気的に接続され、上面４ｂに沿って延在するとともに側壁４Ｂの内側面４ｃ及び外側面４ｄから露出する。そして、導電層１２はＡｇを含まない。従って、内側面４ｃ及び外側面４ｄにおけるＡｇのデンドライトの成長を抑制し、ベース３の主面３ａと出力リード６との短絡を低減することができる。
（第２変形例）
図１３は、上記実施形態の第２変形例に係るパッケージ１Ｃの入力リード５を含む断面を模式的に示す図である。図１４は、パッケージ１Ｃの出力リード６を含む断面を模式的に示す図である。図１５は、本変形例における導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。理解の容易の為、導電層１１，１２の存在範囲をハッチングにより示している。
図１３～図１５に示すように、本変形例のパッケージ１Ｃは、ベース３、側壁４Ｂ、入力リード５、出力リード６、接合材７～１０、導電層１１及び１２、複数のビア１３、並びに複数のビア１４を備える。これらのうち、導電層１１及び１２、複数のビア１３、並びに複数のビア１４を除く他の構成の詳細は、上記第１変形例と同様である。
図１３及び図１５に示すように、本変形例の導電層１１は、側壁４Ｂの内側面４ｃ寄りに偏って設けられ内側面４ｃから露出する第１部分１１ａと、側壁４Ｂの外側面４ｄ寄りに偏って設けられ外側面４ｄから露出する第２部分１１ｂとを含んで構成されている。第１部分１１ａと第２部分１１ｂとは、底面４ａから互いに等しい距離で設けられ、側壁４Ｂの部分４１の延在方向と交差する方向に互いに間隔を空けて並んで配置されている。そして、第１部分１１ａ及び第２部分１１ｂは、部分４１の延在方向に並ぶ複数のビア１３を介して接合材７と電気的に接続されている。
また、図１４に示すように、本変形例の導電層１２は、側壁４Ｂの内側面４ｃ寄りに偏って設けられ内側面４ｃから露出する第１部分１２ａと、側壁４Ｂの外側面４ｄ寄りに偏って設けられ外側面４ｄから露出する第２部分１２ｂとを含んで構成されている。第１部分１２ａと第２部分１２ｂとは、底面４ａから互いに等しい距離で設けられ、側壁４Ｂの部分４２の延在方向と交差する方向に互いに間隔を空けて並んで配置されている。そして、第１部分１２ａ及び第２部分１２ｂは、部分４２の延在方向に並ぶ複数のビア１４を介して接合材１０と電気的に接続されている。
前述した実施形態では、入力リード５及び出力リード６と対向する位置にグランド電位の導電層１１，１２を配置するので、電極間容量が大きくなり、高周波のインピーダンスマッチングに支障をきたす場合がある。そのような場合には、本変形例のように、導電層１１，１２のうち側壁４Ｂの内部に位置する部分を除いてもよい。この場合、Ａｇのデンドライトの成長を抑制しつつ、インピーダンスの低下を抑えて、高周波信号の整合を容易にすることができる。
（第３変形例）
図１６は、上記実施形態の第３変形例に係るパッケージ１Ｄの入力リード５を含む断面を模式的に示す図である。図１７は、パッケージ１Ｄの出力リード６を含む断面を模式的に示す図である。図１８の（ａ）及び（ｂ）は、本変形例における導電層１１，１２及びビア１３，１４の配置を示す図であって、導電層１１，１２及びビア１３，１４を主面３ａの法線方向から見た様子を模式的に示している。理解の容易の為、導電層１１，１２の存在範囲をハッチングにより示している。
図１６、図１７、並びに図１８の（ａ）及び（ｂ）に示すように、本変形例のパッケージ１Ｄは、ベース３、側壁４Ｂ、入力リード５、出力リード６、接合材７～１０、導電層１１及び１２、単一（若しくは２つ）のビア１３、並びに単一（若しくは２つ）のビア１４を備える。これらのうち、導電層１１，１２、ビア１３，１４を除く他の構成の詳細は、上記第２変形例と同様である。
本変形例のビア１３は、図１６に示すように入力リード５の直下には設けられておらず、図１８の（ａ）及び（ｂ）に示すように側壁４Ｂにおける入力リード５の直下を除く位置に設けられている。具体的に、図１８の（ａ）に示す例では、ビア１３は部分４１における２つの入力リード５の間の領域に設けられ、図１８の（ｂ）に示す例では、ビア１３は部分４３及び４４に設けられている。また、これと同様に、本変形例のビア１４は、図１７に示すように出力リード６の直下には設けられておらず、図１８の（ａ）及び（ｂ）に示すように側壁４Ｂにおける出力リード６の直下を除く位置に設けられている。具体的に、図１８の（ａ）に示す例では、ビア１４は部分４２における２つの出力リード６の間の領域に設けられ、図１８の（ｂ）に示す例では、ビア１４は部分４３及び４４に設けられている。
上記実施形態の導電層１１，１２の電位は、それぞれ接合材７，１０の電位から多少の変動があってもよく、厳密に同電位であることは要求されない。従って、本変形例のようにビア１３，１４はそれぞれ単一（または２つ）であってもよく、また、それぞれ入力リード５および出力リード６から離れて配置されてもよい。このような形態であっても、上記実施形態の効果を十分に奏することができる。
（第４変形例）
図１９は、上記実施形態の第４変形例に係るパッケージ１Ｅの入力リード５を含む断面を模式的に示す図である。図２０は、パッケージ１Ｅの出力リード６を含む断面を模式的に示す図である。図１９及び図２０に示すように、本変形例では、ベース３の主面３ａ上から側壁４Ｂの内側面４ｃ上にわたって樹脂膜７１が設けられている。この樹脂膜７１は、半導体ダイ１０７（図５参照）のマウントに使用される導電性銀ペーストに起因するＡｇのデンドライトを防止するために、パッケージ１Ｅ内部において露出する導電性銀ペーストの全体を覆う膜である。または、この樹脂膜７１は、内側面４ｃの耐湿性向上のために設けられる膜であってもよい。
この場合、図１９に示すように、内側面４ｃから露出する接合材７の端面は樹脂膜７１によって覆われるので、Ａｇのマイグレーションが生じにくくなる。従って、上記第２変形例に示された第１部分１１ａ（図１３を参照）を省き、第２部分１１ｂのみとすることができる。また、図２０に示すように、接合材１０と、主面３ａの露出表面との距離が遠くなるので、Ａｇのデンドライトによる出力リード６と主面３ａとの短絡を生じにくくすることができる。従って、上記第２変形例に示された第１部分１２ａ（図１４を参照）を省き、第２部分１２ｂのみとすることができる。従って、第２変形例と比較して、インピーダンスの低下を更に抑え、高周波信号の整合をより容易にすることができる。
（第５変形例）
図２１は、上記実施形態の第５変形例に係るパッケージ１Ｆの入力リード５を含む断面を模式的に示す図である。本変形例では、入力リード５の端縁５ａが、主面３ａの法線方向から見て、内側面４ｃよりも外側に位置する。そして、入力リード５と側壁４Ｂとを接合する接合材８及びプリント配線パターン４５の端縁もまた、入力リード５の端縁５ａと揃って内側面４ｃよりも外側に位置する。従って、本変形例では、側壁４Ｂの上面４ｂのうち内側面４ｃ側の部分が露出している。
本変形例のように、入力リード５は内側面４ｃまで延びている必要は無く、内側面４ｃから後退していてもよい。これにより、入力リード５と導電層１１とが対向する面積を減らすことができる。従って、インピーダンスの低下を抑え、高周波信号の整合を容易にすることができる。なお、入力リード５の端縁５ａと内側面４ｃとの距離Ｌ３は、例えば０．３ｍｍ以下である。
本発明による半導体装置用のパッケージおよび半導体装置は、上述した実施形態及び各変形例の例示に限定されるものではなく、他に様々な変形が可能である。例えば、上述した各実施形態及び各変形例を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、上述した実施形態及び各変形例では入力リード５及び出力リード６と重なる領域にのみ導電層１１，１２が設けられているが、導電層１１，１２は側壁４Ａ（または４Ｂ）の全体に設けられてもよい。また、上記実施形態では半導体素子の例としてＧａＮ－ＨＥＭＴを例示したが、横方向拡散ＭＯＳ（ＬＤＭＯＳ）やＧａＡｓ－ＦＥＴであってもよく、或いはトランジスタ以外の半導体素子であってもよい。また、第２変形例では導電層１１，１２が第１部分１１ａ，１２ａ及び第２部分１１ｂ，１２ｂの双方を含み、第４変形例では導電層１１，１２が第２部分１１ｂ，１２ｂのみを含んでいるが、導電層１１，１２は、第１部分１１ａ，１２ａのみを含んで構成されてもよい。
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ…パッケージ、３…ベース、３ａ…主面、４Ａ，４Ｂ…側壁、４ａ…底面、４ｂ…上面、４ｃ…内側面、４ｄ…外側面、５…入力リード、５ａ…端縁、６…出力リード、７，８，９，１０…接合材、１１，１２…導電層、１１ａ，１２ａ…第１部分、１１ｂ，１２ｂ…第２部分、１３，１４…ビア、３１，３３…銅板、３２…モリブデン板、４１，４２，４３，４４…部分、４５…プリント配線パターン、７１…樹脂膜、１００…半導体装置、１０６…入力整合回路、１０７…半導体ダイ、１０７ａ…短辺、１０７ｂ…長辺、１０７ｃ…基板、１０７ｄ…ソース電極、１０７ｅ…ゲート電極、１０７ｆ…ソースビア、１０７ｇ…活性領域、１０７ｈ…ドレイン電極、１０７ｄ…ソース電極、１０８…出力整合回路、１０９…出力キャパシタ、ｈ１，ｈ２，ｈ３，ｈ４，Ｌ３…距離、Ｄ１，Ｄ２…方向、Ｌ１，Ｌ２…長さ、Ｗ１，Ｗ２…幅。

Claims (12)

  1. 金属製の主面を有するベースと、
    前記主面と対向する底面を有する誘電体の側壁と、
    銀（Ａｇ）を含み、前記ベースの前記主面と前記側壁の前記底面とを互いに接合する接合材と、
    前記側壁の前記底面とは反対側の上面に接合された金属製のリードと、
    前記側壁の前記底面と前記上面との間において、前記主面の法線方向から見て前記リードと重なる位置に設けられ、前記接合材と電気的に接続され、前記底面に沿って延在するとともに前記側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、
    を備え、
    前記導電層と前記接合材との電気的な接続を、前記導電層と前記接合材との間の前記側壁を貫通する導電性のビアが行う、半導体装置用のパッケージ。
  2. 金属製の主面を有するベースと、
    前記主面に接合された底面を有する誘電体の側壁と、
    前記側壁の前記底面とは反対側の上面と対向する金属製のリードと、
    銀（Ａｇ）を含み、前記リードと前記側壁の前記上面とを互いに接合する接合材と、
    前記側壁の前記底面と前記上面との間において、前記主面の法線方向から見て前記リードと重なる位置に設けられ、前記接合材と電気的に接続され、前記上面に沿って延在するとともに前記側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、
    を備える、半導体装置用のパッケージ。
  3. 前記導電層と前記接合材との電気的な接続を、前記導電層と前記接合材との間の前記側壁を貫通する導電性のビアが行う、請求項２に記載の半導体装置用のパッケージ。
  4. 前記側壁の前記接合材に接合される面と前記導電層との距離は、前記側壁の前記接合材に接合される面とは反対側の面と前記導電層との距離よりも短い、請求項１から請求項３のいずれか１項に記載の半導体装置用のパッケージ。
  5. 前記誘電体はセラミックであり、
    前記導電層はタングステン（Ｗ）層及びニッケル（Ｎｉ）層を含む積層構造を有する、請求項１から請求項４のいずれか１項に記載の半導体装置用のパッケージ。
  6. 前記誘電体は樹脂であり、
    前記導電層は銅（Ｃｕ）層と金（Ａｕ）層またはニッケル（Ｎｉ）層とを含む積層構造を有する、請求項１から請求項４のいずれか１項に記載の半導体装置用のパッケージ。
  7. 前記導電層は、前記側壁の内側面寄りに偏って設けられ前記内側面から露出する第１部分と、前記側壁の外側面寄りに偏って設けられ前記外側面から露出する第２部分とのうち少なくとも一方を含む、請求項１から請求項６のいずれか１項に記載の半導体装置用のパッケージ。
  8. 前記導電層は前記第２部分のみを含む、請求項７に記載の半導体装置用のパッケージ。
  9. パッケージと、
    前記パッケージ内に搭載された半導体素子と、
    を備え、
    前記パッケージは、
    金属製の主面を有するベースと、
    前記主面と対向する底面を有する誘電体の側壁と、
    銀（Ａｇ）を含み、前記ベースの前記主面と前記側壁の前記底面とを互いに接合する接合材と、
    前記側壁の前記底面とは反対側の上面に接合された金属製のリードと、
    前記側壁の前記底面と前記上面との間において、前記主面の法線方向から見て前記リードと重なる位置に設けられ、前記接合材と電気的に接続され、前記底面に沿って延在するとともに前記側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、
    を有し、
    前記リードは、前記パッケージ内の配線を介して前記半導体素子と電気的に接続されており、
    前記リードの電位は前記ベースの前記主面の電位よりも低い、半導体装置。
  10. 請求項２に記載のパッケージと、
    前記パッケージ内に搭載された半導体素子と、
    を備え、
    前記リードは、前記パッケージ内の配線を介して前記半導体素子と電気的に接続されており、
    前記リードの電位は前記ベースの前記主面の電位よりも高い、半導体装置。
  11. 金属製の主面を有するベースと、
    前記主面と対向する底面を有する誘電体の側壁と、
    銀（Ａｇ）を含み、前記ベースの前記主面と前記側壁の前記底面とを互いに接合する接合材と、
    前記側壁の前記底面とは反対側の上面に接合された金属製のリードと、
    前記側壁の前記底面と前記上面との間において、前記主面の法線方向から見て前記リードと重なる位置に設けられ、前記接合材と電気的に接続され、前記底面に沿って延在するとともに前記側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、
    を備え、
    前記誘電体は樹脂であり、
    前記導電層は銅（Ｃｕ）層と金（Ａｕ）層またはニッケル（Ｎｉ）層とを含む積層構造を有する、半導体装置用のパッケージ。
  12. 金属製の主面を有するベースと、
    前記主面と対向する底面を有する誘電体の側壁と、
    銀（Ａｇ）を含み、前記ベースの前記主面と前記側壁の前記底面とを互いに接合する接合材と、
    前記側壁の前記底面とは反対側の上面に接合された金属製のリードと、
    前記側壁の前記底面と前記上面との間において、前記主面の法線方向から見て前記リードと重なる位置に設けられ、前記接合材と電気的に接続され、前記底面に沿って延在するとともに前記側壁の側面から露出する、銀（Ａｇ）を含まない導電層と、
    を備え、
    前記導電層は、前記側壁の内側面寄りに偏って設けられ前記内側面から露出する第１部分と、前記側壁の外側面寄りに偏って設けられ前記外側面から露出する第２部分とのうち少なくとも一方を含み、
    前記導電層は前記第２部分のみを含む、半導体装置用のパッケージ。
JP2019024289A 2019-02-14 2019-02-14 半導体装置用のパッケージおよび半導体装置 Active JP7156641B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019024289A JP7156641B2 (ja) 2019-02-14 2019-02-14 半導体装置用のパッケージおよび半導体装置
CN202080006086.2A CN112997296A (zh) 2019-02-14 2020-02-13 一种半导体装置用的封装以及半导体装置
US17/292,656 US11581246B2 (en) 2019-02-14 2020-02-13 Semiconductor device package and semiconductor device
PCT/JP2020/005628 WO2020166669A1 (ja) 2019-02-14 2020-02-13 半導体装置用のパッケージおよび半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019024289A JP7156641B2 (ja) 2019-02-14 2019-02-14 半導体装置用のパッケージおよび半導体装置

Publications (2)

Publication Number Publication Date
JP2020136339A JP2020136339A (ja) 2020-08-31
JP7156641B2 true JP7156641B2 (ja) 2022-10-19

Family

ID=72045646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019024289A Active JP7156641B2 (ja) 2019-02-14 2019-02-14 半導体装置用のパッケージおよび半導体装置

Country Status (4)

Country Link
US (1) US11581246B2 (ja)
JP (1) JP7156641B2 (ja)
CN (1) CN112997296A (ja)
WO (1) WO2020166669A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000236034A (ja) 1999-02-16 2000-08-29 Sumitomo Metal Electronics Devices Inc 電子部品用パッケージ
JP2005268333A (ja) 2004-03-16 2005-09-29 Mitsubishi Electric Corp セラミックパッケージ
JP2007243145A (ja) 2006-02-07 2007-09-20 Sumitomo Metal Electronics Devices Inc 高放熱型電子部品収納用パッケージ及びその製造方法
JP2015204426A (ja) 2014-04-16 2015-11-16 Ｎｇｋエレクトロデバイス株式会社 電子部品収納用パッケージ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1320006C (en) 1986-06-02 1993-07-06 Norio Hidaka Package for integrated circuit
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPH10163353A (ja) 1996-02-27 1998-06-19 Toshiba Corp マイクロ波デバイス用パッケージ
JPH11233697A (ja) * 1998-02-06 1999-08-27 Hitachi Ltd 半導体装置および製造方法
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
US8084299B2 (en) * 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package
JP2011165931A (ja) 2010-02-10 2011-08-25 Mitsubishi Electric Corp 高周波回路モジュール
JP5897944B2 (ja) * 2012-03-22 2016-04-06 日本碍子株式会社 積層焼結セラミックインターポーザ、及び当該積層焼結セラミックインターポーザを含む半導体パッケージ
JP5742859B2 (ja) * 2013-01-30 2015-07-01 日立金属株式会社 高速伝送ケーブル用導体、及びその製造方法、並びに高速伝送ケーブル
CN108463885A (zh) * 2015-12-11 2018-08-28 罗姆股份有限公司 半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000236034A (ja) 1999-02-16 2000-08-29 Sumitomo Metal Electronics Devices Inc 電子部品用パッケージ
JP2005268333A (ja) 2004-03-16 2005-09-29 Mitsubishi Electric Corp セラミックパッケージ
JP2007243145A (ja) 2006-02-07 2007-09-20 Sumitomo Metal Electronics Devices Inc 高放熱型電子部品収納用パッケージ及びその製造方法
JP2015204426A (ja) 2014-04-16 2015-11-16 Ｎｇｋエレクトロデバイス株式会社 電子部品収納用パッケージ

Also Published As

Publication number Publication date
CN112997296A (zh) 2021-06-18
JP2020136339A (ja) 2020-08-31
WO2020166669A1 (ja) 2020-08-20
US20220005751A1 (en) 2022-01-06
US11581246B2 (en) 2023-02-14

Similar Documents

Publication Publication Date Title
KR100367936B1 (ko) 적층체를구비한고주파집적회로장치
US11955411B2 (en) Semiconductor device
US10985098B2 (en) Electronic component mounting substrate, electronic device, and electronic module
US11538725B2 (en) Semiconductor module arrangement
JP2022144459A (ja) 半導体装置
US20200294872A1 (en) Semiconductor package, semiconductor device, and method for manufacturing semiconductor device
JP7156641B2 (ja) 半導体装置用のパッケージおよび半導体装置
US20230238294A1 (en) Semiconductor package including a chip-substrate composite semiconductor device
US20230146758A1 (en) Semiconductor device
JP2010034212A (ja) 高周波セラミックパッケージおよびその作製方法
JP7364168B2 (ja) 半導体モジュール及び半導体デバイス収容体
US9362221B2 (en) Surface mountable power components
US20230230904A1 (en) Semiconductor device
WO2024057876A1 (ja) 半導体装置
US20230107764A1 (en) Semiconductor device and semiconductor device manufacturing method
US20230140922A1 (en) Current detection resistor and current detection apparatus
JP2000091376A (ja) 電子回路装置
JP2002324872A (ja) 高周波用ｉｃパッケージ装置
JP2004006437A (ja) 多数個取り配線基板
JP2003249729A (ja) 多数個取り配線基板

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20211221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220928

R150 Certificate of patent or registration of utility model

Ref document number: 7156641

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150