JPH10163353A - マイクロ波デバイス用パッケージ - Google Patents

Abstract

(57)【要約】 【課題】 半導体チップとのインピーダンス不整合から
生じる利得低下を抑え、パッケージサイズを大型化する
ことなく実装密度を高くする高信頼のマイクロ波デバイ
ス用パッケージを提供すること。 【解決手段】 接地電極となるベース金属１と、このベ
ース金属１に接続されたマイクロストリップ線路用の接
地導電パターン７を設けたセラミック層２ａと、外部回
路と半導体チップとを電気的に接続する線路導電パタ−
ン８を設けたセラミック層３ａと、上面にベース金属１
と接続した接地導電パターン１０を設けたセラミック層
４ａを順次積層している。そして、リード端子が形成さ
れる領域の近くにおいて、セラミック層２ａ上の接地導
電パターン７が積層端部から露出しないようにしてい
る。また、蓋（図示しない）の内面に帰還回路等のマイ
クロ波回路を形成することにより、パッケージ内部に搭
載し気密封止している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロ波電力
用半導体素子などを収納するマイクロ波デバイス用パッ
ケージに関する。

【０００２】

【従来の技術】マイクロ波電力用半導体素子はマイクロ
波帯以上の高周波で動作する素子で、地上マイクロ波通
信や衛星通信、移動体通信、航空管制用レーダ等、社会
的に重要な機器に利用されている。このため高い信頼性
が要求され、通常、気密封止構造のマイクロ波デバイス
用パッケージに収納して使用される。

【０００３】ここで、従来のマイクロ波デバイス用パッ
ケージについて図８で説明する。符号２１は、電界効果
トランジスタ（以後ＦＥＴという）チップがマウントさ
れるベース金属２１である。ベース金属２１上には四角
形をしたセラミック枠２２が設けられている。また、セ
ラミック枠２２上には四角形のセラミック枠２３が積層
され、セラミック枠２３の開口Ｗは密封蓋２４で封止さ
れる。

【０００４】なお、セラミック枠２２の上面には、ベー
ス金属２１上にマウントされたＦＥＴチップ（図示せ
ず）と外部回路を電気的に接続する線路導電パタ−ン２
５が設けられている。線路導電パタ−ン２５は、セラミ
ック枠２３が積層された部分はタングステンをベースと
した導体層となっている。また、セラミック枠２３が積
層されない部分は、ニッケルや金のメッキ処理がされて
いる。そして、セラミック枠２３で囲まれたその内側領
域の線路導電パタ−ン２５、例えば線路導電パターン２
５ａ部分はＦＥＴチップの接続パッドとの間でワイヤボ
ンディングされる。また、セラミック枠２３の外側領域
の線路導電パタ−ン２５、例えば線路導電パターン２５
ｂ部分には、外部回路に接続されるリード端子２６が固
着されている。なお、線路導電パタ−ン２５ａ、２５ｂ
は、ＦＥＴチップに対してバイアス電圧を外部から供給
したり、ＦＥＴチップのインピーダンスを変換したりす
る役割を持っている。

【０００５】

【発明が解決しようとする課題】ところで、上記した構
造のマイクロ波デバイス用パッケージは、収納されるＦ
ＥＴチップが大きくなると、電力利得が下がるという問
題がある。

【０００６】外部回路を最適化した条件において、例え
ば出力１ＷのＦＥＴチップの場合、２．５ＧＨｚにおい
て１４ｄＢの電力利得が得られる。しかし、同じ条件で
出力が７Ｗの場合、１１ｄＢの電力利得しか得られな
い。

【０００７】これは、ＦＥＴチップが大きくなったこと
により入出力インピーダンスが低くなり、この結果、線
路導電パターンの特性インピーダンスとの整合がとれな
くなり損失が増大することに原因している。

【０００８】したがって、利得の低下を小さく抑えるた
めには、線路導電パタ−ンの特性インピーダンスを低く
する必要がある。このような場合、線路導電パタ−ンの
特性インピーダンスを低くする方法として、例えば線路
導電パタ−ンの幅を広くする方法がある。しかし、全体
の大きさに制約があるため線路導電パタ−ンの幅を広げ
るには限界がある。また、もう１つの方法としてセラミ
ック枠２２の厚さを薄くする方法がある。

【０００９】ここで、７Ｗ級のＦＥＴを例にとり、セラ
ミック枠の厚さと電力利得の関係をシミュレーションし
た結果を図９で説明する。図９の横軸は厚さ（μｍ）、
縦軸は利得（ｄＢ）である。この結果から、セラミック
枠の厚さを５００μｍから１００μｍに薄くすれば、電
力利得が２ｄＢ以上改善されることが分かる。しかし、
セラミック枠の厚さを薄くすると、以下のような問題が
発生する。

【００１０】セラミック枠の厚みは約０．５ｍｍ〜１ｍ
ｍで、これ以上薄くするとベース金属２１と線路導電パ
タ−ン２５が接近する。このような場合、例えば、線路
導電パタ−ン２５とリード端子２６を固着する銀ローが
リード端子２６の付け根の部分で流れたり、また、メッ
キ工程でメッキ金属の突起が生じたりすると、線路導電
パタ−ン２５とベース金属２１間に短絡が発生する。ま
た、線路導電パタ−ン２５とベース金属２１が接近した
状態で、両者の間に長い時間電圧が印加されると、セラ
ミック表面に沿って金属が動くいわゆるケミカルマイグ
レーションが起こり、両者間に短絡が発生する。

【００１１】また、マイクロ波の中でも比較的周波数の
低いＬバンドなどでＧａＡｓＦＥＴを動作させる場合に
は、ＦＥＴの利得がＳｉトランジスタ等と比較して高い
ために寄生発振などを起こしやすく、安定して動作させ
ることがしばしば困難になる。このデバイスの安定動作
のためにはなるべくＦＥＴチップの近傍に帰還回路を設
けて中和をとるなどの対策をとることが望ましい。

【００１２】この様な回路はＦＥＴチップの近傍に付加
しないと有効に作用しないため、パッケージ内部にマイ
クロチップコンデンサや誘電体基板を用いた回路を搭載
したいわゆる内部整合器型のＦＥＴが考案され、一般的
なマイクロ波用電力デバイスとして実用可能である。

【００１３】しかし上述のような回路をＦＥＴチップと
同一平面に並べるという従来の方法では、どうしてもパ
ッケージサイズが大型になるという問題がある。また近
年多くなってきた移動体通信などのアプリケーションへ
は機器の小型化のため搭載部品の実装密度は高くなる一
方であり、マイクロ波デバイスおよび回路に対する小型
化の要求も非常に高いため、パッケージを大型化するこ
とは許されない状況である。さらに、大型のパッケージ
は高価でありデバイスの製造原価を引き上げる要因の一
つとなっている。このため小さなパッケージの内部にい
かにして多くの部品を搭載するかということも問題とな
っていた。

【００１４】本発明は上記の問題を解決するもので、利
得低下を抑え、パッケージサイズを大型化することなく
実装密度を高くする高信頼のマイクロ波デバイス用パッ
ケージを提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のマイクロ波デバ
イス用パッケージは、接地電極を構成するベース金属
と、このベース金属と同電位の第１接地導電パターンが
端部の少なくとも一部を除いて上面に設けられた第１層
と、前記ベース金属上に載置される半導体チップと外部
回路とを電気的に接続する導電パタ−ンが上面に設けら
れた第２層と、この第２層の上面に積層された第３層と
を具備し、前記半導体チップが載置される領域を囲むよ
うに前記第１層乃至前記第３層が積層されている。

【００１６】上記した構成において、例えば、第２層に
形成される導電パタ−ンにリード端子が接続され、リー
ド端子を経て外部回路に接続される。そして、第１層に
形成される第１接地導電パターンが、第２層の導電パタ
−ンやリード端子に対する接地面を構成する。この場
合、導電パタ−ンやリード端子と接地面との距離は、実
質的に第２層の厚さだけとなり両者間の距離は短くな
る。この結果、第２層の導電パタ−ン部分の特性インピ
ーダンスは低くなり、大型半導体チップとの整合がとり
やすくなり、電力利得の低下を抑制できる。

【００１７】この場合、第１層の端部の少なくとも一部
は第１接地導電パターンが形成されておらず、第１接地
導電パターンが形成されていない端部の上方をリード端
子が通るようにすれば、リード端子に近い第１層と第２
層の隣接部分の側面には第１接地導電パターンが露出し
ない。このため、第２層の導電パタ−ンやリード端子と
ベース金属との距離は第１層と第２層の合計の厚さとな
り、絶縁距離が十分に確保される。したがって、リード
端子を固着する銀ローが流れたり、メッキ工程でメッキ
金属の突起が生じたりしても、第２層の導電パタ−ンや
リード端子がベース金属などと短絡することが少なくな
る。また、セラミック表面にそって金属が動くいわゆる
ケミカルマイグレーションが起こりにくくなり、第２層
の導電パタ−ンやリード端子とベース金属などとの短絡
が抑制され、高信頼なマイクロ波デバイス用パッケージ
を実現できる。

【００１８】また、本発明のマイクロ波デバイス用パッ
ケージは、第３層の開口上部に蓋で気密封止し、この蓋
の内面にマイクロ波回路が形成されている。

【００１９】この構成において従来回路としては利用さ
れることのなかった蓋に注目し、蓋の内面（裏面）に薄
膜回路基板等を用いたマイクロ波回路を構成するもので
ある。この結果、パッケージサイズを大型化することな
く帰還回路等の回路をパッケージ内部に搭載することが
可能になる。

【００２０】

【発明の実施の形態】本発明の実施の形態について図１
の斜視図を参照して説明する。符号１は、半導体チップ
（以下ＦＥＴチップとし、ここでは図示せず）がマウン
トされるベース金属１で、ベース金属１の材料として
は、銅とモリブデンの積層複合材料や銅タングステン合
金、銅モリブデン合金等が使用される。また、ベース金
属１の上面には四角形のセラミック層２ａが設けられ、
セラミック層２ａの上面にはセラミック層３ａが設けら
れている。なお、セラミック層３ａの表面には入出力線
路、即ちリード端子９が形成され、セラミック層３ａ上
には四角形のセラミック層４ａが積層されている。ま
た、セラミック層４ａの上部開口は密着蓋５で封止され
ている。なお、符号６は、各セラミック層２ａ〜４ａに
形成されたスルーホールである。

【００２１】ここで、上記した構成のマイクロ波デバイ
ス用パッケージを分解した構造について図２の分解斜視
図で説明する。なお、図２では、図１に対応する部分に
は同一の符号を付し、重複する説明は一部省略してい
る。セラミック層２ａは、厚さ０．５ｍｍ程度のアルミ
ナ基板で、中央には開口Ｗａが設けられている。そし
て、開口Ｗａ部分と端部間に導電パターン７が形成され
ている。このとき、セラミック層２ａの両端部、そし
て、開口Ｗａに沿った部分にある幅でセラミック層２ａ
の表面を露出させ、導電パターン７が形成されない領域
が残される。また、導電パターン７と電気的に接続する
位置にスルーホール６ａが設けられている。このスルー
ホール６ａによって導電パターン７とベース金属１が接
続され、導電パターン７は接地導電パターンを形成す
る。

【００２２】セラミック層３ａは、厚さ０．１３ｍｍ程
度のアルミナ基板で、中央には開口Ｗｂが設けられてい
る。そして、開口Ｗｂの縁から端部まで線路導電パター
ン８が形成されている。線路導電パターン８は、ベース
金属１上に載置されるＦＥＴチップ（図示せず）と外部
回路を電気的に接続するもので、線路導電パタ−ン８の
両端部にはコバール等からなる入出力リード端子９が銀
ロー材で固着されている。また、線路導電パタ−ン８の
開口Ｗｂに近い端部には、ＦＥＴチップに接続される金
線（図示せず）がボンディングされる。また、セラミッ
ク層２ａのスルーホール６ａと電気的に接続する位置に
スルーホール６ｂが設けられている。

【００２３】セラミック層４ａは、０．５ｍｍ程度の厚
さのアルミナ基板で、中央には開口Ｗｃが設けられてい
る。セラミック層４ａの上面は斜線で示すように接地導
電パターン１０が全面に形成され、また、セラミック層
３ａのスルーホール６ｂと電気的に接続できる位置にス
ルーホール６ｃが設けられている。この場合、接地導電
パターン１０は、各スルーホール６ａ、６ｂ、６ｃを通
してベース金属１に接続される。なお、セラミック層３
ａの入出力リード端子９が形成される部分は切欠かれ、
入出力リード端子９と線路導電パタ−ン８が切り欠かれ
た部分で接続できるようになっている。

【００２４】上記した構造のマイクロ波デバイス用パッ
ケージの場合、入出力リード端子９や線路導電パタ−ン
８に対してセラミック層２ａの接地導電パターン７が接
地面を構成する。このとき、線路導電パタ−ン８と接地
面の距離はセラミック層３ａ１つの厚さ０．１３ｍｍと
なり、従来構造の場合の厚さ０．５ｍｍの１／４にな
る。このため、線路の特性インピーダンスはこれまでの
約１／２倍と低くなり、大きなＦＥＴチップに対しても
整合がとれるようになり、電力利得の低下を抑えること
ができる。

【００２５】また、セラミック層２ａの端部は、接地導
電パターン７が形成されずセラミック層２ａが露出して
いる。したがって、入出力リード端子９とベース金属１
との距離は、実質的にセラミック層２ａとセラミック層
３ａの厚さの合計、例えば０．６３ｍｍとなり十分な距
離が確保される。このため、ケミカルマイグレーション
などによる電気的な短絡を防止できる。

【００２６】なお、上記した実施の形態では、各セラミ
ック層２ａ〜４ａにスルーホール６ａ〜６ｃを設け、各
セラミック層２ａ〜４ａ間の接地導電部分をスルーホー
ル６ａ〜６ｃで接続している。しかし、セラミック層２
ａ〜４ａ、例えばセラミック層３ａに形成される線路導
電パターン８の形状などによっては、セラミック層にス
ルーホールを形成できない場合がある。この場合は、セ
ラミック層２ａ〜４ａの側面に導電パターンを形成し、
側面の導電パターンを利用してセラミック層２ａ〜４ａ
間の導電部分、例えば、接地導電パターン７と接地導電
パターン１０間、あるいは、接地導電パターン７とベー
ス金属１間などが接続される。なお、側面に形成された
導電パターンを利用して各セラミック層２ａ〜４ａ間の
導電部分を接続した場合は、各セラミック層２ａ〜４ａ
が接地面を構成する導電パターンで覆われた形となり、
よりよいシールド効果が得られる。

【００２７】また、上記の実施形態では、各セラミック
層２ａ〜４ａにそれぞれスルーホール６ａ〜６ｃを形成
している。しかし、セラミック層２ａ上の接地導電パタ
ーン７を接地面にするだけの場合は、セラミック層２ａ
のみにスルーホール６ａを設けるだけでよく、セラミッ
ク層３ａ、４ａのスルーホール６ｂ、６ｃは必ずしも必
要とされない。また、セラミック層の側面に設けた導電
パターンで接続する場合は、セラミック層２ａの側面に
のみ導電パターンが設けられる。

【００２８】次に、本発明の他の実施形態について、図
３の斜視図および図４の分解斜視図を参照して説明す
る。なお、図３や図４では、図１や図２に対応する部分
には同一の符号を付し、重複する説明は一部省略してい
る。先に説明した実施形態では、線路導電パターン８を
セラミック層の上面や下面に設けたセラミックウォール
型のパッケージ構造になっている。これに対しこの実施
形態では、図３で示すようにリード端子９に近い領域の
セラミック層２ｂ〜４ｂの側壁を露出させ、そして、リ
ード端子９と接続される線路導電パターン８と接触しな
い領域に接地導電パターン１１を構成した導電パターン
ウォール型のパッケージ構造になっている。

【００２９】ここで、図３のマイクロ波デバイス用パッ
ケージを分解した構造について図４の分解斜視図で説明
する。セラミック層２ｂは０．５ｍｍ程度の厚さのアル
ミナ基板で、その両端部分における側壁の中間部分、そ
して、上面の中間部分はセラミック部１２が露出してい
る。また、開口Ｗａの縁部分も、ある幅でセラミック部
１２を露出させている。そして、それ以外の部分は斜線
で示すように側壁部分を含め接地導電パターン１１ａが
設けられている。

【００３０】また、セラミック層３ｂは厚さ０．１３ｍ
ｍ程度で、ＦＥＴチップと外部回路とを電気的に接続す
る線路導電パタ−ン８が、開口Ｗｂの縁部分から端部に
亘ってその中央部分に設けられている。また、線路導電
パタ−ン８と接触しないように側壁を含めその両側に沿
って接地導電パターン１１ｂが設けられている。この場
合、線路導電パタ−ン８と接地導電パターン１１ｂ間に
は、ある幅でセラミック部１３が露出する。

【００３１】また、セラミック層４ｂは厚さ０．５ｍｍ
程度で、線路導電パタ−ン８と接する部分、および、セ
ラミック層３ｂのリード端子９が形成された近傍部分、
例えば切欠き部分や切欠きの両側部分の側壁は、セラミ
ック部１４が露出している。それ以外の部分は斜線で示
すように接地導電パターン１１ｃが設けられている。な
お、接地導電パターン１１ｃは線路導電パタ−ン８と電
気的に接触しないように、線路導電パタ−ン８が形成さ
れた領域を避けて設けられる。

【００３２】上記した構成によれば、接地導電パターン
１１ａ、１１ｂ、１１ｃが、ＦＥＴチップがマウントさ
れる開口部分を囲む形になる。このため、大型のＦＥＴ
チップに対する電力利得の低下を抑制でき、同時に高い
シールド効果が得られる。

【００３３】ここで、本発明のもう１つの実施形態につ
いて、図５の斜視図および図６の分解斜視図を参照して
説明する。符号１はベース金属で、ベース金属１の両端
部にそれぞれセラミック層２ｃ、３ｃ、４ｃが３層に形
成されている。セラミック層２ｃは両端部分を残して接
地導電パターン１７ａが設けられている。また、セラミ
ック層３ｃは表面に導電パターン８が設けられ、導電パ
ターン８部分にリード端子９が接続されている。また、
側壁部分には接地導電パターン１７ｂが設けられてい
る。また、セラミック層４ｃは、セラミック層３ｃ上の
リード端子９が延長する方向の側面を除いて接地導電パ
ターン１７ｃが設けられている。そして、両端部に位置
するセラミック層２ｃ、３ｃ、４ｃをそれぞれ両側から
連結するように金属壁１５が形成され、また、セラミッ
ク層２ｃ、３ｃ、４ｃや金属壁１５で囲まれた開口１６
部分は密着蓋５で覆われ気密に封止される。また、セラ
ミック層２ｃ、３ｃ、４ｃに形成された接地導電パター
ン１７ａ、１７ｂ、１７ｃは、各セラミック層２ｃ、３
ｃ、４ｃの側面に形成された導電パターン部分を通して
接地面のベース金属１に接続されている。

【００３４】上記した構成においては、リード端子９が
設けられる入出力部分以外が金属壁１５で囲まれるた
め、Ｋｕ，Ｘ等の高周波帯域用の素子に対しても高いシ
ールド効果が得られる。また、大型のＦＥＴチップに対
して電力利得の低下を抑制できる。

【００３５】更に、本発明の他の実施の形態について、
図７（ａ）の断面図を参照して説明する。なお、図７で
は図１乃至図６に対応する部分には同一の符号を付し、
重複する説明は省略している。パッケージはベース金属
１上にＦＥＴチップ１８が固着され、金属ベース１上に
はＦＥＴチップ１８を囲むようにセラミック層２〜４が
積層されている。セラミック層３上にはＦＥＴチップ１
８と外部回路とを電気的に接続する線路導電パターン８
が設けられており、この端部にはコバール等からなる入
出力リード端子９が銀ロー材により固着されている。

【００３６】そしてセラミック層４上にはコバール等か
らなる蓋５が気密封止のため金錫はんだにより固着され
ている。さらにこの蓋５内面（裏面）には本発明の特徴
の１つである薄膜回路基板１９が固着されている。この
回路基板上の電極１９１と線路導電パターン８とは金バ
ンプ２０で接続されている。

【００３７】ここで、図７（ａ）における薄膜回路基板
１９の構造の一例を図７（ｂ）に示す断面図を参照して
説明する。なお、ここでは抵抗とコンデンサの直列回路
からなる帰還回路を薄膜回路基板上に実現したものを例
として取り上げる。

【００３８】図７（ｂ）に示す薄膜回路基板上の回路
は、次のように形成する。先ず、厚さ０．２〜０．６ｍ
ｍ程度のアルミナ基板（１９０）上にコンデンサの下部
電極と抵抗体を兼ねる、例えば窒化タンタルからなる金
属層（１９２）を形成する。次いでコンデンサの絶縁体
となる高誘電体材料（１９３）、更にコンデンサの上部
電極および引き出し電極を兼ねる金／ニッケル／銅の３
層からなる金属層（１９１）を所定の位置に積層する。
図７（ａ）に示したパッケージの実施の形態において
は、アルミナ基板（１９０）側が蓋５の裏面に固着さ
れ、金属層（１９１）が金バンプ２０と接続される。

【００３９】上述のように、実施の一形態として帰還回
路を蓋に設けた一例について説明したが、本発明はこれ
に限られるものではない。例えばオープンスタブを設け
たアルミナ基板を用いればインピーダンス整合回路とし
てできるが、この場合蓋を接地電極となるようにベース
金属と電気的に接続する必要がある。

【００４０】なお、上述の実施の一形態ではパッケージ
の蓋を形成する材料をコバール等の金属を用いたが、セ
ラミック又はセラミックと金属の積層材料を使用するこ
ともでき、蓋の内面（裏面）一面に直接薄膜回路を形成
することができる。この結果、蓋と薄膜回路基板とが同
一となり蓋と回路とを一体化することができる。

【００４１】また、本実施の形態ではＦＥＴを例として
説明したが、本発明はこれに限定されるものではなく、
Ｓｉバイポーラトランジスタ、ＭＯＳトランジスタなど
にも同様に適用できる。またバンプは金以外の金属、例
えばインジウム等でも使用できる。

【００４２】上記した構成によれば、蓋５の内面（裏
面）に薄膜回路基板１９によるマイクロ波回路が形成さ
れる。このため、パッケージの大型化をすることなく帰
還回路等の回路をパッケージ内部に搭載でき、パッケー
ジの省スペース化になる。

【００４３】

【発明の効果】本発明によれば、マウントされるＦＥＴ
チップの電力利得の低下を低減でき、更に内部に回路を
封入したマイクロ波デバイスのパッケージを小型にでき
機器の実装密度を向上するマイクロ波デバイス用パッケ
ージを実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態の斜視図

【図２】本発明の実施の形態の分解斜視図

【図３】本発明の他の実施の形態の斜視図

【図４】本発明の他の実施の形態の分解斜視図

【図５】本発明の他の実施の形態の斜視図

【図６】本発明の他の実施の形態の分解斜視図

【図７】本発明の他の実施の形態の断面図

【図８】従来の実施例の斜視図

【図９】セラミック枠の厚さと電力利得のシミュレーシ
ョン図

【符号の説明】

１、２１…ベース金属 ２、３、４…セラミック層 ５、２４…密着蓋 ６…スルーホール ７、１０、１７接地導電パターン ８、２５…線路導電パタ−ン ９、２６…リード端子 １１…接地導電パターン領域 １２、１３、１４…セラミック部 １５…金属壁 １８…ＦＥＴチップ １９…薄膜回路基板 １９０…アルミナ基板 １９１…電極 １９２…金属層 １９３…高誘電体材料 ２０…金バンプ ２２、２３…セラミック枠

Claims (16)

【特許請求の範囲】
1. 【請求項１】 接地電極を構成するベース金属と、この
   ベース金属と同電位の第１接地導電パターンが端部の少
   なくとも一部を除いて上面に設けられた第１層と、前記
   ベース金属上に載置される半導体チップと外部回路とを
   電気的に接続する導電パタ−ンが上面に設けられた第２
   層と、この第２層の上面に積層された第３層とを具備
   し、前記半導体チップが載置される領域を囲むように前
   記第１層乃至前記第３層が積層されたことを特徴とする
   マイクロ波デバイス用パッケージ。
2. 【請求項２】 接地電極を構成するベース金属と、この
   ベース金属の上面に積層された第１層と、前記ベース金
   属上に載置される半導体チップと外部回路とを電気的に
   接続する導電パタ−ンが上面に設けられ、前記ベース金
   属と同電位の第１接地導電パターンが端部の少なくとも
   一部を除いて下面に設けられた第２層と、前記第２層の
   上面に積層された第３層とを具備し、前記半導体チップ
   が載置される領域を囲むように前記第１層乃至前記第３
   層が積層されたことを特徴とするマイクロ波デバイス用
   パッケージ。
3. 【請求項３】 第１接地導電パターンとベース金属を接
   続するスルーホールを第１層に設けたことを特徴とする
   請求項１または請求項２記載のマイクロ波デバイス用パ
   ッケージ。
4. 【請求項４】 第１接地導電パターンとベース金属を接
   続する導電パターンを第１層の側面に設けたことを特徴
   とする請求項１または請求項２記載のマイクロ波デバイ
   ス用パッケージ。
5. 【請求項５】 第３層の上面に第３接地導電パターンを
   設け、この第３接地導電パターンとベース金属とを接続
   するスルーホールを第１層乃至前記第３層に設けたこと
   を特徴とする請求項１または請求項２記載のマイクロ波
   デバイス用パッケージ。
6. 【請求項６】 第３層の上面に第３接地導電パターンを
   設け、この第３接地導電パターンとベース金属とを接続
   する導電パターンを第１層乃至前記第３層の側面に設け
   たことを特徴とする請求項１または請求項２記載のマイ
   クロ波デバイス用パッケージ。
7. 【請求項７】 接地電極を構成するベース金属と、この
   ベース金属と同電位の第１接地導電パターンが端部の少
   なくとも一部を除いて上面に設けられた第１層と、前記
   ベース金属上に載置される半導体チップと外部回路とを
   電気的に接続する導電パタ−ンが上面に設けられ、か
   つ、前記ベース金属と同電位の第２接地導電パターンが
   設けられた第２層と、前記ベース金属と同電位の第３接
   地導電パターンが設けられた第３層とを具備し、前記半
   導体チップが載置される領域を囲むように前記第１層乃
   至前記第３層が積層されたことを特徴とするマイクロ波
   デバイス用パッケージ。
8. 【請求項８】 接地電極を構成するベース金属と、この
   ベース金属と同電位の第１接地導電パターンが端部の少
   なくとも一部を除いて上面に設けられた第１層と、前記
   ベース金属上に載置される半導体チップと外部回路とを
   電気的に接続する導電パタ−ンが上面に設けられた第２
   層と、前記第２層の上面に積層された第３層と、前記第
   １層乃至前記第３層と連結して設けられた金属壁とを具
   備し、前記第１層乃至前記第３層と前記金属壁が前記半
   導体チップが載置される領域を囲むようにしたことを特
   徴とするマイクロ波デバイス用パッケージ。
9. 【請求項９】 接地電極を構成するベース金属と、この
   ベース金属の上面に積層された第１層と、前記ベース金
   属上に載置される半導体チップと外部回路とを電気的に
   接続する導電パタ−ンが上面に設けられ、前記ベース金
   属と同電位の第１接地導電パターンが端部の少なくとも
   一部を除いて下面に設けられた第２層と、この第２層の
   上面に積層された第３層と、前記第１層乃至前記第３層
   と連結して設けられた金属壁とを具備し、前記第１層乃
   至前記第３層と前記金属壁が前記半導体チップが載置さ
   れる領域を囲むようにしたことを特徴とするマイクロ波
   デバイス用パッケージ。
10. 【請求項１０】 第１層乃至第３層がセラミックから形
    成されていることを特徴とする請求項１あるいは請求項
    ２、または、請求項７乃至請求項９のいずれか１つに記
    載されたマイクロ波デバイス用パッケージ。
11. 【請求項１１】 第３層または第３層と金属壁で構成さ
    れた開口上部に気密封止する蓋を設置することと、前記
    蓋の内面にマイクロ波回路が形成されていることを特徴
    とする請求項１乃至請求項１０記載のマイクロ波デバイ
    ス用パッケージ。
12. 【請求項１２】 蓋の内面に形成されるマイクロ波回路
    がセラミックの薄膜回路基板からなることを特徴とする
    請求項１１記載のマイクロ波デバイス用パッケージ。
13. 【請求項１３】 蓋がセラミックで形成され、蓋の内面
    に薄膜回路が一体形成されることを特徴とする請求項１
    １記載のマイクロ波デバイス用パッケージ。
14. 【請求項１４】 蓋の内面に形成されるマイクロ波回路
    に抵抗、インダクタ、およびコンデンサのうち少なくと
    も１つが含まれていること特徴とする請求項１１乃至請
    求項１３記載のマイクロ波デバイス用パッケージ。
15. 【請求項１５】 蓋の内面に形成されるマイクロ波回路
    の電極と、第２層の上面に設けられた導電パターンとが
    金属により接続されていることを特徴とする請求項１１
    乃至請求項１４記載のマイクロ波デバイス用パッケー
    ジ。
16. 【請求項１６】 蓋の内面に形成されるマイクロ波回路
    の電極と、第２層の上面に設けられた導電パターンとが
    バンプにより接続されていることを特徴とする請求項１
    １乃至請求項１４記載のマイクロ波デバイス用パッケー
    ジ。