JP2603310B2 - 高周波集積回路用パッケージ - Google Patents
高周波集積回路用パッケージInfo
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- JP2603310B2 JP2603310B2 JP63239035A JP23903588A JP2603310B2 JP 2603310 B2 JP2603310 B2 JP 2603310B2 JP 63239035 A JP63239035 A JP 63239035A JP 23903588 A JP23903588 A JP 23903588A JP 2603310 B2 JP2603310 B2 JP 2603310B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高周波集積回路等の半導体素子を収容す
るための高周波集積回路用パッケージに関する。
るための高周波集積回路用パッケージに関する。
従来、この種の高周波集積回路用パッケージにおいて
は、枠体１は第８図および第９図に示すように、コプレ
ーナ導波路構造の高周波入出力端子を構成するための中
心導体層６、接地層７を形成した第１のセラミック基板
13と該第１のセラミック基板13上に形成した端子を絶縁
するための第２のセラミック基板14とを積層させた構成
をしており、半導体素子が搭載される領域２の周囲を取
り囲むような構造が取られていた。また、高周波入出力
端子としてのコプレーナ導波路構造における接地層７と
セラミック製基体表面の導体層あるいは金属製基体３と
は第１のセラミック基板13を貫通して導通させたビアホ
ール12を介して接続される構成が取られていた。なお、
15はバイアス電圧供給端子である。
は、枠体１は第８図および第９図に示すように、コプレ
ーナ導波路構造の高周波入出力端子を構成するための中
心導体層６、接地層７を形成した第１のセラミック基板
13と該第１のセラミック基板13上に形成した端子を絶縁
するための第２のセラミック基板14とを積層させた構成
をしており、半導体素子が搭載される領域２の周囲を取
り囲むような構造が取られていた。また、高周波入出力
端子としてのコプレーナ導波路構造における接地層７と
セラミック製基体表面の導体層あるいは金属製基体３と
は第１のセラミック基板13を貫通して導通させたビアホ
ール12を介して接続される構成が取られていた。なお、
15はバイアス電圧供給端子である。
また、この種の高周波集積回路用パッケージの場合、
半導体素子が搭載される領域２に半導体素子を搭載して
半導体素子の電極と前記高周波入出力端子を構成する中
心導体層６および接地層７間をそれぞれボンディング用
ワイア等で接続した後、板状材料（図示せず）を付けて
半導体素子を封止することによって増幅器等の機能を有
する高周波モジュールが得られる。
半導体素子が搭載される領域２に半導体素子を搭載して
半導体素子の電極と前記高周波入出力端子を構成する中
心導体層６および接地層７間をそれぞれボンディング用
ワイア等で接続した後、板状材料（図示せず）を付けて
半導体素子を封止することによって増幅器等の機能を有
する高周波モジュールが得られる。
しかし、高周波入出力端子間で前記第1,第２のセラミ
ック基板13,14を介してリング共振を生ずる、あるいは
第1,第２のセラミック基板13、14を介したマイクロ波の
漏洩分が高周波入出力端子にフィードバックされる等に
よって、高周波モジュールの周波数特性が劣化するとい
う欠点があった。また、高周波入出力端子における接地
層７がビアホール12のみでセラミック製基体表面に形成
された導体層あるいは金属製基体３と接続しているた
め、ビアホール12におけるインダクタンス成分、抵抗成
分等により、接地層７の電位が充分にセラミック製基体
表面に形成された導体層あるいは金属製基体３の電位、
すなわち、接地電位とならず高周波用端子での不整合を
生じ、高周波集積回路用パッケージにおける高周波特性
が制限されるという欠点があった。
ック基板13,14を介してリング共振を生ずる、あるいは
第1,第２のセラミック基板13、14を介したマイクロ波の
漏洩分が高周波入出力端子にフィードバックされる等に
よって、高周波モジュールの周波数特性が劣化するとい
う欠点があった。また、高周波入出力端子における接地
層７がビアホール12のみでセラミック製基体表面に形成
された導体層あるいは金属製基体３と接続しているた
め、ビアホール12におけるインダクタンス成分、抵抗成
分等により、接地層７の電位が充分にセラミック製基体
表面に形成された導体層あるいは金属製基体３の電位、
すなわち、接地電位とならず高周波用端子での不整合を
生じ、高周波集積回路用パッケージにおける高周波特性
が制限されるという欠点があった。
この発明は、前記欠点を改善あるいは除去するために
なされたもので、枠体におけるリング共振の抑制、枠体
を介したマイクロ波の漏洩分の高周波入出力端子へのフ
ィードバックの抑制ならびにビアホールにおけるインダ
クタンス成分、抵抗成分の低減化を図ることによって、
半導体素子を搭載した高周波モジュールが30GHz帯の超
高周波領域まで動作可能となる高周波集積回路用パッケ
ージを提供することを目的とする。
なされたもので、枠体におけるリング共振の抑制、枠体
を介したマイクロ波の漏洩分の高周波入出力端子へのフ
ィードバックの抑制ならびにビアホールにおけるインダ
クタンス成分、抵抗成分の低減化を図ることによって、
半導体素子を搭載した高周波モジュールが30GHz帯の超
高周波領域まで動作可能となる高周波集積回路用パッケ
ージを提供することを目的とする。
この発明にかかる高周波集積回路用パッケージは、枠
体を、複数の薄い絶縁性シートの各表面にコプレーナ導
波路構造の周囲を取り囲むように導体層を形成し、さら
に各導体層間および各導体層とコプレーナ導波路構造の
高周波入出力端子の接地層と、導体層を形成した基体の
導体層あるいは導電性基体とを電気的に接続して構成し
たものである。
体を、複数の薄い絶縁性シートの各表面にコプレーナ導
波路構造の周囲を取り囲むように導体層を形成し、さら
に各導体層間および各導体層とコプレーナ導波路構造の
高周波入出力端子の接地層と、導体層を形成した基体の
導体層あるいは導電性基体とを電気的に接続して構成し
たものである。
また、この発明においては、枠体に形成された高周波
入出力端子を除く他の高周波入出力端子，低周波入出力
端子，バイアス電圧供給用端子および接地用端子を枠体
あるいは基体のいずれか一方に形成することができる。
入出力端子を除く他の高周波入出力端子，低周波入出力
端子，バイアス電圧供給用端子および接地用端子を枠体
あるいは基体のいずれか一方に形成することができる。
この発明においては、コプレーナ導波路構造の全周囲
が導体が囲まれていると等価となり、リング共振の抑
制，マイクロ波の漏洩分の高周波入出力端子へのフィー
ドバックの抑制，およびインダクタンス成分の低減がは
かれる。
が導体が囲まれていると等価となり、リング共振の抑
制，マイクロ波の漏洩分の高周波入出力端子へのフィー
ドバックの抑制，およびインダクタンス成分の低減がは
かれる。
また、枠体に形成された高周波入出力端子を除く他の
端子を基体に設けたものは、シールドがより完全に行わ
れ、高周波特性が向上する。
端子を基体に設けたものは、シールドがより完全に行わ
れ、高周波特性が向上する。
（実施例１） 第１図〜第５図はこの発明の第１の実施例を説明する
図であって、第１図は斜視図、第２図は、第１図の高周
波入出力端子（Ｔの部分）を詳細に説明した斜視図、第
３図は、第２図のＡ−Ａ′の断面図、第４図は第２図を
Ｂ方向から見た図、第５図は半導体素子を実装した構成
例の上面図である。
図であって、第１図は斜視図、第２図は、第１図の高周
波入出力端子（Ｔの部分）を詳細に説明した斜視図、第
３図は、第２図のＡ−Ａ′の断面図、第４図は第２図を
Ｂ方向から見た図、第５図は半導体素子を実装した構成
例の上面図である。
図において、１はこの発明の高周波集積回路用パッケ
ージの枠体、２は半導体素子を搭載する領域、３は導体
層で覆われたセラミック製基体あるいは金属製基体、６
はコプレーナ導波路を構成するための（高周波入出力端
子の）中心導体層、７はコプレータ導波路を構成するた
めの（高周波入出力端子の）接地層、８は薄いセラミッ
ク基板、９は前記薄いセラミック基体８の表面の内、接
地層７に平行に面に形成された第１の導体層、10は前記
薄いセラミック基体８の表面の内、接地層７に直交する
面に形成された第２の導体層、11はコプレーナ導波路を
構成するための絶縁層、12はビアホール、15はバイアス
電圧供給端子、16は半導体素子、17はバイパスコンデン
サ、18はボンディング用ワイアである。
ージの枠体、２は半導体素子を搭載する領域、３は導体
層で覆われたセラミック製基体あるいは金属製基体、６
はコプレーナ導波路を構成するための（高周波入出力端
子の）中心導体層、７はコプレータ導波路を構成するた
めの（高周波入出力端子の）接地層、８は薄いセラミッ
ク基板、９は前記薄いセラミック基体８の表面の内、接
地層７に平行に面に形成された第１の導体層、10は前記
薄いセラミック基体８の表面の内、接地層７に直交する
面に形成された第２の導体層、11はコプレーナ導波路を
構成するための絶縁層、12はビアホール、15はバイアス
電圧供給端子、16は半導体素子、17はバイパスコンデン
サ、18はボンディング用ワイアである。
はじめに、第１の実施例における枠体の１の製造工程
例について説明する。まず、薄いセラミックのグリーン
シートを６枚用意し、それぞれの表面と裏面の所定の個
所に導電性材料、例えばタングステンペーストを塗布
し、第１の導体層９の形成準備をした後積層する。その
後、パンチング等で所定の位置を開口し、ビアホール12
用の穴および半導体素子16を搭載する領域２を形成す
る。さらに、ビアホール12用の穴に前記タングステンペ
ーストを埋め込んでビアホール12を形成する。次に、積
層した薄いセラミック基板８の壁面の所定の箇所、すな
わちコプレーナ導波路構造の高周波入出力端子の高周波
特性を損なわない範囲および他の端子を絶縁させる範囲
に、前記タングステンペーストを塗布する。最後に、セ
ラミック製基体表面に形成された導体層あるいは金属製
基体３に前記積層したセラミック基板８を銀ろう等の板
を挟んで重ね合わせた後高温で焼成する。
例について説明する。まず、薄いセラミックのグリーン
シートを６枚用意し、それぞれの表面と裏面の所定の個
所に導電性材料、例えばタングステンペーストを塗布
し、第１の導体層９の形成準備をした後積層する。その
後、パンチング等で所定の位置を開口し、ビアホール12
用の穴および半導体素子16を搭載する領域２を形成す
る。さらに、ビアホール12用の穴に前記タングステンペ
ーストを埋め込んでビアホール12を形成する。次に、積
層した薄いセラミック基板８の壁面の所定の箇所、すな
わちコプレーナ導波路構造の高周波入出力端子の高周波
特性を損なわない範囲および他の端子を絶縁させる範囲
に、前記タングステンペーストを塗布する。最後に、セ
ラミック製基体表面に形成された導体層あるいは金属製
基体３に前記積層したセラミック基板８を銀ろう等の板
を挟んで重ね合わせた後高温で焼成する。
この工程によって、枠体１は、第２図に示すように６
枚の薄いセラミック基板８が第1,第２の導体層９、10で
囲まれた構造となる。また、高周波入出力端子の部分は
第３図に示すようにコプレーナ導波路の両側に高周波入
出力端子を構成する中心導体層６、接地層７と平行に第
１の導体層９が配置される。さらに、第２図、第４図に
示すように中心導体層６、接地層７と直交する枠体１表
面に第２の導体層10が形成され、また、高周波入出力端
子の接地層７とセラミック製基体表面の導体層あるいは
金属製基体３と接続し接地層７と直交する面方向にビア
ホール12が配置される。
枚の薄いセラミック基板８が第1,第２の導体層９、10で
囲まれた構造となる。また、高周波入出力端子の部分は
第３図に示すようにコプレーナ導波路の両側に高周波入
出力端子を構成する中心導体層６、接地層７と平行に第
１の導体層９が配置される。さらに、第２図、第４図に
示すように中心導体層６、接地層７と直交する枠体１表
面に第２の導体層10が形成され、また、高周波入出力端
子の接地層７とセラミック製基体表面の導体層あるいは
金属製基体３と接続し接地層７と直交する面方向にビア
ホール12が配置される。
この結果得られたパッケージの枠体１は、接地層７で
あるセラミック製基体表面の導体層あるいは金属製基体
３に導通した第１の導体層９、第２の導体層10によって
枠体１の内外が電気的にシールドされた構造となり、従
来のセラミック製枠体におけるマイクロ波の漏洩分の高
周波入出力端子へのフィードバックの低減を抑制でき、
さらに、ビアホール12では不十分だったコプレーナ導波
路構造の高周波入出力端子における接地層７の電位をセ
ラミック製基体表面の導体層あるいは金属製基体３の電
位に限りなく近くできる構造となり、ビアホール12での
インダクタンス成分および抵抗成分の低減が図れる。そ
の結果、枠体１はコプレーナ導波路構造の高周波入出力
端子を除き、擬似的に金属製枠体と同等の効果が得ら
れ、この発明の枠体１を介したリグ共振等を除去できる
ため、パッケージのキャビティ寸法はT101、TE10モード
のマイクロ波の伝播を考慮した設計を行えばよいことに
なる。以上の結果をもとにパッケージのキャビティを設
計した結果、パッケージの高周波入出力端子間のアイソ
レーションが30GHz帯でも30dB以上が得られるととも
に、高周波用端子の挿入損失が0.3dB以下と低損失化が
達成できた。
あるセラミック製基体表面の導体層あるいは金属製基体
３に導通した第１の導体層９、第２の導体層10によって
枠体１の内外が電気的にシールドされた構造となり、従
来のセラミック製枠体におけるマイクロ波の漏洩分の高
周波入出力端子へのフィードバックの低減を抑制でき、
さらに、ビアホール12では不十分だったコプレーナ導波
路構造の高周波入出力端子における接地層７の電位をセ
ラミック製基体表面の導体層あるいは金属製基体３の電
位に限りなく近くできる構造となり、ビアホール12での
インダクタンス成分および抵抗成分の低減が図れる。そ
の結果、枠体１はコプレーナ導波路構造の高周波入出力
端子を除き、擬似的に金属製枠体と同等の効果が得ら
れ、この発明の枠体１を介したリグ共振等を除去できる
ため、パッケージのキャビティ寸法はT101、TE10モード
のマイクロ波の伝播を考慮した設計を行えばよいことに
なる。以上の結果をもとにパッケージのキャビティを設
計した結果、パッケージの高周波入出力端子間のアイソ
レーションが30GHz帯でも30dB以上が得られるととも
に、高周波用端子の挿入損失が0.3dB以下と低損失化が
達成できた。
次に、この構造のパッケージを用いた高周波モジュー
ルへの適用例について説明する。
ルへの適用例について説明する。
第５図に示すように、このパッケージに半導体素子1
6、バイパスコンデンサ17をパッケージの領域２にAuSn
等のはんだを用いて取りつけた後、半導体素子16の電極
と高周波入出力端子の中心導体層６、接地層７およびバ
イパスコンデンサ17、DC電圧供給用導体層間をそれぞれ
ボンディング用ワイア18で電気的に結線する。最後に、
金属製の蓋（図示せず）で気密封止することによって高
周波モジュールが完成する。この場合、パッケージの高
周波用端子および枠体１が前述のような構造になってい
ることから、前記高周波モジュールに高周波信号を入力
し半導体素子16で増幅するなどの動作を実行しても、高
周波入出力端子での漏洩分が枠体１を介してフィードバ
ックされることがなく、半導体素子16の機能を損なうこ
とがない。また、コプレータ導波路構造の高周波入出力
端子の接地層７が、セラミック製基体表面の導体層ある
いは金属製基体３の電位と限りなく近い電位となるた
め、高周波入出力端子の高周波特性が特に優れるといっ
た利点がある。
6、バイパスコンデンサ17をパッケージの領域２にAuSn
等のはんだを用いて取りつけた後、半導体素子16の電極
と高周波入出力端子の中心導体層６、接地層７およびバ
イパスコンデンサ17、DC電圧供給用導体層間をそれぞれ
ボンディング用ワイア18で電気的に結線する。最後に、
金属製の蓋（図示せず）で気密封止することによって高
周波モジュールが完成する。この場合、パッケージの高
周波用端子および枠体１が前述のような構造になってい
ることから、前記高周波モジュールに高周波信号を入力
し半導体素子16で増幅するなどの動作を実行しても、高
周波入出力端子での漏洩分が枠体１を介してフィードバ
ックされることがなく、半導体素子16の機能を損なうこ
とがない。また、コプレータ導波路構造の高周波入出力
端子の接地層７が、セラミック製基体表面の導体層ある
いは金属製基体３の電位と限りなく近い電位となるた
め、高周波入出力端子の高周波特性が特に優れるといっ
た利点がある。
この結果から明らかなように、従来の技術では困難で
あった30GHz帯の超高周波まで動作する半導体素子16を
搭載したマイクロ波集積回路が実現できるようになっ
た。
あった30GHz帯の超高周波まで動作する半導体素子16を
搭載したマイクロ波集積回路が実現できるようになっ
た。
（実施例２） 第６図は、この発明の第２の実施例の高周波用端子部
の側面図であり、第２図のＢの方向から見た図であり、
第４図に対応するもので、第２の導体層10が接地層７の
内端まで延びており、第４図よりもコプレーナ導波路構
造を密に取り囲んでいる。したがって、接地層７のうち
中心導体層６の近傍部分がセラミック製基体表面の導体
層あるいは金属製基体３の電位により近くなるため、高
周波集積回路用パッケーシの高周波特性の改善を図るこ
とができる。この実施例での、枠体１の製作工程、キャ
ビティの設計方法等は実施例とほぼ同等である。
の側面図であり、第２図のＢの方向から見た図であり、
第４図に対応するもので、第２の導体層10が接地層７の
内端まで延びており、第４図よりもコプレーナ導波路構
造を密に取り囲んでいる。したがって、接地層７のうち
中心導体層６の近傍部分がセラミック製基体表面の導体
層あるいは金属製基体３の電位により近くなるため、高
周波集積回路用パッケーシの高周波特性の改善を図るこ
とができる。この実施例での、枠体１の製作工程、キャ
ビティの設計方法等は実施例とほぼ同等である。
（実施例３） 第７図はこの発明の第３の実施例の斜視図であって、
コプレーナ導波路構造の高周波入出力端子を除く端子を
セラミック製の基体あるいは金属製基体３にガラス端子
（セラミック端子等でもよい）により形成した例であ
る。この実施例での、枠体１の製作工程、キャビティの
設計方法等は第１の実施例とほぼ同等である。この第３
の実施例では、コプレーナ導波路構造の高周波入出力端
子を除く端子をセラミック製基体あるいは金属製基体３
にガラス端子19で形成しているため、パッケージのキャ
ビティは高周波用端子以外は全てシールドされる構造と
なって高周波特性が特に優れるなどの特徴を有する。
コプレーナ導波路構造の高周波入出力端子を除く端子を
セラミック製の基体あるいは金属製基体３にガラス端子
（セラミック端子等でもよい）により形成した例であ
る。この実施例での、枠体１の製作工程、キャビティの
設計方法等は第１の実施例とほぼ同等である。この第３
の実施例では、コプレーナ導波路構造の高周波入出力端
子を除く端子をセラミック製基体あるいは金属製基体３
にガラス端子19で形成しているため、パッケージのキャ
ビティは高周波用端子以外は全てシールドされる構造と
なって高周波特性が特に優れるなどの特徴を有する。
なお、これまでの実施例では、薄いセラミック基体８
が６枚の場合について説明したが、３〜５枚の場合につ
いても効果が若干小さくなるものの従来技術に比べて効
果的であることは言うまでもない。また、６枚をこえる
場合は効果が大きくなる方向であり、必然的にこの発明
に範疇にはいることは言うまでもない。また、この発明
の実施例では、搭載している高周波集積回路の個数を１
個の場合で説明しているが、個数が複数になった場合で
も、この発明の特徴を損なうものではないことは言うま
でもない。また、ビアホール12がない場合でもこの発明
の効果が有効であることは言うまでもない。
が６枚の場合について説明したが、３〜５枚の場合につ
いても効果が若干小さくなるものの従来技術に比べて効
果的であることは言うまでもない。また、６枚をこえる
場合は効果が大きくなる方向であり、必然的にこの発明
に範疇にはいることは言うまでもない。また、この発明
の実施例では、搭載している高周波集積回路の個数を１
個の場合で説明しているが、個数が複数になった場合で
も、この発明の特徴を損なうものではないことは言うま
でもない。また、ビアホール12がない場合でもこの発明
の効果が有効であることは言うまでもない。
さらに、この発明の実施例では、枠体１をセラミック
材料、基体を金属材料として説明したが、プラスチック
等の絶縁製材料を使用した場合でもこの発明の範疇に入
ることは明らかである。
材料、基体を金属材料として説明したが、プラスチック
等の絶縁製材料を使用した場合でもこの発明の範疇に入
ることは明らかである。
以上説明したように、この発明は、枠体を、複数の薄
い絶縁性シートの各表面にコプレーナ導波路構造の周囲
を取り囲むように導体層を形成し、さらに各導体層間お
よび各導体層とコプレーナ導波路構造の高周波入出力端
子の接地層と、導体層を形成した基体の導体層あるいは
導電性基体とを電気的に接続して構成したので、従来の
セラミック製枠体におけるマイクロ波の漏洩分の高周波
入出力端子へのフィードバックの低減を抑制でき、さら
にビアホールでは不十分だったコプレーナ導波路構造の
高周波入出力端子における接地層の電位を、基体表面の
導体層あるいは金属製基体の電位に限りなく近くできる
構造となり、ビアホールでのインダクタンス成分および
抵抗成分の低減が図れる。また、枠体はコプレーナ導波
路構造の高周波入出力端子を除き、擬似的に金属性枠体
と同等の効果が得られ、この発明の枠体を介したリング
共振等を除去できるため、高周波特性の改善が図れる。
い絶縁性シートの各表面にコプレーナ導波路構造の周囲
を取り囲むように導体層を形成し、さらに各導体層間お
よび各導体層とコプレーナ導波路構造の高周波入出力端
子の接地層と、導体層を形成した基体の導体層あるいは
導電性基体とを電気的に接続して構成したので、従来の
セラミック製枠体におけるマイクロ波の漏洩分の高周波
入出力端子へのフィードバックの低減を抑制でき、さら
にビアホールでは不十分だったコプレーナ導波路構造の
高周波入出力端子における接地層の電位を、基体表面の
導体層あるいは金属製基体の電位に限りなく近くできる
構造となり、ビアホールでのインダクタンス成分および
抵抗成分の低減が図れる。また、枠体はコプレーナ導波
路構造の高周波入出力端子を除き、擬似的に金属性枠体
と同等の効果が得られ、この発明の枠体を介したリング
共振等を除去できるため、高周波特性の改善が図れる。
さらに、枠体に形成された高周波入出力端子を除く他
の端子を基体に形成したものは、シールドがより完全に
行われ高周波特性が向上する利点がある。
の端子を基体に形成したものは、シールドがより完全に
行われ高周波特性が向上する利点がある。
第１図はこの発明のパッケージ全体を示す斜視図、第２
図は、第１図の高周波用端子を詳細に示した斜視図、第
３図はこの発明の特徴をもっとも良く示している第２図
のＡ−Ａ′の断面図、第４図は、第２図をＢ方向から見
た図、第５図は半導体素子を実装した構成例の上面図、
第６図はこの発明の第２の実施例の高周波用端子部の側
面図、第７図はこの発明の第３の実施例を表すパッケー
ジの斜視図、第８図はコプレーナ導波路用導体層を備え
た従来パッケージの上面図、第９図は、第８図における
Ｃ方向からみた図である。 図において、１は枠体、２は半導体素子を搭載する領
域、３は導体層で覆ったセラミック製基体あるいは金属
製基体、６は中心導体層、７は接地層、８は薄いセラミ
ック基体、9,10は第1,第２の導体層、11は絶縁層、12は
ビアホール、13は第１のセラミック基体、14は第２のセ
ラミック基体、15はバイアス電圧供給端子、16は半導体
素子、17はバイパスコンデンサ、18はボンディング用ワ
イア、19はガラス端子である。
図は、第１図の高周波用端子を詳細に示した斜視図、第
３図はこの発明の特徴をもっとも良く示している第２図
のＡ−Ａ′の断面図、第４図は、第２図をＢ方向から見
た図、第５図は半導体素子を実装した構成例の上面図、
第６図はこの発明の第２の実施例の高周波用端子部の側
面図、第７図はこの発明の第３の実施例を表すパッケー
ジの斜視図、第８図はコプレーナ導波路用導体層を備え
た従来パッケージの上面図、第９図は、第８図における
Ｃ方向からみた図である。 図において、１は枠体、２は半導体素子を搭載する領
域、３は導体層で覆ったセラミック製基体あるいは金属
製基体、６は中心導体層、７は接地層、８は薄いセラミ
ック基体、9,10は第1,第２の導体層、11は絶縁層、12は
ビアホール、13は第１のセラミック基体、14は第２のセ
ラミック基体、15はバイアス電圧供給端子、16は半導体
素子、17はバイパスコンデンサ、18はボンディング用ワ
イア、19はガラス端子である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村口 正弘 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭60−160638（ＪＰ，Ａ) 特開 昭62−171201（ＪＰ，Ａ) 特開 昭62−259500（ＪＰ，Ａ) 特開 平２−206150（ＪＰ，Ａ) 実開 昭63−29949（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】一部にコプレーナ導波路構造の高周波入出
力端子を有する枠体と、導体層を形成した基体あるいは
導電性基体と、封止用蓋とから構成された高周波集積回
路用パッケージにおいて、前記枠体を、複数の薄い絶縁
性シートの各表面に前記コプレーナ導波路構造の周囲を
取り囲むように導体層を形成し、さらに前記各導体層間
および各導体層と前記コプレーナ導波路構造の前記高周
波入出力端子の接地層と、前記導体層を形成した基体の
導体層あるいは導電性基体とを電気的に接続して構成し
たことを特徴とする高周波集積回路用パッケージ。 - 【請求項２】枠体に形成された高周波入出力端子を除く
他の高周波入出力端子、低周波入出力端子、バイアス電
圧供給用端子および接地用端子を枠体あるいは基体のい
ずれか一方に形成したことを特徴とする請求の項（１）
記載の高周波集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239035A JP2603310B2 (ja) | 1988-09-26 | 1988-09-26 | 高周波集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239035A JP2603310B2 (ja) | 1988-09-26 | 1988-09-26 | 高周波集積回路用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287701A JPH0287701A (ja) | 1990-03-28 |
| JP2603310B2 true JP2603310B2 (ja) | 1997-04-23 |
Family
ID=17038908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239035A Expired - Lifetime JP2603310B2 (ja) | 1988-09-26 | 1988-09-26 | 高周波集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603310B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809003B2 (ja) * | 1992-09-01 | 1998-10-08 | 日本電気株式会社 | モールド型半導体装置 |
| JPH0846073A (ja) * | 1994-07-28 | 1996-02-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000031274A (ja) | 1998-07-14 | 2000-01-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP3282608B2 (ja) | 1999-03-23 | 2002-05-20 | 日本電気株式会社 | 多層基板 |
| JP2008159862A (ja) * | 2006-12-25 | 2008-07-10 | Hitachi Kokusai Electric Inc | 高周波電子部品のパッケージ構造 |
| JP6075597B2 (ja) * | 2012-06-28 | 2017-02-08 | 京セラ株式会社 | 素子収納用パッケージおよび実装構造体 |
| JP6092614B2 (ja) * | 2012-12-26 | 2017-03-08 | 京セラ株式会社 | 電子部品収納用パッケージおよびそれを用いた電子装置 |
-
1988
- 1988-09-26 JP JP63239035A patent/JP2603310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287701A (ja) | 1990-03-28 |
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