JP2002124592A - 高周波装置 - Google Patents
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Abstract
(57)【要約】 （修正有）
【課題】 高周波回路のパッケージにおいて、従来から
の安価なセラミック基板加工工程でも不要な共振や発振
を抑制し、かつ信頼性の高い高周波装置を提供する。 【解決手段】 高周波回路が形成された単層あるいは多
層セラミック基板１０１と、半導体チップ１０４ａ，１
０４ｂと、パッケージを少なくとも有し、該半導体チッ
プが前記誘電体基板の表面に実装された高周波装置にお
いて、前記誘電体基板表面の回路部以外の大部分に抵抗
層１０７を形成し、その一部を接地する。
の安価なセラミック基板加工工程でも不要な共振や発振
を抑制し、かつ信頼性の高い高周波装置を提供する。 【解決手段】 高周波回路が形成された単層あるいは多
層セラミック基板１０１と、半導体チップ１０４ａ，１
０４ｂと、パッケージを少なくとも有し、該半導体チッ
プが前記誘電体基板の表面に実装された高周波装置にお
いて、前記誘電体基板表面の回路部以外の大部分に抵抗
層１０７を形成し、その一部を接地する。
Description
【０００１】
【発明の属する技術分野】本発明は、ミリ波マイクロ波
通信用の高周波装置、とりわけその半導体パッケージに
関するものである。
通信用の高周波装置、とりわけその半導体パッケージに
関するものである。
【０００２】
【従来の技術】近年、情報処理装置の処理速度の向上
や、画像処理装置の高解像化等に伴ない、マイクロ波や
ミリ波のような高周波での高速、大容量のパーソナル通
信が注目されている。このような用途を実現するために
は、低コスト、小型、軽量で量産性に優れた高周波パッ
ケージが必要となる。特にミリ波帯においては、部品間
の接続部における電力損失が大きくなるため、伝送線路
や受動回路が形成された誘電体基板上に一つあるいは複
数の半導体チップを直接実装し、パッケージにより気密
封止する方法がしばしば用いられる。
や、画像処理装置の高解像化等に伴ない、マイクロ波や
ミリ波のような高周波での高速、大容量のパーソナル通
信が注目されている。このような用途を実現するために
は、低コスト、小型、軽量で量産性に優れた高周波パッ
ケージが必要となる。特にミリ波帯においては、部品間
の接続部における電力損失が大きくなるため、伝送線路
や受動回路が形成された誘電体基板上に一つあるいは複
数の半導体チップを直接実装し、パッケージにより気密
封止する方法がしばしば用いられる。
【０００３】しかしながら、このような方法を用いた場
合、周波数が高くなるにつれて、パッケージと誘電体基
板で形成されるキャビティーの寸法と波長が同じオーダ
となるため、キャビティー内で不要な共振が起こり、高
周波信号の伝送特性が劣化する。この共振を押さえるた
めには、従来から様々な方法が提案されている。
合、周波数が高くなるにつれて、パッケージと誘電体基
板で形成されるキャビティーの寸法と波長が同じオーダ
となるため、キャビティー内で不要な共振が起こり、高
周波信号の伝送特性が劣化する。この共振を押さえるた
めには、従来から様々な方法が提案されている。
【０００４】図６に特開平２−０６９９６７号公報に記
載の従来例を示す。金属製基体１上に、複数の素子を構
成してなる高速・高周波集積回路を機能構成単位ごとに
分割して収容するための複数の開口部を有する枠体１２
を設ける。この枠体１２に囲われてキャビティー１３〜
１６が形成されている。そして枠体１２の内部のキャビ
ティーの表面は、高周波入出力端子６、低周波入出力端
子７バイアス電圧供給用端子８および接地用端子９の個
所を除いて金属層によってメタライズされている。キャ
ビティの分割により、各キャビティーでの共振周波数
を、搭載する高速・高周波集積回路の動作周波数よりも
十分高周波側に持って行くようにキャビティー寸法を設
計でき、より高機能な高速・高周波集積用パッケージを
得ることができる。
載の従来例を示す。金属製基体１上に、複数の素子を構
成してなる高速・高周波集積回路を機能構成単位ごとに
分割して収容するための複数の開口部を有する枠体１２
を設ける。この枠体１２に囲われてキャビティー１３〜
１６が形成されている。そして枠体１２の内部のキャビ
ティーの表面は、高周波入出力端子６、低周波入出力端
子７バイアス電圧供給用端子８および接地用端子９の個
所を除いて金属層によってメタライズされている。キャ
ビティの分割により、各キャビティーでの共振周波数
を、搭載する高速・高周波集積回路の動作周波数よりも
十分高周波側に持って行くようにキャビティー寸法を設
計でき、より高機能な高速・高周波集積用パッケージを
得ることができる。
【０００５】また、図７に特開平３−１２４０５０号公
報に記載されている従来技術を示す。高周波素子用パッ
ケージは高周波素子５６を収容する箱状の絶縁基板５２
とその開孔５９に取付けられる金属製のキャップ５１で
形成される。また、基板５２の下部にはリード５３が、
外部にはリード５３と導通する電極が形成され、更に素
子５６をリード５３に導通させるボンディングワイア５
５が形成される。そしてキャップ５１の裏面には電磁波
吸収材５７としてフェライト系の塗料が塗布される。こ
のパッケージに素子５６を収容すると放射された電磁波
は吸収材５７に吸収され素子５６の高周波特性に悪影響
を受けることなく、且つ素子５６を外力や湿気から保護
することができる。
報に記載されている従来技術を示す。高周波素子用パッ
ケージは高周波素子５６を収容する箱状の絶縁基板５２
とその開孔５９に取付けられる金属製のキャップ５１で
形成される。また、基板５２の下部にはリード５３が、
外部にはリード５３と導通する電極が形成され、更に素
子５６をリード５３に導通させるボンディングワイア５
５が形成される。そしてキャップ５１の裏面には電磁波
吸収材５７としてフェライト系の塗料が塗布される。こ
のパッケージに素子５６を収容すると放射された電磁波
は吸収材５７に吸収され素子５６の高周波特性に悪影響
を受けることなく、且つ素子５６を外力や湿気から保護
することができる。
【０００６】以上に示すように、従来不要共振による伝
送特性劣化を防ぐためには、パッケージそのものの形状
を変えて使用する周波数帯域内での共振を防ぐか、ある
いは電磁波を吸収する材料を新たにパッケージ内に配置
することにより、不要な電磁波を吸収することによりな
されていた。
送特性劣化を防ぐためには、パッケージそのものの形状
を変えて使用する周波数帯域内での共振を防ぐか、ある
いは電磁波を吸収する材料を新たにパッケージ内に配置
することにより、不要な電磁波を吸収することによりな
されていた。
【０００７】
【発明が解決しようとする課題】しかし、パッケージの
形状を変えて、共振周波数を使用周波数帯域外にずらせ
る場合、複雑な形状の筐体の加工費用がかかるという問
題がある。
形状を変えて、共振周波数を使用周波数帯域外にずらせ
る場合、複雑な形状の筐体の加工費用がかかるという問
題がある。
【０００８】また、パッケージ内に電磁波吸収材料を配
置する場合、新たな材料費と工程追加によるコストアッ
プの問題や、電磁波吸収材料であるフェライト系の塗料
がキャップから剥がれ落ち、半導体チップが汚染された
り、気密封止部に塗料が付着してピンホールが発生する
など、信頼性劣化の問題がある。
置する場合、新たな材料費と工程追加によるコストアッ
プの問題や、電磁波吸収材料であるフェライト系の塗料
がキャップから剥がれ落ち、半導体チップが汚染された
り、気密封止部に塗料が付着してピンホールが発生する
など、信頼性劣化の問題がある。
【０００９】本発明の目的は、従来の安価なセラミック
基板加工工程でも不要な共振や発振を抑制し、かつ信頼
性の高い高周波装置を提供するものである。
基板加工工程でも不要な共振や発振を抑制し、かつ信頼
性の高い高周波装置を提供するものである。
【００１０】
【課題を解決するための手段】本発明の高周波装置は、
表面に半導体チップを含む高周波回路が設けられた誘電
体基板と、前記高周波回路を封止するためのパッケージ
とを有する高周波装置において、前記パッケージ内の前
記高周波回路が設けられた領域を除く前記誘電体基板の
表面の一部に、抵抗層が形成されていることを特徴とす
る。
表面に半導体チップを含む高周波回路が設けられた誘電
体基板と、前記高周波回路を封止するためのパッケージ
とを有する高周波装置において、前記パッケージ内の前
記高周波回路が設けられた領域を除く前記誘電体基板の
表面の一部に、抵抗層が形成されていることを特徴とす
る。
【００１１】誘電体基板としては、アルミナやガラスセ
ラミック等のセラミック基板を用いることが出来、その
層数は単層であっても多層であってもよい。上記のよう
に誘電体基板表面が抵抗層で覆われていることにより、
キャビティのＱ値が低下するため、不要な共振や発振を
低減させることができる。
ラミック等のセラミック基板を用いることが出来、その
層数は単層であっても多層であってもよい。上記のよう
に誘電体基板表面が抵抗層で覆われていることにより、
キャビティのＱ値が低下するため、不要な共振や発振を
低減させることができる。
【００１２】前記抵抗層が形成される面積は、前記パッ
ケージ内の前記誘電体基板の表面のうち、３０％以上７
０％以下であるのが好ましい。３０％以下では抵抗層の
効果が不充分であり、７０％以上ではパッケージの寸法
が大きくなりすぎコスト高になる。より好ましくは４０
％以上６０％以下である。
ケージ内の前記誘電体基板の表面のうち、３０％以上７
０％以下であるのが好ましい。３０％以下では抵抗層の
効果が不充分であり、７０％以上ではパッケージの寸法
が大きくなりすぎコスト高になる。より好ましくは４０
％以上６０％以下である。
【００１３】また、前記高周波回路が設けられた領域よ
り誘電体基板一層の厚さ相当の距離以上離れた前記誘電
体基板の表面が、抵抗層で覆われているのが好ましい。
前記抵抗層を、マイクロストリップ線路および半導体チ
ップから誘電体基板一層の厚さ相当の距離以上離れた部
分に配置しておけば、マイクロストリップ線路あるいは
半導体チップの特性にほとんど悪影響を与えない。この
距離が大きすぎると、誘電体基板面積が大きくなりコス
ト高になったり、抵抗層の面積を小さくすると共振抑制
効果が低下するので、好ましくは、マイクロストリップ
線路を形成している基板一層の厚さの３倍以下がよい。
り誘電体基板一層の厚さ相当の距離以上離れた前記誘電
体基板の表面が、抵抗層で覆われているのが好ましい。
前記抵抗層を、マイクロストリップ線路および半導体チ
ップから誘電体基板一層の厚さ相当の距離以上離れた部
分に配置しておけば、マイクロストリップ線路あるいは
半導体チップの特性にほとんど悪影響を与えない。この
距離が大きすぎると、誘電体基板面積が大きくなりコス
ト高になったり、抵抗層の面積を小さくすると共振抑制
効果が低下するので、好ましくは、マイクロストリップ
線路を形成している基板一層の厚さの３倍以下がよい。
【００１４】また、本発明の高周波装置は、前記抵抗層
が、厚膜ペースト材料により形成されていることを特徴
とする。前記高周波回路に抵抗素子が含まれている場合
には、前記抵抗層が、高周波回路中の抵抗素子と同一材
料で形成されていてもよい。
が、厚膜ペースト材料により形成されていることを特徴
とする。前記高周波回路に抵抗素子が含まれている場合
には、前記抵抗層が、高周波回路中の抵抗素子と同一材
料で形成されていてもよい。
【００１５】厚膜ペースト材料としては、カーボンブラ
ック系ペーストや酸化ルテニウム系ペーストを用いるこ
とが出来、従来からの厚膜印刷プロセスにより容易に抵
抗層を形成することが出来る。また同一材料で形成する
ことにより、抵抗層と抵抗素子とを同時に形成でき、新
たな工程を追加する必要がない。
ック系ペーストや酸化ルテニウム系ペーストを用いるこ
とが出来、従来からの厚膜印刷プロセスにより容易に抵
抗層を形成することが出来る。また同一材料で形成する
ことにより、抵抗層と抵抗素子とを同時に形成でき、新
たな工程を追加する必要がない。
【００１６】また、本発明の高周波装置は、前記抵抗層
のシート抵抗値が２００〜６００Ω／□であることを特
徴とする。より好ましくは３００〜４００Ω／□に設定
するのがよい。これにより空間との整合がよくなり、パ
ッケージ内での反射が低減するため、不要な共振や発振
を低減させることができる。
のシート抵抗値が２００〜６００Ω／□であることを特
徴とする。より好ましくは３００〜４００Ω／□に設定
するのがよい。これにより空間との整合がよくなり、パ
ッケージ内での反射が低減するため、不要な共振や発振
を低減させることができる。
【００１７】また、本発明の高周波装置は、前記抵抗層
の少なくとも一部が接地されていることを特徴とする。
これにより、抵抗層の電位が安定し、パッケージ内での
反射がより低減され、不要な共振や発振を低減させる上
でより効果的である。
の少なくとも一部が接地されていることを特徴とする。
これにより、抵抗層の電位が安定し、パッケージ内での
反射がより低減され、不要な共振や発振を低減させる上
でより効果的である。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して具体的に説明する。
面を参照して具体的に説明する。
【００１９】（実施の形態１）図１に、本発明の高周波
装置の構造例を示す。図１（ａ）は、その斜視図であ
り、図１（ｂ）は、図１（ａ）におけるＡ―Ａ’の断面
図を示す。
装置の構造例を示す。図１（ａ）は、その斜視図であ
り、図１（ｂ）は、図１（ａ）におけるＡ―Ａ’の断面
図を示す。
【００２０】セラミック基板１０１、壁１０２、蓋１０
３、半導体チップ１０４ａ、１０４ｂ等で構成される。
半導体チップ１０４ａ、１０４ｂ上には、単体トランジ
スタ、あるいはマイクロ波集積化回路が形成されてい
る。また、セラミック基板１０１は、厚さ１５０μｍの
基板が２枚積層された２層構造であり、その表面には、
マイクロストリップ線路１０５ａ、１０５ｂ、１０５
ｃ、１０５ｄによる回路、およびバイアス線路１１１
ａ、１１１ｂが形成されている。半導体チップ１０４
ａ、１０４ｂとマイクロストリップ線路１０５ａ、１０
５ｂ、１０５ｃ、１０５ｄ、さらにバイアス線路１１１
ａ、１１１ｂの間はワイア−１０６等の接続部品により
接続されている。以上のように、本実施の形態では、セ
ラミック基板表面に、半導体チップ、マイクロストリッ
プ線路、バイアス線路、接続用ワイア−からなる高周波
回路が形成されている。
３、半導体チップ１０４ａ、１０４ｂ等で構成される。
半導体チップ１０４ａ、１０４ｂ上には、単体トランジ
スタ、あるいはマイクロ波集積化回路が形成されてい
る。また、セラミック基板１０１は、厚さ１５０μｍの
基板が２枚積層された２層構造であり、その表面には、
マイクロストリップ線路１０５ａ、１０５ｂ、１０５
ｃ、１０５ｄによる回路、およびバイアス線路１１１
ａ、１１１ｂが形成されている。半導体チップ１０４
ａ、１０４ｂとマイクロストリップ線路１０５ａ、１０
５ｂ、１０５ｃ、１０５ｄ、さらにバイアス線路１１１
ａ、１１１ｂの間はワイア−１０６等の接続部品により
接続されている。以上のように、本実施の形態では、セ
ラミック基板表面に、半導体チップ、マイクロストリッ
プ線路、バイアス線路、接続用ワイア−からなる高周波
回路が形成されている。
【００２１】さらに、セラミック基板表面は、上記高周
波回路が設けられた領域から、誘電体基板一層の厚さ相
当の距離以上、すなわち１５０μｍ以上離れた部分が、
抵抗層１０７で覆われている。高周波回路と抵抗層との
距離が、マイクロストリップ線路が形成された基板の厚
さ以上に離れていることにより、マイクロストリップ線
路あるいは半導体チップ等高周波回路の特性にほとんど
影響を与えない。
波回路が設けられた領域から、誘電体基板一層の厚さ相
当の距離以上、すなわち１５０μｍ以上離れた部分が、
抵抗層１０７で覆われている。高周波回路と抵抗層との
距離が、マイクロストリップ線路が形成された基板の厚
さ以上に離れていることにより、マイクロストリップ線
路あるいは半導体チップ等高周波回路の特性にほとんど
影響を与えない。
【００２２】抵抗層１０７の一部は接地層１０９ａと接
触している。セラミック基板１０１は、ここでは２層基
板の例を示しており、接地層１０９ａ、１０９ｂ、１０
９ｃが複数のスルーホール１０８で電気的に接続されて
いる。マイクロストリップ線路１０５ａ、１０５ｃ、１
０５ｄ、およびバイアス線路１１１ａ、１１１ｂは、壁
１０２の下を通って外部の接続用端子１１０ａ、１１０
ｂ等と接続されている。
触している。セラミック基板１０１は、ここでは２層基
板の例を示しており、接地層１０９ａ、１０９ｂ、１０
９ｃが複数のスルーホール１０８で電気的に接続されて
いる。マイクロストリップ線路１０５ａ、１０５ｃ、１
０５ｄ、およびバイアス線路１１１ａ、１１１ｂは、壁
１０２の下を通って外部の接続用端子１１０ａ、１１０
ｂ等と接続されている。
【００２３】セラミック基板の材料は、アルミナやガラ
スセラミック等で構成される。また、抵抗層１０７は、
例えば、カーボンブラックをフェノールキシレン樹脂に
分散したペーストやあるいはＲｕＯ2系ペーストを印刷
した後に焼成することにより形成する。さらに、セラミ
ック基板としてガラスセラミック系材料を用いる場合の
場合、ガラスセラミックの原料であるグリーンシート上
に導体ペーストとＲｕＯ2系ペーストを印刷し、グリー
ンシートを積層したのちに、同時焼成することにより形
成することも可能である。
スセラミック等で構成される。また、抵抗層１０７は、
例えば、カーボンブラックをフェノールキシレン樹脂に
分散したペーストやあるいはＲｕＯ2系ペーストを印刷
した後に焼成することにより形成する。さらに、セラミ
ック基板としてガラスセラミック系材料を用いる場合の
場合、ガラスセラミックの原料であるグリーンシート上
に導体ペーストとＲｕＯ2系ペーストを印刷し、グリー
ンシートを積層したのちに、同時焼成することにより形
成することも可能である。
【００２４】前記抵抗層のシート抵抗値は、２００Ω／
□以上、６００Ω／□以下が望ましい。２００Ω／□以
下になると、抵抗層は導体としての性質が顕著となり、
電磁波の反射が起こる。一方、６００Ω／□以上になる
と、抵抗層は絶縁体としての性質が顕著となり、本発明
の効果が小さくなる。さらに前記抵抗層のシート抵抗値
は、３００Ω／□以上、４００Ω／□以下がより望まし
い。真空あるいは大気のシート抵抗は略３７０Ω／□で
あるので、前記抵抗層のシート抵抗値は、３００Ω／□
以上、４００Ω／□以下の場合、空間との整合が取れる
ので、空間と前記抵抗層の界面での反射が著しく低減さ
れる。
□以上、６００Ω／□以下が望ましい。２００Ω／□以
下になると、抵抗層は導体としての性質が顕著となり、
電磁波の反射が起こる。一方、６００Ω／□以上になる
と、抵抗層は絶縁体としての性質が顕著となり、本発明
の効果が小さくなる。さらに前記抵抗層のシート抵抗値
は、３００Ω／□以上、４００Ω／□以下がより望まし
い。真空あるいは大気のシート抵抗は略３７０Ω／□で
あるので、前記抵抗層のシート抵抗値は、３００Ω／□
以上、４００Ω／□以下の場合、空間との整合が取れる
ので、空間と前記抵抗層の界面での反射が著しく低減さ
れる。
【００２５】本実施の形態では、シート抵抗値を３７０
Ω／□にした。また、前記抵抗層が形成される面積は、
前記パッケージ内の高周波回路が設けられた前記誘電体
基板の表面の面積に対して５０％にした。
Ω／□にした。また、前記抵抗層が形成される面積は、
前記パッケージ内の高周波回路が設けられた前記誘電体
基板の表面の面積に対して５０％にした。
【００２６】セラミック基板、枠、蓋で構成される空間
は、空洞共振器として意図せずに共振する可能性がある
が、本実施の形態の場合、セラミック基板表面の半分の
部分を占める抵抗層により、共振器としてのＱ値が、大
幅に低減され、約１０分の１に低下した。この結果、意
図しない共振を防ぐことが可能となる。ここで、Ｑ値と
は、共振器に蓄えられるエネルギーと共振器中で失われ
るエネルギーの比を示す。
は、空洞共振器として意図せずに共振する可能性がある
が、本実施の形態の場合、セラミック基板表面の半分の
部分を占める抵抗層により、共振器としてのＱ値が、大
幅に低減され、約１０分の１に低下した。この結果、意
図しない共振を防ぐことが可能となる。ここで、Ｑ値と
は、共振器に蓄えられるエネルギーと共振器中で失われ
るエネルギーの比を示す。
【００２７】つまり、マイクロストリップ線路、ワイア
ー、半導体チップ等から放射した電磁波は、壁や蓋では
反射されるが、大部分の電磁波は抵抗層で吸収され、そ
の結果、不要な共振を防ぐことができる。
ー、半導体チップ等から放射した電磁波は、壁や蓋では
反射されるが、大部分の電磁波は抵抗層で吸収され、そ
の結果、不要な共振を防ぐことができる。
【００２８】（実施の形態２）図２に、本発明の高周波
装置の別の構造例を示す。図２（ａ）は、その斜視図で
あり、図２（ｂ）は、図２（ａ）におけるＢ―Ｂ’の断
面図を示す。
装置の別の構造例を示す。図２（ａ）は、その斜視図で
あり、図２（ｂ）は、図２（ａ）におけるＢ―Ｂ’の断
面図を示す。
【００２９】実施の形態１と同様に、セラミック基板２
０１、壁２０２、蓋２０３、半導体チップ２０４ａ、２
０４ｂ、マイクロストリップ線路２０５ａ、２０５ｂ、
２０５ｃ、２０５ｄによる回路、ワイア−２０６等の接
続部品で構成され、さらに、セラミック基板表面は、大
部分が抵抗層２０７で覆われている。抵抗層２０７の一
部は接地層２０９ａと接触している。マイクロストリッ
プ線路２０５ｃ、２０５ｄおよびバイアス線路２１１
ａ、２１１ｂは、壁２０２の下を通って外部の接続用端
子２１０等と接続されている。
０１、壁２０２、蓋２０３、半導体チップ２０４ａ、２
０４ｂ、マイクロストリップ線路２０５ａ、２０５ｂ、
２０５ｃ、２０５ｄによる回路、ワイア−２０６等の接
続部品で構成され、さらに、セラミック基板表面は、大
部分が抵抗層２０７で覆われている。抵抗層２０７の一
部は接地層２０９ａと接触している。マイクロストリッ
プ線路２０５ｃ、２０５ｄおよびバイアス線路２１１
ａ、２１１ｂは、壁２０２の下を通って外部の接続用端
子２１０等と接続されている。
【００３０】実施の形態１と異なる点は、セラミック基
板２０１が３層であり、該セラミック基板の裏面にアン
テナ素子２１４を有する点である。マイクロストリップ
線路２０５ａとアンテナ給電線２１３は、スロット穴２
１２を通して、電磁的に結合している。
板２０１が３層であり、該セラミック基板の裏面にアン
テナ素子２１４を有する点である。マイクロストリップ
線路２０５ａとアンテナ給電線２１３は、スロット穴２
１２を通して、電磁的に結合している。
【００３１】図３は、セラミック基板を裏面から見た図
である。ここでは、アンテナ素子２１４とアンテナ給電
線２１３の位置関係を示すために、アンテナ給電線を点
線で示しているが、実際は、は図２（ｂ）に示すよう
に、アンテナ給電線はセラミック基板の内層に位置す
る。アンテナ給電線２１３は他端が分岐しており、それ
らの先端が各アンテナ素子２１４と電磁結合している。
である。ここでは、アンテナ素子２１４とアンテナ給電
線２１３の位置関係を示すために、アンテナ給電線を点
線で示しているが、実際は、は図２（ｂ）に示すよう
に、アンテナ給電線はセラミック基板の内層に位置す
る。アンテナ給電線２１３は他端が分岐しており、それ
らの先端が各アンテナ素子２１４と電磁結合している。
【００３２】（実施の形態３）図４に、本発明の高周波
装置の第３の構造例を示す。図４（ａ）は、その斜視図
であり、図４（ｂ）は、図４（ａ）におけるＣ―Ｃ’の
断面図を示す。
装置の第３の構造例を示す。図４（ａ）は、その斜視図
であり、図４（ｂ）は、図４（ａ）におけるＣ―Ｃ’の
断面図を示す。
【００３３】実施の形態２と同様に、セラミック基板３
０１、壁３０２、蓋３０３、半導体チップ３０４ａ、３
０４ｂ等で構成される。半導体チップ上３０４ａ、３０
４ｂには、単体トランジスタ、あるいはマイクロ波集積
化回路が形成されている。また、セラミック基板３０１
表面には、マイクロストリップ線路３０５ａ、３０５
ｂ、３０５ｃによる回路が形成されている。半導体チッ
プ３０４ａ、３０４ｂとマイクロストリップ線路３０５
ａ、３０５ｂ、３０５ｃ、３０５ｄはワイア−３０６に
より接続されている。
０１、壁３０２、蓋３０３、半導体チップ３０４ａ、３
０４ｂ等で構成される。半導体チップ上３０４ａ、３０
４ｂには、単体トランジスタ、あるいはマイクロ波集積
化回路が形成されている。また、セラミック基板３０１
表面には、マイクロストリップ線路３０５ａ、３０５
ｂ、３０５ｃによる回路が形成されている。半導体チッ
プ３０４ａ、３０４ｂとマイクロストリップ線路３０５
ａ、３０５ｂ、３０５ｃ、３０５ｄはワイア−３０６に
より接続されている。
【００３４】さらに、セラミック基板表面は、大部分が
抵抗層３０７で覆われている。抵抗層３０７の一部は接
地層３０９ａと接触している。マイクロストリップ線路
３０５ｃ、３０５ｄ、およびバイアス線路３１１ａ、３
１１ｂは、壁３０２の下を通って外部の接続用端子３１
０等と接続されている。マイクロストリップ線路３０５
ａとアンテナ給電線３１３は、スロット穴３１２を通し
て、電磁的に結合している。
抵抗層３０７で覆われている。抵抗層３０７の一部は接
地層３０９ａと接触している。マイクロストリップ線路
３０５ｃ、３０５ｄ、およびバイアス線路３１１ａ、３
１１ｂは、壁３０２の下を通って外部の接続用端子３１
０等と接続されている。マイクロストリップ線路３０５
ａとアンテナ給電線３１３は、スロット穴３１２を通し
て、電磁的に結合している。
【００３５】実施の形態２と異なる点は、壁がセラミッ
クの積層板３１５ａ、３１５ｂで形成され、壁の中に複
数のスルーホール３１６ａ、３１６ｂが貫通している点
である。複数のスルーホールにより、パッケージ内が電
磁的にシールドされ、外部からのノイズを遮断すること
が可能となる。さらに、パッケージ内部のマイクロスト
リップ線路、ワイアー、半導体チップ、スロット穴等か
ら放射した電磁波は、壁や蓋で反射されるが、大部分の
電磁波は抵抗層で吸収され、不要な共振を防ぐことがで
きる。また、複数のスルーホールと抵抗層および接地面
により、パッケージ外部への不要放射が抑制される。
クの積層板３１５ａ、３１５ｂで形成され、壁の中に複
数のスルーホール３１６ａ、３１６ｂが貫通している点
である。複数のスルーホールにより、パッケージ内が電
磁的にシールドされ、外部からのノイズを遮断すること
が可能となる。さらに、パッケージ内部のマイクロスト
リップ線路、ワイアー、半導体チップ、スロット穴等か
ら放射した電磁波は、壁や蓋で反射されるが、大部分の
電磁波は抵抗層で吸収され、不要な共振を防ぐことがで
きる。また、複数のスルーホールと抵抗層および接地面
により、パッケージ外部への不要放射が抑制される。
【００３６】（実施の形態４）図５に、本発明の高周波
装置の第４の構造例を示す。図５（ａ）は、その斜視図
であり、図５（ｂ）は、図５（ａ）におけるＤ―Ｄ’の
断面図を示す。
装置の第４の構造例を示す。図５（ａ）は、その斜視図
であり、図５（ｂ）は、図５（ａ）におけるＤ―Ｄ’の
断面図を示す。
【００３７】セラミック基板４０１、壁４０２、蓋４０
３、半導体チップ４０４ａ、４０４ｂ等で構成される。
半導体チップ上４０４ａ、４０４ｂには、単体トランジ
スタ、あるいはマイクロ波集積化回路が形成されてい
る。また、セラミック基板４０１表面には、マイクロス
トリップ線路４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ
による回路が形成されている。半導体チップ４０４ａ、
４０４ｂとマイクロストリップ線路４０５ａ、４０５
ｂ、４０５ｃ、４０５ｄはワイア−４０６により接続さ
れている。
３、半導体チップ４０４ａ、４０４ｂ等で構成される。
半導体チップ上４０４ａ、４０４ｂには、単体トランジ
スタ、あるいはマイクロ波集積化回路が形成されてい
る。また、セラミック基板４０１表面には、マイクロス
トリップ線路４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ
による回路が形成されている。半導体チップ４０４ａ、
４０４ｂとマイクロストリップ線路４０５ａ、４０５
ｂ、４０５ｃ、４０５ｄはワイア−４０６により接続さ
れている。
【００３８】さらに、セラミック基板表面は、大部分が
抵抗層４０７で覆われている。抵抗層４０７の一部は接
地層４０９ａと接触している。セラミック基板４０１
は、ここでは２層基板の例を示しており、接地層４０９
ａ、４０９ｂ、４０９ｃが複数のスルーホール４０８で
電気的に接続されている。セラミックの層の層数および
構成は本実施例に示すものに限るものではなく、例えば
裏面に平面アンテナが配置されていてもよい。さらにバ
イアス線路４１１ａは抵抗素子４２０を有する。この抵
抗素子４２０と抵抗層４０７は、厚膜印刷により同時に
形成されている。マイクロストリップ線路４０５ａ、４
０５ｃ、４０５ｄおよびバイアス線路４１１ａ、４１１
ｂは、壁４０２の下を通って外部の接続用端子４１０
ａ、４１０ｂ等と接続されている。セラミック基板の材
料は、アルミナやガラスセラミック等で構成される。
抵抗層４０７で覆われている。抵抗層４０７の一部は接
地層４０９ａと接触している。セラミック基板４０１
は、ここでは２層基板の例を示しており、接地層４０９
ａ、４０９ｂ、４０９ｃが複数のスルーホール４０８で
電気的に接続されている。セラミックの層の層数および
構成は本実施例に示すものに限るものではなく、例えば
裏面に平面アンテナが配置されていてもよい。さらにバ
イアス線路４１１ａは抵抗素子４２０を有する。この抵
抗素子４２０と抵抗層４０７は、厚膜印刷により同時に
形成されている。マイクロストリップ線路４０５ａ、４
０５ｃ、４０５ｄおよびバイアス線路４１１ａ、４１１
ｂは、壁４０２の下を通って外部の接続用端子４１０
ａ、４１０ｂ等と接続されている。セラミック基板の材
料は、アルミナやガラスセラミック等で構成される。
【００３９】また、抵抗素子４２０および抵抗層４０７
は、例えば、カーボンブラックをフェノールキシレン樹
脂に分散したペーストやあるいはＲｕＯ2系ペーストを
印刷した後に焼成することにより形成する。さらに、セ
ラミック基板としてガラスセラミック系材料を用いる場
合の場合、ガラスセラミックの原料であるグリーンシー
ト上に導体ペーストとＲｕＯ2系ペーストを印刷し、グ
リーンシートを積層したのちに、同時焼成することによ
り形成することも可能である。
は、例えば、カーボンブラックをフェノールキシレン樹
脂に分散したペーストやあるいはＲｕＯ2系ペーストを
印刷した後に焼成することにより形成する。さらに、セ
ラミック基板としてガラスセラミック系材料を用いる場
合の場合、ガラスセラミックの原料であるグリーンシー
ト上に導体ペーストとＲｕＯ2系ペーストを印刷し、グ
リーンシートを積層したのちに、同時焼成することによ
り形成することも可能である。
【００４０】セラミック基板、枠、蓋で構成される空間
は、セラミック基板表面の抵抗層により、空洞共振器と
してのＱ値が大幅に低減され、この結果、意図しない共
振を防ぐことが可能となる。
は、セラミック基板表面の抵抗層により、空洞共振器と
してのＱ値が大幅に低減され、この結果、意図しない共
振を防ぐことが可能となる。
【００４１】つまり、マイクロストリップ線路、ワイア
ー、半導体チップ等から放射した電磁波は、壁や蓋では
反射されるが、大部分の電磁波は抵抗層で吸収され、そ
の結果、不要な共振を防ぐことができる。また、バイア
ス回路に必要となる抵抗素子を形成する工程で、同時に
抵抗層を形成することにより、共振対策用の新たな工程
を追加することなく、従来からのセラミック基板加工工
程を用いて、不要な共振および発振を抑制することがで
きる。
ー、半導体チップ等から放射した電磁波は、壁や蓋では
反射されるが、大部分の電磁波は抵抗層で吸収され、そ
の結果、不要な共振を防ぐことができる。また、バイア
ス回路に必要となる抵抗素子を形成する工程で、同時に
抵抗層を形成することにより、共振対策用の新たな工程
を追加することなく、従来からのセラミック基板加工工
程を用いて、不要な共振および発振を抑制することがで
きる。
【００４２】
【発明の効果】本発明では、高周波パッケージのセラミ
ック基板の大部分に、厚膜印刷工程で抵抗層を形成する
ことにより、パッケージの形状を最適化したり、新たな
材料を追加することなしに、不要な共振や発振を抑制す
ることができる。
ック基板の大部分に、厚膜印刷工程で抵抗層を形成する
ことにより、パッケージの形状を最適化したり、新たな
材料を追加することなしに、不要な共振や発振を抑制す
ることができる。
【００４３】また、前記抵抗層を、高周波回路を設けた
領域から誘電体基板一層の厚さ相当の距離以上離れた部
分に配置しておけば、マイクロストリップ線路あるいは
半導体チップの特性にほとんど悪影響を与えない。
領域から誘電体基板一層の厚さ相当の距離以上離れた部
分に配置しておけば、マイクロストリップ線路あるいは
半導体チップの特性にほとんど悪影響を与えない。
【図１】本発明の高周波装置の第１の構造例を示す斜視
図および断面図である。
図および断面図である。
【図２】本発明の高周波装置の第２の構造例を示す斜視
図および断面図である。
図および断面図である。
【図３】図２の高周波装置を裏側から見た図である。
【図４】本発明の高周波装置の第３の構造例を示す斜視
図および断面図である。
図および断面図である。
【図５】本発明の高周波装置の第４の構造例を示す斜視
図および断面図である。
図および断面図である。
【図６】従来例の高周波装置を示す斜視図である。
【図７】別の従来例の高周波装置を示す断面図である。
１０１、２０１、３０１、４０１…セラミック基板 １０２、２０２、３０２、４０２…壁 １０３、２０３、３０３、４０３…蓋 １０４ａ、１０４ｂ、２０４ａ、２０４ｂ、３０４ａ、
３０４ｂ、４０４ａ、４０４ｂ…半導体チップ １０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、２０５ａ、
２０５ｂ、２０５ｃ、２０５ｄ、３０５ａ、３０５ｂ、
３０５ｃ、３０５ｄ、４０５ａ、４０５ｂ、４０５ｃ、
４０５ｄ…マイクロストリップ線路 １０６、２０６、３０６、４０６…ワイア １０７、２０７、３０７、４０７…抵抗層 １０８ａ、１０８ｂ、２０８ａ、２０８ｂ、２０８ｃ、
３０８ａ、３０８ｂ、３０８ｃ、３１６ａ、３１６ｂ、
４０８ａ、４０８ｂ…貫通孔 １０９ａ、１０９ｂ、１０９ｃ、２０９ａ、２０９ｂ、
２０９ｃ、２０９ｄ、３０９ａ、３０９ｂ、３０９ｃ、
３０９ｄ、３０９ｅ、３０９ｆ…接地層 １１０ａ、１１０ｂ、２１０、３１０、４１０ａ、４１
０ｂ…接続用端子 １１１ａ、１１１ｂ、２１１ａ、２１１ｂ、３１１ａ、
３１１ｂ、４１１ａ、４１１ｂ…バイアス線路 ２１２、３１２…スロット孔 ２１３、３１３…給電線路 ２１４、３１４…アンテナ素子 ４２０…抵抗素子
３０４ｂ、４０４ａ、４０４ｂ…半導体チップ １０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、２０５ａ、
２０５ｂ、２０５ｃ、２０５ｄ、３０５ａ、３０５ｂ、
３０５ｃ、３０５ｄ、４０５ａ、４０５ｂ、４０５ｃ、
４０５ｄ…マイクロストリップ線路 １０６、２０６、３０６、４０６…ワイア １０７、２０７、３０７、４０７…抵抗層 １０８ａ、１０８ｂ、２０８ａ、２０８ｂ、２０８ｃ、
３０８ａ、３０８ｂ、３０８ｃ、３１６ａ、３１６ｂ、
４０８ａ、４０８ｂ…貫通孔 １０９ａ、１０９ｂ、１０９ｃ、２０９ａ、２０９ｂ、
２０９ｃ、２０９ｄ、３０９ａ、３０９ｂ、３０９ｃ、
３０９ｄ、３０９ｅ、３０９ｆ…接地層 １１０ａ、１１０ｂ、２１０、３１０、４１０ａ、４１
０ｂ…接続用端子 １１１ａ、１１１ｂ、２１１ａ、２１１ｂ、３１１ａ、
３１１ｂ、４１１ａ、４１１ｂ…バイアス線路 ２１２、３１２…スロット孔 ２１３、３１３…給電線路 ２１４、３１４…アンテナ素子 ４２０…抵抗素子
Claims (7)
- 【請求項１】 表面に半導体チップを含む高周波回路が
設けられた誘電体基板と、前記高周波回路を封止するた
めのパッケージとを有する高周波装置において、前記パ
ッケージ内の前記高周波回路が設けられた領域を除く前
記誘電体基板の表面の一部に、抵抗層が形成されている
ことを特徴とする高周波装置。 - 【請求項２】 前記抵抗層が形成される面積は、前記パ
ッケージ内の前記誘電体基板の表面積のうち、３０％以
上７０％以下であることを特徴とする請求項１記載の高
周波装置。 - 【請求項３】 前記高周波回路が設けられた領域より、
誘電体基板一層の厚さ相当の距離以上離れた前記誘電体
基板の表面が、抵抗層で覆われていることを特徴とする
請求項１記載の高周波装置。 - 【請求項４】 前記抵抗層が、厚膜ペースト材料により
形成されていることを特徴とする請求項１記載の高周波
装置。 - 【請求項５】 前記高周波回路に抵抗素子が含まれ、前
記抵抗層が、前記高周波回路の一部を構成する前記抵抗
素子と同一材料で形成されていることを特徴とする請求
項１記載の高周波装置。 - 【請求項６】 前記抵抗層のシート抵抗値は２００〜６
００Ω／□であることを特徴とする請求項１記載の高周
波装置。 - 【請求項７】 前記抵抗層の少なくとも一部は接地され
ていることを特徴とする請求項１に記載の高周波装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314835A JP2002124592A (ja) | 2000-10-16 | 2000-10-16 | 高周波装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314835A JP2002124592A (ja) | 2000-10-16 | 2000-10-16 | 高周波装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124592A true JP2002124592A (ja) | 2002-04-26 |
Family
ID=18794028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000314835A Pending JP2002124592A (ja) | 2000-10-16 | 2000-10-16 | 高周波装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124592A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1775765A1 (en) * | 2004-06-28 | 2007-04-18 | Mitsubishi Denki Kabushiki Kaisha | Multilayer dielectric substrate and semiconductor package |
| JP2008167175A (ja) * | 2006-12-28 | 2008-07-17 | Audio Technica Corp | バウンダリーマイクロホン |
| JP2008270363A (ja) * | 2007-04-17 | 2008-11-06 | Mitsubishi Electric Corp | 高周波パッケージ |
| US7639183B2 (en) | 2004-11-15 | 2009-12-29 | Anritsu Corporation | Circularly polarized antenna and radar device using the same |
| US9468089B2 (en) | 2013-09-20 | 2016-10-11 | Kabushiki Kaisha Toshiba | EBG structure, semiconductor device, and circuit board |
| US9698482B2 (en) | 2013-07-19 | 2017-07-04 | Kabushiki Kaisha Toshiba | Antenna device |
| US9848504B2 (en) | 2014-08-25 | 2017-12-19 | Kabushiki Kaisha Toshiba | Electronic device having a housing for suppression of electromagnetic noise |
| DE112017002142T5 (de) | 2016-06-14 | 2019-01-10 | Hitachi Automotive Systems, Ltd. | Millimeterwellenband-kommunikationsgerät |
-
2000
- 2000-10-16 JP JP2000314835A patent/JP2002124592A/ja active Pending
Cited By (13)
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|---|---|---|---|---|
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| EP1775765A4 (en) * | 2004-06-28 | 2009-09-09 | Mitsubishi Electric Corp | MULTILAYER DIELECTRIC SUBSTRATE AND SEMICONDUCTOR SEALING |
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