JP2000323595A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 外囲器の遮断周波数の低下を防ぎ、均一な動
作が損なわれない大型の外囲器を用いた高周波半導体装
置を得る。 【解決手段】 半導体チップ２２および回路基板１８、
１９を、容器基体１１とキャップ１２で形成する外囲器
の内空間に収納し、内部空間を電磁シールドとして仕切
るスペーサ導電体２３の一方を回路基板１８、１９の各
中間部に形成されるスルーホール２０、２１の導電体２
５、２６を介して内空間底壁に接続し、かつ、スペーサ
導電体２３の他方を導電性はんだ２４によりキャップ１
２の内空間上壁１５に電気的に接続する。
作が損なわれない大型の外囲器を用いた高周波半導体装
置を得る。 【解決手段】 半導体チップ２２および回路基板１８、
１９を、容器基体１１とキャップ１２で形成する外囲器
の内空間に収納し、内部空間を電磁シールドとして仕切
るスペーサ導電体２３の一方を回路基板１８、１９の各
中間部に形成されるスルーホール２０、２１の導電体２
５、２６を介して内空間底壁に接続し、かつ、スペーサ
導電体２３の他方を導電性はんだ２４によりキャップ１
２の内空間上壁１５に電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を空間
を有する外囲器に収納した高周波用半導体装置に関す
る。
を有する外囲器に収納した高周波用半導体装置に関す
る。
【０００２】
【従来の技術】マイクロ波通信などの大電力化の要求が
高まるとともに、外囲器に収納されるマイクロ波半導体
素子チップの大きさおよびチップの合成数が増大する傾
向にある。このため、外囲器サイズが大きくなり、外囲
器のマイクロ波伝搬方向に直交する横方向長さで決定さ
れる遮断周波数が利用周波数帯付近まで下がる。外囲器
の遮断周波数の低下によって、パッケージ内部で励振さ
れる導波管伝搬モードおよび導波管共振モードによる出
力側から入力側へのアイソレーションの劣化、および周
波数特性の劣化を生じる。
高まるとともに、外囲器に収納されるマイクロ波半導体
素子チップの大きさおよびチップの合成数が増大する傾
向にある。このため、外囲器サイズが大きくなり、外囲
器のマイクロ波伝搬方向に直交する横方向長さで決定さ
れる遮断周波数が利用周波数帯付近まで下がる。外囲器
の遮断周波数の低下によって、パッケージ内部で励振さ
れる導波管伝搬モードおよび導波管共振モードによる出
力側から入力側へのアイソレーションの劣化、および周
波数特性の劣化を生じる。
【０００３】このような劣化を防止するために、外囲器
内空間を接地導体で仕切り、入出力間のアイソレーショ
ンを良好にしたマイクロ波半導体装置が提案されてい
る。ここで、外囲器内空間を接地導体で仕切った従来の
マイクロ波半導体装置について、電力増幅用ＧａＡｓＦ
ＥＴの場合を用いて図７の分解斜視図で説明する。な
お、図７のＡ−Ａ′断面図が図８に示されている。
内空間を接地導体で仕切り、入出力間のアイソレーショ
ンを良好にしたマイクロ波半導体装置が提案されてい
る。ここで、外囲器内空間を接地導体で仕切った従来の
マイクロ波半導体装置について、電力増幅用ＧａＡｓＦ
ＥＴの場合を用いて図７の分解斜視図で説明する。な
お、図７のＡ−Ａ′断面図が図８に示されている。
【０００４】金属製容器基体１は突起部２や突起部２を
囲む矩形状の壁３を有して壁３によってその内部空間を
電磁シールドしている。そして、壁３で囲まれた領域内
に、図の手前の方から順に、長い回路基板４、１組の短
い回路基板５、２個のＧａＡｓチップ６、１組の短い回
路基板５、長い回路基板４が搭載されている。なお、突
起部２は、金すずはんだ７により金属キャップ８の下面
に接続されている。この構造によれば、外囲器内空間
は、突起部２によってマイクロ波の伝搬方向に直交する
方向に対して２分割される。したがって、遮断周波数は
約２倍に高められ利用周波数帯から大きく上の周波数帯
へずらすことができる。
囲む矩形状の壁３を有して壁３によってその内部空間を
電磁シールドしている。そして、壁３で囲まれた領域内
に、図の手前の方から順に、長い回路基板４、１組の短
い回路基板５、２個のＧａＡｓチップ６、１組の短い回
路基板５、長い回路基板４が搭載されている。なお、突
起部２は、金すずはんだ７により金属キャップ８の下面
に接続されている。この構造によれば、外囲器内空間
は、突起部２によってマイクロ波の伝搬方向に直交する
方向に対して２分割される。したがって、遮断周波数は
約２倍に高められ利用周波数帯から大きく上の周波数帯
へずらすことができる。
【０００５】
【発明が解決しようとする課題】上記構造の電力増幅用
ＧａＡｓＦＥＴでは、外囲器内空間を分割するために予
め金属製容器基体に突起部２を設けている。このため、
インピーダンス整合用回路基板（図７においてＧａＡｓ
チップ６に近い２組の短い回路基板５）は複数の基板に
分割せざるを得ない。しかし複数の基板を精密に整然と
搭載することは極めて難しく、結果として基板間を接続
する金線による配線９の長さがばらついてしまう。この
ために電力の分配合成がうまく行かず、期待される電力
利得、出力を得ることが困難であった。
ＧａＡｓＦＥＴでは、外囲器内空間を分割するために予
め金属製容器基体に突起部２を設けている。このため、
インピーダンス整合用回路基板（図７においてＧａＡｓ
チップ６に近い２組の短い回路基板５）は複数の基板に
分割せざるを得ない。しかし複数の基板を精密に整然と
搭載することは極めて難しく、結果として基板間を接続
する金線による配線９の長さがばらついてしまう。この
ために電力の分配合成がうまく行かず、期待される電力
利得、出力を得ることが困難であった。
【０００６】本発明は、このような外囲器に伴う欠点を
改良すべくなされたもので、外囲器の遮断周波数の低下
を防止しつつ均一な動作が損なわれない大型の外囲器を
用いた半導体装置を提供することを目的とする。
改良すべくなされたもので、外囲器の遮断周波数の低下
を防止しつつ均一な動作が損なわれない大型の外囲器を
用いた半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明は、電磁シールド性の内空間を有しこの内空間が
少なくとも金属の底壁と上壁で形成された外囲器と、前
記内空間に配置される半導体素子およびスルーホールを
中間部に形成した絶縁性回路基板と、前記内空間の上壁
と前記回路基板のスルーホール上の間に配置され前記ス
ルーホールに設けられたスルーホール導電体を介して前
記内空間の底壁に電気的に接続され、かつ前記内空間の
上壁に電気的に接続されて前記内空間を電磁シールドと
して仕切るスペーサ導電体とを具備してなる半導体装置
を得るものである。
本発明は、電磁シールド性の内空間を有しこの内空間が
少なくとも金属の底壁と上壁で形成された外囲器と、前
記内空間に配置される半導体素子およびスルーホールを
中間部に形成した絶縁性回路基板と、前記内空間の上壁
と前記回路基板のスルーホール上の間に配置され前記ス
ルーホールに設けられたスルーホール導電体を介して前
記内空間の底壁に電気的に接続され、かつ前記内空間の
上壁に電気的に接続されて前記内空間を電磁シールドと
して仕切るスペーサ導電体とを具備してなる半導体装置
を得るものである。
【０００８】また、内空間の上壁とスペーサ導電体が導
電性接合材料により接続されてなる半導体装置を得るも
のである。
電性接合材料により接続されてなる半導体装置を得るも
のである。
【０００９】また、導電性接合材が導電性はんだである
半導体装置を得るものである。
半導体装置を得るものである。
【００１０】また、スペーサ導電体と内空間の上壁との
接続が導電性弾性材料により成されることを特徴とする
半導体装置を得るものである。
接続が導電性弾性材料により成されることを特徴とする
半導体装置を得るものである。
【００１１】本発明によれば、絶縁性回路基板のスルー
ホールを介してスペーサ導電体により外囲器内空間を仕
切ることにより、例えばＦＥＴ半導体素子の入出力部に
おける絶縁性回路基板をそれぞれ１枚で構成することが
できるため、導電性スペーサで仕切られた左右の回路の
整合状態にアンバランスを生じることがなく、均一な動
作を図ることができる。
ホールを介してスペーサ導電体により外囲器内空間を仕
切ることにより、例えばＦＥＴ半導体素子の入出力部に
おける絶縁性回路基板をそれぞれ１枚で構成することが
できるため、導電性スペーサで仕切られた左右の回路の
整合状態にアンバランスを生じることがなく、均一な動
作を図ることができる。
【００１２】
【発明の実施の形態】本発明の第一の実施の形態につい
て、電力増幅用ＧａＡｓＦＥＴ（電界効果トランジス
タ）を例にとり図１および図２を参照して説明する。図
１は分解斜視図であり、図２は、図１のＡ−Ａ′断面図
である。
て、電力増幅用ＧａＡｓＦＥＴ（電界効果トランジス
タ）を例にとり図１および図２を参照して説明する。図
１は分解斜視図であり、図２は、図１のＡ−Ａ′断面図
である。
【００１３】電磁シールドされた矩形状の内空間１０ａ
をもつ外囲器１０はは、銅・モリブデンのクラッド材な
どの金属から形成された容器基体１１とこれにかぶせる
同じ材料の金属平板のキャップ１２からなる。容器基体
１１の金属底面は接地導体として作用する内空間の底壁
１３を形成し、底壁の周辺を矩形状に側壁１４が設けら
れている。金属キャップ１２を容器基体１１にかぶせる
ことにより内空間１０ａを形成し、キャップ下面が内空
間の金属上壁１５を形成する。内空間の金属底壁１３と
金属上壁１５は平行である。
をもつ外囲器１０はは、銅・モリブデンのクラッド材な
どの金属から形成された容器基体１１とこれにかぶせる
同じ材料の金属平板のキャップ１２からなる。容器基体
１１の金属底面は接地導体として作用する内空間の底壁
１３を形成し、底壁の周辺を矩形状に側壁１４が設けら
れている。金属キャップ１２を容器基体１１にかぶせる
ことにより内空間１０ａを形成し、キャップ下面が内空
間の金属上壁１５を形成する。内空間の金属底壁１３と
金属上壁１５は平行である。
【００１４】側壁１４を貫通して入力端子１６および出
力端子１７が設けられている。側壁１４で囲まれたその
内部に位置する容器基体１１上面の入力端子１６側に入
力用回路基板１８が設けられている。また、出力端子１
７側には出力用回路基板１９が設けられている。入力用
回路基板１８および出力用回路基板１９は、例えば厚さ
０．３８ｍｍのアルミナの絶縁基板で、それぞれの上面
には、インピーダンス変換や電力分配、電力合成を行う
回路が、マイクロストリップ線路やオープンスタブなど
で構成されている。入力用回路基板１８および出力用回
路基板１９のほぼ中央部にはそれぞれ、入力端子１６か
ら出力端子１７方向にそって並ぶ複数個例えば２個のス
ルーホール２０、２１が設けられている。スルーホール
２０、２１の直径は例えば０．２ｍｍで、このスルーホ
ール内側面にスルーホール導電体としてのメタライズ層
２５、２６、およびさらに基板１８、１９上面のスルー
ホール周辺部、および基板裏面はメタライズされ互いに
電気的に導通している。
力端子１７が設けられている。側壁１４で囲まれたその
内部に位置する容器基体１１上面の入力端子１６側に入
力用回路基板１８が設けられている。また、出力端子１
７側には出力用回路基板１９が設けられている。入力用
回路基板１８および出力用回路基板１９は、例えば厚さ
０．３８ｍｍのアルミナの絶縁基板で、それぞれの上面
には、インピーダンス変換や電力分配、電力合成を行う
回路が、マイクロストリップ線路やオープンスタブなど
で構成されている。入力用回路基板１８および出力用回
路基板１９のほぼ中央部にはそれぞれ、入力端子１６か
ら出力端子１７方向にそって並ぶ複数個例えば２個のス
ルーホール２０、２１が設けられている。スルーホール
２０、２１の直径は例えば０．２ｍｍで、このスルーホ
ール内側面にスルーホール導電体としてのメタライズ層
２５、２６、およびさらに基板１８、１９上面のスルー
ホール周辺部、および基板裏面はメタライズされ互いに
電気的に導通している。
【００１５】入力用回路基板１８と出力用回路基板１９
間には、ＦＥＴを構成する２個のＧａＡｓ半導体チップ
２２が並んで配置されている。これらのＧａＡｓチップ
２２は金すずはんだで容器基体１１の底壁１３に固定さ
れている。
間には、ＦＥＴを構成する２個のＧａＡｓ半導体チップ
２２が並んで配置されている。これらのＧａＡｓチップ
２２は金すずはんだで容器基体１１の底壁１３に固定さ
れている。
【００１６】入力用回路基板１８および出力用回路基板
１９に設けられたスルーホール２０、２１のそれぞれの
上部には、金属板のスペーサ導電体２３が金すずはんだ
２４ａを用いて固着されている。各スペーサ導電体２３
は、導電性接合材料である導電性はんだ、例えば金すず
はんだ２４によって金属キャップ１２で形成した内空間
上壁１５に接続されている。なお、スペーサ導電体２３
を２個に分割しているが、これは、主として複数のＧａ
Ａｓチップ２２間を接続する配線ワイヤのスペースを確
保するためである。
１９に設けられたスルーホール２０、２１のそれぞれの
上部には、金属板のスペーサ導電体２３が金すずはんだ
２４ａを用いて固着されている。各スペーサ導電体２３
は、導電性接合材料である導電性はんだ、例えば金すず
はんだ２４によって金属キャップ１２で形成した内空間
上壁１５に接続されている。なお、スペーサ導電体２３
を２個に分割しているが、これは、主として複数のＧａ
Ａｓチップ２２間を接続する配線ワイヤのスペースを確
保するためである。
【００１７】次に、スルーホールを含む部分で断面した
構造を図２で説明する。外囲器１０は、容器基体１１や
側壁１４、金属キャップ１２で構成され、また、外囲器
内部の内空間は、スルーホール２０、２１内側面のスル
ーホール導電体を形成するメタライズ層２５、２６、お
よびスペーサ導電体２３による電子シールドによって、
二つの部分に分割されている。
構造を図２で説明する。外囲器１０は、容器基体１１や
側壁１４、金属キャップ１２で構成され、また、外囲器
内部の内空間は、スルーホール２０、２１内側面のスル
ーホール導電体を形成するメタライズ層２５、２６、お
よびスペーサ導電体２３による電子シールドによって、
二つの部分に分割されている。
【００１８】上記した構成によれば、入力用回路基板１
８および出力用回路基板１９はそれぞれ１枚で構成され
ている。したがって、複数個の回路基板を搭載した従来
例で見られたような位置のばらつきがなくなり、位置の
ばらつきに起因する不均一動作による電力合成率の低下
などといった問題を抑えることができる。このため、本
発明によれば、外囲器の遮断周波数の低下を防止しつ
つ、動作が均一化する大型の外囲器を用いた電力用Ｇａ
ＡｓＦＥＴが実現できる。
８および出力用回路基板１９はそれぞれ１枚で構成され
ている。したがって、複数個の回路基板を搭載した従来
例で見られたような位置のばらつきがなくなり、位置の
ばらつきに起因する不均一動作による電力合成率の低下
などといった問題を抑えることができる。このため、本
発明によれば、外囲器の遮断周波数の低下を防止しつ
つ、動作が均一化する大型の外囲器を用いた電力用Ｇａ
ＡｓＦＥＴが実現できる。
【００１９】なお、上記した実施の形態では、外囲器の
内部空間を２分割する場合で説明している。しかし、入
力用回路基板１８および出力用回路基板１９に対して、
入力端子から出力端子方向に形成する複数のスルーホー
ルを複数列とし、また、各列のスルーホール上にスペー
サ導電体などを設ければ、外囲器の内部空間を３つ以上
に分割でき、いろいろなパッケージサイズや利用周波数
に対応することができる。
内部空間を２分割する場合で説明している。しかし、入
力用回路基板１８および出力用回路基板１９に対して、
入力端子から出力端子方向に形成する複数のスルーホー
ルを複数列とし、また、各列のスルーホール上にスペー
サ導電体などを設ければ、外囲器の内部空間を３つ以上
に分割でき、いろいろなパッケージサイズや利用周波数
に対応することができる。
【００２０】次に第二の実施の形態について説明する。
図３は本発明の第二の実施の形態を示す気密封止構造の
高周波増幅用半導体装置の分解斜視図であり、図４は図
３のＡ−Ａ′断面図である。なお図１、図２と同符号の
部分は同様部分を示す。外囲器を構成する容器基体１１
は、銅／モリブデンのクラッド材などの金属から形成さ
れ、内空間１０ａを形成する底壁１３は接地導体となっ
ている。容器基体１１上には内空間の側壁となる側壁１
４が矩形状に設けられている。
図３は本発明の第二の実施の形態を示す気密封止構造の
高周波増幅用半導体装置の分解斜視図であり、図４は図
３のＡ−Ａ′断面図である。なお図１、図２と同符号の
部分は同様部分を示す。外囲器を構成する容器基体１１
は、銅／モリブデンのクラッド材などの金属から形成さ
れ、内空間１０ａを形成する底壁１３は接地導体となっ
ている。容器基体１１上には内空間の側壁となる側壁１
４が矩形状に設けられている。
【００２１】また、側壁１４を貫通して入力端子１６お
よび出力端子１７が設けられている。容器基体１１の内
空間底壁１３の入力端子１６側に入力用回路基板１８が
設けられている。また、出力端子１７側には出力用回路
基板１９が設けられている。入力用回路基板１８および
出力用回路基板１９は、例えば厚さ０．３８ｍｍのアル
ミナ基板で、それぞれの上面には、インピーダンス変換
や電力分配、電力合成を行う回路が、マイクロストリッ
プ線路やオープンスタブなどで構成されている。入力用
回路基板１８および出力用回路基板１９のほぼ中央部に
はそれぞれ、入力端子から出力端子方向にかけて複数例
えば２個のスルーホール２０、２１が設けられている。
各スルーホールの直径は例えば０．２ｍｍで、このスル
ーホール内側面にスルーホール導電体であるメタライズ
層２５、２６また基板１８、１９上面のスルーホール周
辺部、および基板裏面もメタライズされ互いに電気的に
導通している。
よび出力端子１７が設けられている。容器基体１１の内
空間底壁１３の入力端子１６側に入力用回路基板１８が
設けられている。また、出力端子１７側には出力用回路
基板１９が設けられている。入力用回路基板１８および
出力用回路基板１９は、例えば厚さ０．３８ｍｍのアル
ミナ基板で、それぞれの上面には、インピーダンス変換
や電力分配、電力合成を行う回路が、マイクロストリッ
プ線路やオープンスタブなどで構成されている。入力用
回路基板１８および出力用回路基板１９のほぼ中央部に
はそれぞれ、入力端子から出力端子方向にかけて複数例
えば２個のスルーホール２０、２１が設けられている。
各スルーホールの直径は例えば０．２ｍｍで、このスル
ーホール内側面にスルーホール導電体であるメタライズ
層２５、２６また基板１８、１９上面のスルーホール周
辺部、および基板裏面もメタライズされ互いに電気的に
導通している。
【００２２】さらに入力用回路基板１８と出力用回路基
板１９間には、２個のＧａＡｓチップ２２が並んで配置
されている。２個のＧａＡｓチップ２２は金すずはんだ
で容器基体１１の内空間底壁１３に固定されている。以
上の点は図１、図２で示した上記実施の形態と同様であ
る。
板１９間には、２個のＧａＡｓチップ２２が並んで配置
されている。２個のＧａＡｓチップ２２は金すずはんだ
で容器基体１１の内空間底壁１３に固定されている。以
上の点は図１、図２で示した上記実施の形態と同様であ
る。
【００２３】この実施の形態の特徴は、内空間を電子シ
ールドとして仕切るスペーサ導電体２３の上面とキャッ
プ１２の下面（内空間の上壁）１５間を接続する導電性
接合材料を導電性接着剤３０としていることである。す
なわち、第一の実施の形態ではスペーサ導電体２３の上
面とキャップ１２の内空間上壁間を導電性はんだ２４で
埋めていたが、金すずはんだの場合粘性が低く十分な厚
みを得にくい。このためスペーサ導電体２３の高さ、側
壁１４の高さなど部品精度は厳しく管理する必要があ
る。これはスペーサ導電体２３の上面とキャップ１２間
の隙間が大きくなり過ぎて両者をはんだで接合できずに
電磁的な区切りとしての効果がなくなったり、逆に隙間
が小さすぎると過大な力が基板に加わり基板にクラック
を生じるおそれがあるからである。
ールドとして仕切るスペーサ導電体２３の上面とキャッ
プ１２の下面（内空間の上壁）１５間を接続する導電性
接合材料を導電性接着剤３０としていることである。す
なわち、第一の実施の形態ではスペーサ導電体２３の上
面とキャップ１２の内空間上壁間を導電性はんだ２４で
埋めていたが、金すずはんだの場合粘性が低く十分な厚
みを得にくい。このためスペーサ導電体２３の高さ、側
壁１４の高さなど部品精度は厳しく管理する必要があ
る。これはスペーサ導電体２３の上面とキャップ１２間
の隙間が大きくなり過ぎて両者をはんだで接合できずに
電磁的な区切りとしての効果がなくなったり、逆に隙間
が小さすぎると過大な力が基板に加わり基板にクラック
を生じるおそれがあるからである。
【００２４】これに対し、第一の実施形態の導電性はん
だ２４の代わりに導電性接着剤３０を用いればスペーサ
導電体２３とキャップ１２のクリアランスにマージンが
得られる。このために部品の精度管理を緩和することが
可能となる。
だ２４の代わりに導電性接着剤３０を用いればスペーサ
導電体２３とキャップ１２のクリアランスにマージンが
得られる。このために部品の精度管理を緩和することが
可能となる。
【００２５】次に第三の実施の形態について説明する。
図５は本発明の第三の実施の形態を示す気密封止構造の
高周波増幅用半導体装置の分解斜視図であり、図６は図
５のＡ一Ａ′断面図である。なお図１、図２と同符号の
部分は同様部分を示す。外囲器１０を構成する容器基体
１１は、銅／モリブデンのクラッド材などの金属から形
成され、内空間１０ａの底壁１３を含め接地導体となっ
ている。容器基体１１は底壁１３とその周辺には矩形状
に側壁１４を有している。また、側壁を貫通して入力端
子１６および出力端子１７が設けられている。側壁で囲
まれたその内部に位置する容器基体１１底壁上面の入力
端子１６側に入力用回路基板１８が設けられている。ま
た、出力端子１７側には出力用回路基板１９が設けられ
ている。入力用回路基板１８および出力用回路基板１９
は、例えば厚さ０．３８ｍｍのアルミナ基板で、それぞ
れの上面には、インピーダンス変換や電力分配、電力合
成を行う回路が、マイクロストリップ線路やオープンス
タブなどで構成されている。
図５は本発明の第三の実施の形態を示す気密封止構造の
高周波増幅用半導体装置の分解斜視図であり、図６は図
５のＡ一Ａ′断面図である。なお図１、図２と同符号の
部分は同様部分を示す。外囲器１０を構成する容器基体
１１は、銅／モリブデンのクラッド材などの金属から形
成され、内空間１０ａの底壁１３を含め接地導体となっ
ている。容器基体１１は底壁１３とその周辺には矩形状
に側壁１４を有している。また、側壁を貫通して入力端
子１６および出力端子１７が設けられている。側壁で囲
まれたその内部に位置する容器基体１１底壁上面の入力
端子１６側に入力用回路基板１８が設けられている。ま
た、出力端子１７側には出力用回路基板１９が設けられ
ている。入力用回路基板１８および出力用回路基板１９
は、例えば厚さ０．３８ｍｍのアルミナ基板で、それぞ
れの上面には、インピーダンス変換や電力分配、電力合
成を行う回路が、マイクロストリップ線路やオープンス
タブなどで構成されている。
【００２６】本実施の形態はスペーサ導電体２３の上面
に導電性弾性材料として導電性リボンであるループ状の
金リボン４０を設けることによりスペーサ導電体２３と
キャップ１２のギャップを電気的に接続する。金リボン
４０のループの高さとして０．５ｍｍ程度は容易に確保
できるため、スペーサ導電体２３とキャップ１２のクリ
アランスにマージンを大きくとれる。ループ状の金リボ
ンの代わりにループ状の金ワイヤなどの導電性ワイヤを
用いてもよい。 また、外囲器の内空間の底壁と上壁を
平行としたが、例えば上壁が湾曲面をした構造にも適用
することができ、また内空間を高さ方向に複層した構造
にも同様に適用することができる。
に導電性弾性材料として導電性リボンであるループ状の
金リボン４０を設けることによりスペーサ導電体２３と
キャップ１２のギャップを電気的に接続する。金リボン
４０のループの高さとして０．５ｍｍ程度は容易に確保
できるため、スペーサ導電体２３とキャップ１２のクリ
アランスにマージンを大きくとれる。ループ状の金リボ
ンの代わりにループ状の金ワイヤなどの導電性ワイヤを
用いてもよい。 また、外囲器の内空間の底壁と上壁を
平行としたが、例えば上壁が湾曲面をした構造にも適用
することができ、また内空間を高さ方向に複層した構造
にも同様に適用することができる。
【００２７】
【発明の効果】本発明によれば、回路基板を区切りのた
めに分割することがなく、外囲器の遮断周波数低下を回
避し、整合状態のパランスを損なわず均一な動作を確保
できる大型のパッケージを用いた高周波増幅用半導体装
置を得ることができる。
めに分割することがなく、外囲器の遮断周波数低下を回
避し、整合状態のパランスを損なわず均一な動作を確保
できる大型のパッケージを用いた高周波増幅用半導体装
置を得ることができる。
【図１】本発明の一実施の形態を示す分解斜視図であ
る。
る。
【図２】図１のＡ−Ａ′断面図である。
【図３】本発明の他の実施の形態を示す分解斜視図であ
る。
る。
【図４】図３のＡ一Ａ′断面図である。
【図５】本発明の他の実施の形態を示す分解斜視図であ
る。
る。
【図６】図５のＡ一Ａ′断面図である。
【図７】従来例を示す分解斜視図である。
【図８】図７のＡ−Ａ′断面図である。
１０：外囲器 １１：容器基体 １２：キャップ １３：内空間の底壁 １４：側壁 １５：内空間の上壁 １８：入力回路基板 １９：出力回路基板 ２０、２１：スルーホール ２２：ＧａＡｓ半導体チップ ２３：スペーサ導電体 ２４：導電性はんだ ２５、２６：スルーホール導電体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/07 25/18
Claims (4)
- 【請求項１】 内空間が少なくとも金属の底壁と上壁で
形成された外囲器と、前記内空間に配置される半導体素
子およびスルーホールを中間部に形成した絶縁性回路基
板と、前記内空間の上壁と前記回路基板のスルーホール
上の間に配置され前記スルーホールに設けられたスルー
ホール導電体を介して前記内空間の底壁に電気的に接続
され、かつ前記内空間の上壁に電気的に接続されて前記
内空間を電磁シールドとして仕切るスペーサ導電体とを
具備してなる半導体装置。 - 【請求項２】 内空間の上壁とスペーサ導電体が導電性
接合材料により接続されてなる請求項１記載の半導体装
置。 - 【請求項３】 導電性接合材が導電性はんだである請求
項２記載の半導体装置。 - 【請求項４】 スペーサ導電体と内空間の上壁との接続
が導電性弾性材料により成されることを特徴とする請求
項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131178A JP2000323595A (ja) | 1999-05-12 | 1999-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131178A JP2000323595A (ja) | 1999-05-12 | 1999-05-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323595A true JP2000323595A (ja) | 2000-11-24 |
Family
ID=15051841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131178A Abandoned JP2000323595A (ja) | 1999-05-12 | 1999-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323595A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170843A (ja) * | 2008-01-21 | 2009-07-30 | Mitsubishi Electric Corp | 高周波モジュール |
| JP2015176973A (ja) * | 2014-03-14 | 2015-10-05 | 三菱電機株式会社 | マイクロ波回路モジュール |
| JP2020027846A (ja) * | 2018-08-10 | 2020-02-20 | 富士通株式会社 | 光送信器 |
-
1999
- 1999-05-12 JP JP11131178A patent/JP2000323595A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170843A (ja) * | 2008-01-21 | 2009-07-30 | Mitsubishi Electric Corp | 高周波モジュール |
| JP2015176973A (ja) * | 2014-03-14 | 2015-10-05 | 三菱電機株式会社 | マイクロ波回路モジュール |
| JP2020027846A (ja) * | 2018-08-10 | 2020-02-20 | 富士通株式会社 | 光送信器 |
| JP7059865B2 (ja) | 2018-08-10 | 2022-04-26 | 富士通株式会社 | 光送信器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040512 |