JP7286715B2 - 半導体装置、半導体パッケージおよび電源装置 - Google Patents
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- H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
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- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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- H01L2224/29099—Material
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32057—Shape in side view
- H01L2224/32058—Shape in side view being non uniform along the layer connector
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32258—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
- H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
通常、図23に示すように、双方向スイッチ101は、2個のトランジスタ102A,102Bと2個のダイオード103A,103Bとの組み合わせによって構成することができる。図23の構成では、2個のトランジスタ102A,102Bが直列に接続されており、導通損失が2個のトランジスタ102A,102Bの合計で決まるため、双方向スイッチとしてのオン損失に改善の余地がある。
たとえば、特許文献1のトレンチの内面の金属膜は、n型SiC層とショットキー接合を形成するショットキー電極として機能する。特許文献1のデバイスでは、ドレイン電極とソース電極との間にドレイン電極側が負の電位になるような逆電圧が印加された場合に、当該ショットキー接合に逆方向電圧を負担させている。
そのため、半田等の接合材によって半導体デバイスを導電性基板に実装すると、接合材を介して半導体層と導電性基板とが短絡するおそれがある。また、たとえ接合材を薄くして半導体層と導電性基板との接触を防止しても、半導体層と、導電性基板または接合材との距離が短く、これらの間で放電を生じるおそれがある。そのため、逆阻止デバイスとして使用するために十分な耐圧を確保できているとは言えない。
また、導電性スペーサが半導体チップの第1電極よりも小さな平面面積を有している。したがって、半導体チップと導電性スペーサとの接合の際、接合材を導電性スペーサの頂面の面積に適した量で準備しておけば、接合後に、余分な接合材が水平方向に広がり過ぎて半導体層に接触することを防止することができる。その結果、接合材を介して半導体層と導電性スペーサとが短絡することを防止することもできる。
本開示の一実施形態に係る半導体装置では、前記柱状スペーサは、前記導電性基板の表面に対して垂直な側面を有する直方体形状に形成されていてもよい。
本開示の一実施形態に係る半導体装置では、前記柱状スペーサは、前記導電性基板の表面に対して傾斜したテーパ側面を有する形状に形成されていてもよい。
本開示の一実施形態に係る半導体装置では、前記導電性スペーサは、第2接合材を介して前記導電性基板に接合されていてもよい。
本開示の一実施形態に係る半導体装置では、前記導電性スペーサおよび前記導電性基板は、互いに異なる材料で形成されていてもよい。
本開示の一実施形態に係る半導体装置は、少なくとも前記第1電極の周縁部に接するように形成され、前記第1電極の周縁から前記半導体層の端面までを覆う保護絶縁膜をさらに含んでいてもよい。
本開示の一実施形態に係る半導体装置では、前記導電性基板は、前記半導体チップが配置されるアイランド部と、前記アイランド部から延びる端子部とを有する基板端子を含んでいてもよい。
本開示の一実施形態に係る半導体装置では、前記半導体層は、ワイドバンドギャップ型の半導体層であってもよい。
図1および図2は、それぞれ、本開示の一実施形態に係る半導体装置1の平面図および底面図である。
半導体装置1は、その表面3側にソース電極18およびゲートパッド47を有し、裏面4側にドレイン電極24を有している。
半導体装置1は、n-型のSiCからなる半導体層2を含む。半導体層2は、表面3およびその反対側の裏面4と、表面3に交差する方向に延びる(図3では垂直方向に延びる)端面5とを有している。表面3がSiCのSi面であり、裏面4がSiCのC面であってもよい。
活性領域7において半導体層2の表面部には、MISトランジスタ構造8が形成されている。MISトランジスタ構造8は、p型ボディ領域9と、n+型ソース領域10と、ゲート絶縁膜11と、ゲート電極12と、p+型ボディコンタクト領域13とを含む。
半導体層2上には、活性領域7および外周領域6の両方に跨る層間絶縁膜16が形成されている。層間絶縁膜16は、たとえば、酸化シリコン(SiO2)からなり、その厚さは0.5μm~3.0μmである。層間絶縁膜16には、各単位セルのn+型ソース領域10およびp+型ボディコンタクト領域13を露出させるコンタクトホール17が形成されている。
外周領域6において半導体層2の表面部には、表面終端構造20が形成されている。表面終端構造20は、ソース電極18の周縁部(半導体層2との接合部の周縁部)に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図3では、最も内側のリサーフ層21(RESURF:Reduced Surface Field)と、リサーフ層21を取り囲む複数のガードリング層22とを含む。リサーフ層21は、層間絶縁膜16の開口23の内外に跨って形成され、開口23内部でソース電極18の周縁部に接触している。複数のガードリング層22は、互いに間隔を空けて形成されている。また、表面終端構造20は、p型の不純物領域からなっていてもよい。
図4A~図4Hは、図3の半導体装置1の製造工程を工程順に示す図である。なお、図4A~図4Hでは、半導体装置1の製造方法の要点のみを説明するため、半導体装置1の構成を図3の構成よりも省略して示している。
半導体装置1を製造するには、図4Aに示すように、まず、n+型SiC(たとえば、不純物濃度が1×1018cm-3~1×1020cm-3)からなるベース基板31(ウエハ)上に、エピタキシャル成長によって、ベース基板31よりも低濃度の半導体層2が形成される。ベース基板31の厚さは、たとえば、250μm~450μmであってもよい。次に、公知の半導体製造技術によって、半導体層2の表面部に前述のMISトランジスタ構造8が形成される。その後、層間絶縁膜16(図示せず)およびソース電極18が形成される
次に、図4Bに示すように、ベース基板31が除去されることによって、半導体層2の裏面4全体が露出する。この工程は、たとえば、裏面4側からの研削によってベース基板31をほぼ完全に除去した後、研磨(たとえばCMP)によって仕上げてもよい。研磨工程では、研削後に露出している半導体層2をさらに薄化させてもよい。具体的には、350μm厚さのベース基板31を裏面研削によって除去し、その後、50μm厚さの半導体層2を40μm厚さになるまで研磨してもよい。最終的に研磨工程を施すことによって、露出する半導体層2の裏面4の表面状態を滑らかにすることができるので、ドレイン電極24を良好にショットキー接合させることができる。
次に、図4Eに示すように、たとえばスパッタ法によって、金属膜34(たとえば、Ti/Al)が半導体層2の裏面4全体に形成される。
次に、図4Fに示すように、金属膜34上に、ドレイン電極24を形成すべき領域を選択的に覆うレジスト膜35が形成される。
以上の方法によれば、特許文献1に開示されたようなエッチングによるトレンチ形成とは異なり、ベース基板31を除去することによって半導体層2におけるショットキー接合面(裏面4)を簡単に露出させることができる。そして、このショットキー接合面に対してドレイン電極24を所望の大きさで形成することによってショットキー接合面積を設定できる。たとえば、図4E~図4Gに示したように、半導体層2の裏面4全体に金属膜34を形成し、当該金属膜34をパターニングすることによって所望の大きさのドレイン電極24を簡単に得ることができる。
図5A~図5Cは、逆方向リーク特性の効果を示すために使用した半導体装置A,B,Cの模式的な断面図である。
まず、図5A~図5Cのうち、図5Cの半導体装置Cは、前述の図3で示した半導体装置1と同じ構成を有する半導体装置である。一方、図5Aの半導体装置Aは、半導体層2の裏面4にn+型SiCからなるベース基板31が残っており、ドレイン電極24が当該ベース基板31にオーミック接触している。図5Bの半導体装置Bは、ベース基板31がなく半導体層2の裏面4全体が露出しており、当該半導体層2にドレイン電極24がショットキー接合を形成している点で図5Cの半導体装置Cと共通しているが、ドレイン電極24が半導体層2の端面5に達するまで形成されており、また、裏面終端構造27を有していない。なお、図5B、図5Cにおいて38は逆方向電圧印加時の空乏層を表している。
図6によると、図5Aおよび図5Bの構成では、ソース-ドレイン間に逆方向電圧が印加されたときに、逆方向リーク電流が流れている。図5Aの構成では、MISトランジスタ構造8のボディダイオードを介して裏面オーミック(ドレイン電極24)に電流が流れていると考えられる。
これに対し、図5Cの構成では、逆方向電圧が-3kV程度までリーク電流がほとんど流れず、-3kV印加されたときにパンチスルーしていることが分かる。これは、ドレイン電極24のショットキー障壁によってボディダイオード電流が阻止されると共に、ドレイン電極24の周縁部に重なるように裏面終端構造27が形成されているため、逆方向電圧印加時に、空乏層38が半導体層2の端面5(チップ端面5)にまで達することが防止されているためである。これにより、ダイシングによって半導体層2の端面5に欠陥領域37が存在していても、当該欠陥領域37において電子・正孔対の生成によるリーク電流が流れることを防止することができる。したがって、図5Cの半導体装置Cでは、少なくとも3kV程度の逆方向耐圧を発現できている。
以上の結果から、図5Cの半導体装置Cの耐圧特性を纏めると、図9のようになる。つまり、本実施形態に係る半導体装置1の構成を採用することによって、図9に示すように、逆方向(ドレイン-ソース電圧負側)および順方向(ドレイン-ソース電圧正側)の両方とも3kV程度までパンチスルーせず、3kV以上の耐圧を達成することができた。
次に、本実施形態に係る半導体装置1の変形例を、図を参照しながら説明する。
<裏面終端構造27のバリエーション>
図11および図12は、図3の裏面終端構造27の他の形態を示す図である。
<パンチスルーを防ぐ構造>
図13および図14は、フィールドストップ層42,43を備える半導体装置1の模式的な断面図である。
当該フィールドストップ層42,43は、半導体層2の表面3側および裏面4側の少なくとも一方に形成され、n-型ドリフト領域15よりも高い不純物濃度を有するn型のフィールドストップ層であればよい。図13および図14では、表面側フィールドストップ層42および裏面側フィールドストップ層43の両方が示されている。
具体的には、表面側フィールドストップ層42は、p型ボディ領域9から裏面4側に離れたMISトランジスタ構造8の下方に配置されていてもよい。
一方、裏面側フィールドストップ層43は、裏面終端構造27から表面3側に離れた上方に配置されていてもよい。
具体的には、表面側フィールドストップ層42は、p型ボディ領域9および表面終端構造20に接するように、表面3から一定の深さ位置までの領域の全体に形成されていてもよい。この場合、表面側フィールドストップ層42の深さは、p型ボディ領域9よりも深くてもよいし(図14の実線A)、p型ボディ領域9の途中に設定されていてもよい(図14の破線A´)。つまり、後者の場合には、p型ボディ領域9が、表面側フィールドストップ層42から裏面4側に選択的に露出している。
なお、図13および図14のフィールドストップ層42,43は、適宜組み合わせてもよい。たとえば、表面側フィールドストップ層42が半導体層2の表面3から離れた位置に配置されている一方、裏面側フィールドストップ層43は、半導体層2の裏面4に達するように形成されていてもよい。
<裏面ショットキーリークの低減>
図15および図16は、ショットキー界面に形成された電界緩和領域44を説明するための図である。図15および図16は、図3の破線で囲まれた領域Aの拡大図に相当する。
電界緩和領域44を形成することによって、n-型ドリフト領域15とドレイン電極24との間のショットキー界面の電界を緩和することができる。これにより、ドレイン電極24として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。より詳しく言えば、低いオン抵抗を犠牲にして逆方向リーク電流の低減を図ることも可能だが、この構成では、電界緩和領域44によって逆方向リーク電流を低減できるので、電界緩和領域44がない場合に使用する金属よりも低い仕事関数の金属を使用して低オン抵抗化を図ることができる。
図16に示すように、半導体層2の裏面4が、裏面終端構造27よりも内側の領域において選択的にトレンチ46を有している場合、電界緩和領域44は、当該トレンチ46の内面に沿ってn-型ドリフト領域15内に形成されていてもよい。この場合、ドレイン電極24は、トレンチ46に埋め込まれ、トレンチ46内で電界緩和領域44に接続されていてもよい。
<裏面終端構造27および電界緩和領域44の平面パターン>
図17~図19は、裏面終端構造27の平面パターンのバリエーションを説明するための図である。図20~図22は、裏面終端構造27と電界緩和領域44との組み合わせパターンの一例を示す図である。
また、図11のような複数の層から裏面終端構造27が構成される場合、裏面終端構造27は、図18に示すように、リサーフ層40およびガードリング層41が同心円状に広がる環状であってもよい。
そして、上記示した裏面終端構造27の各平面パターンに対して、様々なパターンの電界緩和領域44を組み合わせることができる。図20~図22では、一例として、図17の裏面終端構造27との組み合わせを示す。
また、図21に示すように、電界緩和領域44は、平面視において、裏面終端構造27で取り囲まれた活性領域7内にストライプ状に配置されていてもよい。ストライプ状の電界緩和領域44は、図21に示すように両端部が裏面終端構造27に接続されていてもよいし、少なくとも一方の端部が裏面終端構造27から離れていてもよい。また、ストライプ方向は、図21に示すように半導体層2の端面5に平行である必要はなく、たとえば、半導体層2の端面5に交差する方向(矢印Dの方向)に延びていてもよい。
図20~図22で示した電界緩和領域44のパターンは、もちろん、図18および図19に示した裏面終端構造27のパターンに組み合わせることもできる。
図10に示したように半導体装置1を双方向スイッチ39として使用して一方のトランジスタに順方向電圧を印加したとき、他方のトランジスタには逆方向電圧が印加される。たとえば、図10の左上の「通電時・左→右」の場合、トランジスタ1Bに順方向電圧が印加される一方、トランジスタ1Aには逆方向電圧が印加される。つまり、図25に示すように、トランジスタ1A(図25の半導体装置1)のソース電極18とドレイン電極24との間に、ソース側が正となる高電圧(たとえば1000V)が印加される。
そのため、図26に示すように、ドレイン電極24側をボンディング側として、半田等の接合材51によって半導体装置1を金属基板50に実装すると、接合材51を介して半導体層2と金属基板50とが短絡するおそれがある。
保護絶縁膜53は、この実施形態では、半導体層2の裏面4から順に積層された第1膜54および第2膜55が積層された構造を有している。
(式(1)中、Vは、ソース電極18とドレイン電極24との間に逆方向に印加される電圧を示している。)
たとえば、保護絶縁膜53がSiO2である場合、ソース-ドレイン間の印加電圧Vと保護絶縁膜53の厚さtとの関係は次の通りであってもよい。
印加電圧V=1200V:厚さt>4.0μm
印加電圧V=1700V:厚さt>5.7μm
印加電圧V=3000V:厚さt>10.0μm
そして、この半導体装置52によれば、金属基板50へのボンディング側のドレイン電極24の周縁25から半導体層2の端面5までの半導体領域26が保護絶縁膜53で覆われている。これにより、ドレイン電極24を金属基板50に接合して実装したときに、半導体層2の半導体領域26と、接合材51および金属基板50との接触を防止できるので、半導体層2と金属基板50との間の短絡を防止することができる。
図28A~図28Fは、図27の半導体装置52の製造工程を工程順に示す図である。なお、図28A~図28Fでは、半導体装置52の製造方法の要点のみを説明するため、半導体装置52の構成を図27の構成よりも省略して示している。
半導体装置52を製造するには、図28Aに示すように、まず、n+型SiC(たとえば、不純物濃度が1×1018cm-3~1×1020cm-3)からなるベース基板31(ウエハ)上に、エピタキシャル成長によって、ベース基板31よりも低濃度の半導体層2が形成される。次に、公知の半導体製造技術によって、半導体層2の表面部に前述のMISトランジスタ構造8が形成される。その後、層間絶縁膜16およびソース電極18が形成される。
次に、図28Cに示すように、半導体層2の裏面4に選択的に開口を有するレジスト膜(図示せず)が形成され、当該レジスト膜を介して、半導体層2の裏面4にp型不純物(たとえばアルミニウム(Al))イオンが注入される。その後、レーザアニールを行うことによって、p型不純物が活性化されて裏面終端構造27が形成される。
次に、図28Eに示すように、たとえばスパッタ法によって、金属膜が半導体層2の裏面4全体に形成され、選択的にエッチングされることによって、ドレイン電極24が形成される。
その後は、ドレイン電極24の周縁25から離れた位置に設定されたダイシングライン(図示せず)に沿って半導体層2が切断される。これにより、個片化された半導体装置52が得られる。
<保護絶縁膜53のバリエーション>
図29および図30は、図27の保護絶縁膜53の他の形態を示す図である。
<素子構造のバリエーション>
図31~図34は、図27の半導体装置52の素子構造のバリエーションを説明するための図である。図31~図34において、図27の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。
また、半導体装置52は、たとえば図32に示すように、半導体層2の表面部にJFET構造66を有していてもよい。JFET構造66は、MISトランジスタ構造8と異なる構成として、ゲート絶縁膜11に代えてp型ゲート領域67を含んでいる。
<半導体層と金属基板との間の短絡を防止できる他の実施形態>
図27~図34では、半導体層と金属基板との間の短絡を防止できる実施形態の一例を示したが、当該効果は他の実施形態で発現することもできる。
図38は、本開示の他の実施形態に係る半導体パッケージ71の模式的な斜視図である。図39は、図38の半導体パッケージ71の部分的な断面図である。図38および図39において、図1~図37の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。また、図38では、明瞭化のため、樹脂パッケージ75の内部を透視して示している。
半導体チップ72は、図1~図3に示した半導体装置1と同じ構成であってよい。つまり、半導体チップ72は、ボンディング側の表面(半導体チップ72ではドレイン側の裏面4)に、裏面終端構造27等の不純物領域パターン76を有している。なお、半導体チップ72の素子構造としては、MISトランジスタ構造8に限らず、IGBT構造59(図31)、JFET構造66(図32)、両面がMISトランジスタ構造(図33)、両面がJFET構造66(図34)であってもよい。
ドレイン端子77は、平面視四角形状のアイランド部80と、アイランド部80の一辺から延びる直線状の端子部81とを含む。ソース端子78およびゲート端子79は、ドレイン端子77の端子部81に平行な直線状に形成されており、中央のドレイン端子77(端子部81)を幅方向両側から挟むように、それぞれ、紙面右側および紙面左側に配置されている。
スペーサ74は、たとえばCu等の金属材料(Cu、Cuを含む合金、または表面をCuでめっきした金属等)からなり、アイランド部80上にアイランド部80と一体的に設けられている。アイランド部80とスペーサ74との一体構造は、たとえば、金属基板を準備し、当該金属基板をスペーサ74の形状に合わせてエッチングしたり加工したりすることで作製できる。
半導体チップ72のドレイン電極24は、スペーサ74を介してアイランド部80に電気的に接続される。一方、半導体チップ72のソース電極18およびゲートパッド47は、それぞれ、ボンディングワイヤ85,86を介して、ソース端子78およびゲート端子79に電気的に接続される。
以上のように、この半導体パッケージ71では、逆方向電圧印加時にボンディング側の半導体領域26に高い電位分布(たとえば1000V)が発生しても、スペーサ74があることで、当該電位分布とアイランド部80との絶縁距離を稼ぐことができる。その結果、半導体層2とアイランド部80との間の放電を防止することができる。
たとえば、図40に示すように、直方体形状のスペーサ74がアイランド部80とは独立して形成され、半田等の接合材87を介してアイランド部80に接合されていてもよい。この場合、スペーサ74とアイランド部80とを異なる材料で作製できる利点があるが、接合材87に使用される半田の熱抵抗が低くないため、効率よく熱を逃がすという観点から見れば、スペーサ74とアイランド部80とを一体的に構成する方が良い。
また、図42に示すように、スペーサ74の周面83は、スペーサ74の内方へ凹む凹面であってもよい。このような凹状の周面83は、たとえば等方性のウエットエッチングでスペーサ74を作製することによって形成することができる。
以上、本開示の実施形態を説明したが、本開示は、前述した形態の他の形態で実施することもできる。
なお、前記「発明が解決しようとする課題」として、以下の課題を提起できる。
たとえば、特許文献1の構成では、n型SiC層の裏面にショットキー接合を形成するために、エッチングによってp+型SiC基板にトレンチを形成しなければならない。エッチングによってトレンチの深さを細かく制御することは難しく、トレンチがn型SiC層にまで届かなかったり、n型SiCをオーバーエッチングしたりするおそれがある。また、エッチングが基板の厚さ方向だけでなく横方向にも進行するため、基板の平面方向に関しても、設計通りの幅を有するトレンチを形成することが困難である。
本開示の第3の目的は、逆方向電圧印加時に形成される電位障壁によって第1電極と第2電極との間に良好な逆方向耐圧を発現でき、さらに、第1電極を金属基板に接合して実装したときに、半導体層と金属基板との間の短絡を防止できる半導体装置を提供することである。
たとえば、表面および当該表面に交差する方向に延びる端面を有する半導体層と、前記半導体層の表面部に形成された第2導電型のボディ領域と、前記ボディ領域の表面部に形成された第1導電型のソース領域と、前記半導体層の裏面に露出するように形成され、前記ボディ領域によって前記ソース領域から分離されている第1導電型のドリフト領域と、絶縁膜を挟んで前記ボディ領域に対向するゲート電極と、前記半導体層の裏面において前記ドリフト領域にショットキー接合され、前記半導体層の端面よりも内側に離れた位置に周縁を有するドレイン電極と、前記半導体層の裏面部に形成され、前記ドレイン電極の周縁部に重なるように配置されている裏面終端構造とを含む、半導体装置である。
そして、得られた半導体装置では、たとえばソース-ドレイン間に逆方向電圧が印加されたときに、ボディ領域とドリフト領域とのpn接合によるボディダイオードを介して半導体層の内部を厚さ方向に流れる電流を、当該ショットキー接合のショットキー障壁によって阻止することができる。さらに、ドレイン電極(裏面電極)の周縁部に重なるように裏面終端構造が形成されているため、逆方向電圧印加時に、空乏層が半導体層の端面(チップ端面)にまで達することを防止することができる。これにより、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、前記半導体装置は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止MISFETとして良好に使用することができる。
前記半導体装置では、前記裏面終端構造は、第2導電型の第1不純物領域を含んでいてもよい。この場合、前記半導体層がSiCであって、前記第1不純物領域は、1×1016cm-3~1×1019cm-3の不純物濃度を有していてもよい。
前記半導体装置では、前記外側周縁の前記半導体層の端面からの距離は、前記裏面終端構造に生じる空乏層が前記半導体層の端面に達しない距離であってもよい。
前記半導体装置では、前記裏面終端構造は、前記ドレイン電極の周縁部に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。
前記半導体装置では、前記裏面終端構造は、前記ドリフト領域よりも高い抵抗を有する高抵抗領域であって、前記半導体層の端面に達するように形成されていてもよい。
前記半導体装置は、前記裏面終端構造よりも内側の領域において前記半導体層の裏面部に形成され、前記ドレイン電極に接している電界緩和領域を含んでいてもよい。
前記半導体装置では、前記電界緩和領域は、前記ドリフト領域よりも高い抵抗を有する第2高抵抗領域を含んでいてもよい。この場合、前記第2高抵抗領域は、1×1014cm-3~1×1021cm-3の結晶欠陥濃度を有していてもよい。
前記半導体装置では、前記裏面終端構造よりも内側の領域において前記半導体層の裏面は略一様な平坦部を有しており、前記電界緩和領域は、当該平坦部に形成されていてもよい。
前記半導体装置では、前記電界緩和領域は、平面視において離散的に配置されていてもよいし、平面視においてストライプ状に配置されていてもよいし、平面視において格子状に配置されていてもよい。
また、前記半導体装置の製造方法では、前記裏面終端構造を形成する工程は、前記半導体層の裏面に第2不純物イオン、プロトンまたは電子線を照射した後、レーザアニールまたは500℃以下の熱処理によって、前記裏面終端構造を、前記半導体層よりも高い抵抗を有する高抵抗領域に変質させる工程を含み、前記裏面終端構造の一端は前記切断された面と面一になっていてもよい。
また、他の形態に係る半導体装置は、ダイボンディング側の第1面、前記第1面の反対側の第2面、および前記第1面および前記第2面に交差する方向に延びる端面を有し、活性領域および前記活性領域を取り囲む外周領域が形成された半導体層と、前記半導体層の第1面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第1電極と、前記半導体層の第1面側の表面部に形成され、前記第1電極の周縁部に重なるように配置されている第1終端構造と、前記半導体層の第2面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第2電極と、少なくとも前記第1電極の周縁部に接するように形成され、前記第1電極の周縁から前記半導体層の端面までの前記半導体層の半導体表面を覆う保護絶縁膜とを含み、前記第1電極と前記第2電極との間に逆方向電圧が印加されたときに、前記第1面および前記第2面の一方に形成される電位障壁によって前記第1電極と前記第2電極との間に逆方向に流れる電流を低減する。
前記他の形態に係る半導体装置は、前記半導体層の第2面側の表面部に形成され、前記第2電極の周縁部に重なるように配置されている第2終端構造をさらに含んでいてもよい。
前記他の形態に係る半導体装置では、前記保護絶縁膜は、前記第1電極の周縁部と前記半導体層に挟まれた第1膜と、前記第1膜上に形成され、前記第1電極の周縁部にオーバーラップしている第2膜とを含む積層構造を有していてもよい。
前記他の形態に係る半導体装置では、前記保護絶縁膜は、前記半導体表面を基準にして下記式(1)を満たす厚さtを有していてもよい。
t>V/(3MV/cm)・・・(1)
(式(1)中、Vは、前記第1電極と前記第2電極との間に印加される電圧を示している。)
前記他の形態に係る半導体装置では、前記半導体層の第2面側の表面部に形成されたMISFET構造を含み、前記第1電極は、前記半導体層の第1面において前記半導体層にショットキー接合されていてもよい。
前記他の形態に係る半導体装置では、前記半導体層の第2面側の表面部に形成されたJFET構造を含み、前記第1電極は、前記半導体層の第1面において前記半導体層にショットキー接合されていてもよい。
前記他の形態に係る半導体装置では、前記半導体層の第1面側および第2面側の両方の表面部に形成されたJFET構造を含んでいてもよい。
前記他の形態に係る半導体装置では、前記半導体層は、Si、SiC、GaNのいずれかからなっていてもよい。
2 半導体層
3 (半導体層の)表面
4 (半導体層の)裏面
5 (半導体層の)端面
8 MISトランジスタ構造
9 p型ボディ領域
10 n+型ソース領域
11 ゲート絶縁膜
12 ゲート電極
15 n-型ドリフト領域
18 ソース電極
20 表面終端構造
24 ドレイン電極
25 (ドレイン電極の)周縁
27 裏面終端構造
28 内側周縁
29 外側周縁
31 ベース基板
34 金属膜
36 ダイシングライン
40 リサーフ層
41 ガードリング層
42 表面側フィールドストップ層
43 裏面側フィールドストップ層
44 電界緩和領域
45 平坦部
46 トレンチ
50 金属基板
51 接合材
52 半導体装置
53 保護絶縁膜
54 第1膜
55 第2膜
56 オーバーラップ部
57 内側周縁
58 内側周縁
59 IGBT構造
66 JFET構造
71 半導体パッケージ
72 半導体チップ
73 基板端子
74 スペーサ
75 樹脂パッケージ
76 不純物領域パターン
77 ドレイン端子
78 ソース端子
79 ゲート端子
80 アイランド部
81 端子部
82 接合材
83 周面
84 空間
85 ボンディングワイヤ
86 ボンディングワイヤ
87 接合材
88 外周部
89 p+型アード領域
90 n+型カソード領域
91 カソード電極
92 アノード電極
Claims (32)
- 表面、裏面および当該表面に交差する方向に延びる端面を有する半導体層と、
前記半導体層の表面部に形成された第2導電型のボディ領域と、
前記ボディ領域の表面部に形成された第1導電型のソース領域と、
前記半導体層の裏面に露出するように形成され、前記ボディ領域によって前記ソース領域から分離されている第1導電型のドリフト領域と、
絶縁膜を挟んで前記ボディ領域に対向するゲート電極と、
前記裏面において前記ドリフト領域にショットキー接合され、前記半導体層の端面よりも内側に離れた位置に周縁を有するドレイン電極と、
前記裏面側に形成され、前記ドレイン電極の周縁部に重なるように配置されている裏面終端構造と、
前記半導体層の表面側に形成され、前記ソース領域に接続されたソース電極と、
前記ソース電極の周縁部に、少なくとも一部が前記ソース電極に重なるように配置された表面終端構造とを含み、
前記半導体層の前記表面から前記端面に向かう方向における前記裏面終端構造の形成範囲は、前記表面終端構造の形成範囲と同じである、MISFET型構造の半導体装置。 - 前記裏面終端構造は、前記ドリフト領域よりも高い抵抗を有する第1高抵抗領域を含む、請求項1に記載の半導体装置。
- 前記半導体層はSiCであって、前記第1高抵抗領域は、1×1014cm-3~1×1021cm-3の結晶欠陥濃度を有している、請求項2に記載の半導体装置。
- 前記裏面終端構造は、第2導電型の第1不純物領域を含む、請求項1に記載の半導体装置。
- 前記半導体層はSiCであって、前記第1不純物領域は、1×1016cm-3~1×1019cm-3の不純物濃度を有している、請求項4に記載の半導体装置。
- 前記裏面終端構造は、前記ドレイン電極の周縁よりも内側の内側周縁と、前記ドレイン電極の周縁よりも外側であって前記半導体層の端面よりも内側に離れた位置の外側周縁とを有している、請求項1~5のいずれか一項に記載の半導体装置。
- 前記外側周縁の前記半導体層の端面からの距離は、前記裏面終端構造に生じる空乏層が前記半導体層の端面に達しない距離である、請求項6に記載の半導体装置。
- 前記裏面終端構造の外側周縁は、前記裏面終端構造に生じる空乏層が広がる範囲よりも前記ドレイン電極よりの位置に配置されている、請求項6または7に記載の半導体装置。
- 前記裏面終端構造は、前記ドレイン電極の周縁部に重なる部分を少なくとも一つ含む複数の部分からなる、請求項1~8のいずれか一項に記載の半導体装置。
- 前記裏面終端構造は、前記半導体層の端面に達するように形成されている、請求項2または3に記載の半導体装置。
- 前記半導体層の表面側および裏面側の少なくとも一方に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型のフィールドストップ層を含む、請求項1~10のいずれか一項に記載の半導体装置。
- 前記フィールドストップ層は、前記半導体層の表面または裏面から離れた深さ位置に配置されている、請求項11に記載の半導体装置。
- 前記フィールドストップ層は、前記半導体層の表面または裏面に達するように形成されている、請求項11に記載の半導体装置。
- 前記裏面終端構造よりも内側の領域において前記半導体層の裏面部に形成され、前記ドレイン電極に接している電界緩和領域を含む、請求項1~13のいずれか一項に記載の半導体装置。
- 前記電界緩和領域は、前記ドリフト領域よりも高い抵抗を有する第2高抵抗領域を含む、請求項14に記載の半導体装置。
- 前記第2高抵抗領域は、1×1014cm-3~1×1021cm-3の結晶欠陥濃度を有している、請求項15に記載の半導体装置。
- 前記電界緩和領域は、第2導電型の第2不純物領域を含む、請求項14~16のいずれか一項に記載の半導体装置。
- 前記第2不純物領域は、1×1016cm-3~1×1019cm-3の不純物濃度を有している、請求項17に記載の半導体装置。
- 前記裏面終端構造よりも内側の領域において前記半導体層の裏面は略一様な平坦部を有しており、
前記電界緩和領域は、当該平坦部に形成されている、請求項14~18のいずれか一項に記載の半導体装置。 - 前記裏面終端構造よりも内側の領域において前記半導体層の裏面には選択的にトレンチが形成されており、
前記電界緩和領域は、当該トレンチの内面に沿って前記ドリフト領域内に形成されている、請求項14~19のいずれか一項に記載の半導体装置。 - 前記表面終端構造は、前記ソース電極に重なるように配置された最も内側のリサーフ層と、前記リサーフ層を取り囲む複数のガードリング層とを含み、
前記裏面終端構造の外側周縁は、平面視において、最も外側の前記ガードリング層の外側周縁と一致している、請求項1~20のいずれか一項に記載の半導体装置。 - ダイボンディング側の第1面、前記第1面の反対側の第2面、および前記第1面および前記第2面に交差する方向に延びる端面を有し、活性領域および前記活性領域を取り囲む外周領域が形成された半導体層と、
前記半導体層の第1面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第1電極と、
前記半導体層の第1面側の表面部に形成され、前記第1電極の周縁部に重なるように配置されている第1終端構造と、
前記半導体層の第2面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第2電極と、
前記半導体層の前記第2面側の表面部に形成され、前記第2電極の周縁部に重なるように配置されている第2終端構造と、
前記半導体層の第2面側の表面部の前記活性領域に形成され、第1導電型のソース領域および第2導電型のボディ領域を含むMISFET構造と、
前記MISFET構造と前記第1面との間に形成された第1導電型のドリフト領域とを含み、
前記第1電極は、前記半導体層の第1面において前記ドリフト領域にショットキー接合されており、
前記第1電極と前記第2電極との間に逆方向電圧が印加されたときに、前記第1電極と前記第2電極との間に逆方向に流れる電流を低減し、
前記半導体層の前記第1面から前記端面に向かう方向における前記第1終端構造の形成範囲は、前記第2終端構造の形成範囲と同じである、半導体装置。 - ダイボンディング側の第1面、前記第1面の反対側の第2面、および前記第1面および前記第2面に交差する方向に延びる端面を有し、活性領域および前記活性領域を取り囲む外周領域が形成された半導体層と、
前記半導体層の第1面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第1電極と、
前記半導体層の第1面側の表面部に形成され、前記第1電極の周縁部に重なるように配置されている第1終端構造と、
前記半導体層の第2面に形成され、前記半導体層の端面よりも内側に離れた位置に周縁を有する第2電極と、
前記半導体層の前記第2面側の表面部に形成され、前記第2電極の周縁部に重なるように配置されている第2終端構造と、
前記半導体層の第2面側の表面部の前記活性領域に形成され、第1導電型のソース領域および第2導電型のボディ領域を含むJFET構造と、
前記JFET構造と前記第1面との間に形成された第1導電型のドリフト領域とを含み、
前記第1電極は、前記半導体層の第1面において前記ドリフト領域にショットキー接合されており、
前記第1電極と前記第2電極との間に逆方向電圧が印加されたときに、前記第1電極と前記第2電極との間に逆方向に流れる電流を低減し、
前記半導体層の前記第1面から前記端面に向かう方向における前記第1終端構造の形成範囲は、前記第2終端構造の形成範囲と同じである、半導体装置。 - 少なくとも前記第1電極の周縁部に接するように形成され、前記第1電極の周縁から前記半導体層の端面までの前記半導体層の半導体表面を覆う保護絶縁膜を含む、請求項22または23に記載の半導体装置。
- 前記第1電極の周縁部と前記保護絶縁膜の一部とはオーバーラップしている、請求項24に記載の半導体装置。
- 前記保護絶縁膜は、前記第1電極の周縁部と前記半導体層に挟まれた第1膜と、前記第1膜上に形成され、前記第1電極の周縁部にオーバーラップしている第2膜とを含む積層構造を有している、請求項24に記載の半導体装置。
- 前記第1膜はSiO2またはSiNからなり、前記第2膜はポリイミドからなる、請求項26に記載の半導体装置。
- 前記保護絶縁膜は、前記半導体表面を基準にして下記式(1)を満たす厚さtを有している、請求項24~27のいずれか一項に記載の半導体装置。
t>V/(3MV/cm)・・・(1)
(式(1)中、Vは、前記第1電極と前記第2電極との間に逆方向に印加される電圧を示している。) - 前記半導体層は、Si、SiC、GaNのいずれかからなる、請求項22~28のいずれか一項に記載の半導体装置。
- 前記第2終端構造は、前記第2電極に重なるように配置された最も内側のリサーフ層と、前記リサーフ層を取り囲む複数のガードリング層とを含み、
前記第1終端構造の外側周縁は、平面視において、最も外側の前記ガードリング層の外側周縁と一致している、請求項22~29のいずれか一項に記載の半導体装置。 - 請求項1~30のいずれか一項に記載の半導体装置を封止する半導体パッケージであって、
前記半導体装置の面積よりも小さな平面面積の柱状のスペーサ上に前記半導体装置を搭載している、半導体パッケージ。 - 請求項1~30のいずれか一項に記載の半導体装置を双方向スイッチとして用いた、電源装置。
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