JP5619152B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に炭化珪素半導体装置の帰還容量、オン損失、スイッチング損失の低減に関する。
炭化珪素半導体装置においては、通電時における損失（オン損失）を低減すると共に、装置のスイッチング時に発生する損失（スイッチング損失）を低減することが従来から求められている。
この解決方法として、ドレイン電極とゲート電極の対向面積に依存する帰還容量を低減することが挙げられる。すなわち特許文献１に示すように、各単位セルを構成するｐベース層とｐベース層の間（ＪＦＥＴ領域）の面積を、ｐ抜き取り領域の挿入により減らす手法がある。
なお特許文献１に示される炭化珪素半導体装置であるｎチャネルＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ）は、各単位セルを構成するｐベース層を、部分的にｐ抜き取り領域にてセル相互間を接続させ、ｐ抜き取り領域を介してソース電極と短絡されている。このような構造を有することによって、素子に印加されたノイズをｐ抜き取り領域を介してソース電極へ抜ける通路にも流すことができ、素子の破壊耐量が向上することも可能である。さらに、素子全体においてｐ領域は連続して１つの領域を形成するため、局所的なｐベース層の電位上昇が抑えられ、素子の破壊耐量が向上することも可能である。
特開平５−１０２４８７号公報
しかしながら、上記のｐ抜き取り領域はｐベース層の表面近傍で接続され、なおかつドリフト層表面からドリフト層奥の方向に延伸されているため、各単位セルの実効的なチャネル幅が減少し、かつＪＦＥＴ領域の一部が減少し、ｐ抜き取り領域を設置しない場合に比べて、帰還容量は減少させることができるものの、チャネル抵抗及びＪＦＥＴ抵抗の増加を招くという問題があった。
本発明は上記のような問題を解決するためになされたものであり、チャネル抵抗、ＪＦＥＴ抵抗の増加を招かずに帰還容量を低減し、オン損失、スイッチング損失を低減することが可能な半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板表面上に形成された、第１導電型のドリフト層と、前記ドリフト層表面に選択的に複数形成された、第２導電型の第１ウェル領域と、各前記第１ウェル領域表面に選択的に形成された第１導電型のソース領域と、前記第１ウェル領域上から前記ドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、前記ゲート電極下の前記ドリフト層内部において互いに隣り合う各前記第１ウェル領域のそれぞれに接続して形成された第２導電型の第２ウェル領域と、前記ソース領域に接続されて形成されたソース電極と、前記半導体基板裏面に形成されたドレイン電極と、を備え、前記第２ウェル領域の第２導電型の不純物濃度の最大値が前記ドリフト層の表面よりも深い位置にある。
本発明にかかる半導体装置によれば、ゲート電極下のドリフト層内部において互いに隣り合う各第１ウェル領域のそれぞれに接続して形成された第２導電型の第２ウェル領域を備え、第２ウェル領域の第２導電型の不純物濃度の最大値がドリフト層の表面よりも深い位置にあることにより、オン抵抗の大きな増大を生じさせること無く帰還容量を低減することが可能となる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１における炭化珪素半導体装置の上面図である。 実施の形態１における炭化珪素半導体装置の基板内部の表面近傍の上面図である。 実施の形態１における炭化珪素半導体装置の基板内部の上面図である。 実施の形態１における炭化珪素半導体装置の素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の素子端面における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における変形例の縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における変形例の縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における変形例の縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における変形例の縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における変形例の縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態１における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態１における炭化珪素半導体装置の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の変形例の上面図である。 実施の形態１における炭化珪素半導体装置の上面の電子顕微鏡写真である。 実施の形態１における炭化珪素半導体装置の上面の電子顕微鏡写真である。 実施の形態１によって作製される炭化珪素半導体装置における不純物濃度分布を示す図である。 実施の形態２における炭化珪素半導体装置の上面図である。 実施の形態２における炭化珪素半導体装置の変形例の上面図である。 実施の形態２における炭化珪素半導体装置の変形例の上面図である。 実施の形態２における炭化珪素半導体装置の上面図である。 実施の形態２における炭化珪素半導体装置の変形例の上面図である。 実施の形態２における炭化珪素半導体装置の変形例の上面図である。 実施の形態２における炭化珪素半導体装置の変形例の上面図である。 実施の形態２における炭化珪素半導体装置の変形例の上面図である。 実施の形態３における炭化珪素半導体装置の上面図である。 実施の形態３における炭化珪素半導体装置の変形例の上面図である。 実施の形態３における炭化珪素半導体装置の変形例の上面図である。 実施の形態３における炭化珪素半導体装置の上面図である。 実施の形態３における炭化珪素半導体装置の変形例の上面図である。 実施の形態３における炭化珪素半導体装置の変形例の上面図である。 実施の形態３における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態３における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態３における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態４における炭化珪素半導体装置の製造方法における縦断面図である。 実施の形態４によって作製される炭化珪素半導体装置における不純物濃度分布を示す図である。
以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」と、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、本実施の形態１に係る炭化珪素半導体装置、具体的には、セル構造からなるＭＯＳ構造を備えたスイッチング素子を有する炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す上面図である。
本装置の４つの側面の内の一側面の上端中央部には、外部の制御回路（図示せず）からゲート電圧が印加されるゲートパッド７８が形成されている。また、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列配置された活性領域に、ユニットセルのソース電極を並列接続したソースパッド７５が形成されている。そして、ソースパッド７５の周囲に、ゲート配線７６がゲートパッド７８と接続して形成されている。各ユニットセルのゲート電極（図示せず）には、ゲートパッド７８に印加されるゲート電圧が、ゲートパッド７８およびゲート配線７６を通じて供給される。
なお、通常の製品では、温度センサー及び電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極の形成の有無は、後述する本素子の効果に何らの影響を及ぼすものでは無い。加えて、ゲートパッド７８の位置、個数及びソースパッド７５の形状等もＭＯＳＦＥＴによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、後述する本装置の効果に何らの影響を及ぼすものでは無い。
図２は、本実施の形態１に係る炭化珪素ＭＯＳＦＥＴの、炭化珪素内部の最表面近傍を模式的に示す上面図である。互いに孤立した第２導電型の第１ウェル領域４１内に、第１導電型のソース領域８０と第２導電型のウェルコンタクト領域４６が設置されている。
第１ウェル領域４１群はそれを取り囲むように第２導電型の周縁領域４２で取り囲まれており、さらに該周縁領域４２は素子終端の第２導電型のＪＴＥ領域４０で取り囲まれている。周縁領域４２には、ソース電極（図示せず）とオーミック接続させるための第２導電型のウェルコンタクト領域４７が設置されている。
第１ウェル領域４１のギャップ領域に存在するのがＪＦＥＴ領域であり、装置のオン動作時にオン電流が流れる経路の一つであり、またこのギャップ領域が、この上方に形成されるゲート電極（図示せず）と裏面に形成されるドレイン電極（図示せず）との間の容量（帰還容量）の大きさを決定する要素の一つである。
なお、本実施の形態１においては、図２に示すようにユニットセルが四角形で列に対して半周期ずらして互い違いに配列されている形態を記載するが、これに限らず、ユニットセルが長方形や六角形でも良いし、縦横に等ピッチで配列されていても、本発明の効果は何ら変わらない。
図３は、本実施の形態１に係る炭化珪素ＭＯＳＦＥＴの、炭化珪素表面からある距離、すなわち、第１ウェル領域４１程度の深さのところを模式的に示す上面図である。ここでは、第１ウェル領域４１を互いに接続するように、第２導電型の第２ウェル領域４３が形成されている。
第２ウェル領域４３は、半導体基板内部にのみ設置され、ＪＦＥＴ領域の一部に設置されている。第２ウェル領域４３を設置することで、ＪＦＥＴ領域の開口面積が減少するため帰還容量が低減される。なお、第２ウェル領域４３は、素子に逆バイアスが印加されたときに、その基板表面への投影面上で最もゲート電界強度が高くなる位置を少なくとも覆うように配置され、さらにその平面構造は後述するように多様な形態があり得る。
図４は図３に示すＡ−Ａ’間の断面、図５は図３に示すＢ−Ｂ’間の断面を模式的に示す縦断面図である。
図４に示すように、本発明にかかる炭化珪素ＭＯＳＦＥＴは、第１導電型の半導体基板２０表面上に形成された第１導電型のドリフト層２１と、半導体基板２０の裏面側に形成された、オーミック電極７２およびドレイン電極７７と、ドリフト層２１表面に選択的に複数形成された第２導電型の第１ウェル領域４１と、第１ウェル領域４１表面に選択的に形成された領域であって、当該領域とドリフト層２１とで挟まれた第１ウェル領域４１表面をチャネル領域として規定する第１導電型のソース領域８０と、第１ウェル領域４１およびソース領域８０内に形成された第２導電型のウェルコンタクト領域４６と、ゲート電極５０下のドリフト層２１内部において埋没しかつ、互いに隣り合う第１ウェル領域４１のそれぞれと接続して形成された第２導電型の第２ウェル領域４３と、ドリフト層２１表面において、第１ウェル領域４１を含むセル領域を平面視包囲して選択的に形成され、ソース電極（ソースパッド７５）と接続された第２導電型の周縁領域４２と、周縁領域４２表面に形成された第２導電型のウェルコンタクト領域４７と、ドリフト層２１表面において周縁領域４２を囲むように形成された第２導電型のＪＴＥ領域４０と、ドリフト層２１表面に、第１ウェル領域４１および周縁領域４２の一部を覆うように形成されたゲート絶縁膜３０と、ゲート絶縁膜３０が形成されないドリフト層２１表面に形成されたフィールド酸化膜３１と、チャネル領域上からドリフト層２１上に渡って、ゲート絶縁膜３０およびフィールド酸化膜３１を介して形成されたゲート電極５０と、ゲート電極５０およびフィールド酸化膜３１上に形成された層間絶縁膜３２と、層間絶縁膜３２を貫通して、ゲート電極５０に到達するゲートコンタクトホール６４と、ゲートコンタクトホール６４上に形成されたゲート配線７６と、層間絶縁膜３２およびゲート電極５０を貫通して、ウェルコンタクト領域４７上に形成されたオーミック電極７１に到達するウェルコンタクトホール６２と、層間絶縁膜３２およびゲート電極５０を貫通して、ウェルコンタクト領域４６上に形成されたオーミック電極７１にそれぞれ到達するソースコンタクトホール６１と、ソースコンタクトホール６１上に形成されたソースパッド７５とを備える。このソースパッド７５は、換言すれば、ソース領域８０と接続されるとともに、第１ウェル領域４１と周縁領域４２とのみ直接接続されて形成されたソース電極である。
第２ウェル領域４３は、第１導電型のドリフト層２１の表面から離れた位置で第１ウェル領域４１と周縁領域４２と接続している。そして、図２に示すユニットセルの配置に対しては、その断面方向によって図４及び図５に示すように異なった断面形状を有する。
なお図５に示す場合は、図４に示す場合と断面方向が異なるが、第２ウェル領域４３が断面に現れないことを除けば、ほぼ同様であるので、詳細な説明は省略する。
＜Ａ−２．製造方法＞
次に、図６〜図１５に示す模式的な縦断面図を参照して、本実施の形態１に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴの製造方法について記載する。なお、図６〜１５に示す縦断面図は、素子終端部を含まない、ユニットセルが多数配列された任意の位置で、例えば図３のＣ−Ｃ’の位置の縦断面図を示したものである。
先ず、第１導電型の炭化珪素から成る半導体基板２０を用意する。半導体基板２０には炭化珪素のほか、珪素に比べてバンドギャップの大きい他のワイドバンドギャップ半導体を用いても良い。ワイドバンドギャップ半導体としては、炭化珪素の他、例えばＧａＮやダイヤモンド等がある。半導体基板２０は、ｃ軸方向に対して８°以下に傾斜されていても良いし、或いは、傾斜していなくても良く、どの様な面方位を有していても、本実施の形態１の効果に影響を及ぼさない。
半導体基板２０の上方にはエピタキシャル結晶成長層（不純物濃度は例えば１×１０13ｃｍ-3〜１×１０18ｃｍ-3の範囲内であり、厚みは４μｍ〜２００μｍである）より成る第１導電型のドリフト層２１を有する。
その後、図６を参照して、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第２導電型の第１ウェル領域４１ａを形成する。なお、図６には、該断面とはユニットセル列が半周期ずれたところに存在する第１ウェル領域４１ｂを理解を助けるために記載している。
注入時の半導体基板２０は積極的に加熱を行わなくても良いし、２００℃〜８００℃で加熱して行っても良い。また注入不純物としては、導電型がｎ型の場合には窒素又はリンが好適であり、導電型がｐ型の場合にはアルミニウム又は硼素が好適である。
また第１ウェル領域４１ａの深さは、ドリフト層２１の底面を超えない様に設定する必要があり、例えば０．３μｍ〜２．０μｍの範囲内の値とする。また、第１ウェル領域４１ａの不純物濃度はドリフト層２１の不純物濃度を超えており、かつ、例えば１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。但し、ドリフト層２１の最表面近傍に限っては、炭化珪素半導体装置のチャネル領域における導電性を高めるために、第１ウェル領域４１ａの不純物濃度がドリフト層２１の不純物濃度を下回っていても良い。
なお、第１ウェル領域４１ａの分布は、図７に示すように深さ方向に横方向広がりが多い形状であっても（逆テーパー形状）、図８に示すように深さ方向に横方向広がりが少ない形状であっても（テーパー形状）よい。特に、第１ウェル領域４１ａの分布として最表面側の不純物濃度を薄く、奥側を濃くなるように不純物のイオン注入によって形成した場合、奥側における注入不純物の横方向への散乱が大きくなるため、図７のような構造が容易に得られる。
次に、図示しないが第２導電型の周縁領域４２、第２導電型のＪＴＥ領域４０を同様に不純物のイオン注入によって形成する。なお、第１ウェル領域４１と周縁領域４２の不純物濃度及び注入深さは、同一であれば１度の写真製版処理によってパターニングしても良く、その場合、処理工数の削減やチップコストの低減に繋がるが、同一でなくても良い。すなわち、チャネルの伝導に寄与しない周縁領域４２においては、素子のスイッチングによって誘起される電荷による電位発生による素子破壊を防ぐために第２導電型の導電率を高くする目的で、より高濃度で第２導電型の不純物を注入しても良い。
なお図４に示すように、周縁領域４２とＪＴＥ領域４０とは、ドリフト層２１内で接続されている。また図４に示すように、第１ウェル領域４１と周縁領域４２とは、ドリフト層２１内で直接接続されていない。
続いて、図９に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第２導電型の第２ウェル領域４３を形成する。第２ウェル領域４３の深さは、ドリフト層２１の底面を超えない様に設定し、例えば０．３μｍ〜３．０μｍの範囲内の値とする。第２ウェル領域４３の不純物濃度は、ドリフト層２１の不純物濃度を超えており、且つ、例えば１×１０15ｃｍ-3〜１×１０21ｃｍ-3の範囲内に設定され、より好ましくは、１×１０16ｃｍ-3〜１×１０19ｃｍ-3の範囲内に設定される。第２ウェル領域４３の不純物濃度は、第１ウェル領域４１の不純物濃度とは異なっていてもよい。第２ウェル領域４３は、図９に示すように、第１ウェル領域４１と同じ深さに形成されていても良く、図１０に示すように、第１ウェル領域４１ａよりも深く形成されていても良い。但し図１０においても、第１ウェル領域４１ａと第２ウェル領域４３とは、第１ウェル領域４１ａの下部で接続されている。
なお、第２ウェル領域４３は、第１ウェル領域４１ａ、４１ｂ間のＪＦＥＴ領域に形成されるが、その平面配置及び構造については後述する。
第２ウェル領域４３は第１ウェル領域４１ａとは同時に形成されない。また、第２ウェル領域４３は、第１ウェル領域４１ａと周縁領域４２とを接続するように形成される。
次に、図１１に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第１導電型のソース領域８０、第１導電型のフィールドストッパー領域（図示せず）を形成する。第１導電型のソース領域８０の深さに関しては、その底面が第１ウェル領域４１の底面を超えない様に設定され、その不純物濃度の値は、第１ウェル領域４１の不純物濃度の値を超えており、且つ、その値は例えば１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲内の値に設定されている。
さらに、第１ウェル領域４１、周縁領域４２とソースパッド７５との良好な金属接触を実現するために、第１ウェル領域４１、周縁領域４２の不純物濃度よりも高い第２導電型の不純物濃度を有するウェルコンタクト領域４６、ウェルコンタクト領域４７（図示せず）をイオン注入により形成する。尚、該イオン注入は、１５０℃以上の基板温度で実行されることが望ましい。このような温度範囲にすることで、シート抵抗の低い第２導電型の層が形成される。なお、図１１から図１５までにおいて、第１ウェル領域４１ｂにおいても第１ウェル領域４１ａと同様にソース領域８０及びウェルコンタクト領域４６が形成されるが、ここでは理解を助けるために図示していない。
なお、この直後、もしくはこれまでの注入工程のどこかで、もしくはこれまでの注入工程の始めに、図１２に示すように基板全面に第１導電型の不純物をイオン注入して、ゲート電極５０下のドリフト層２１表面において、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域としての高濃度層８５を形成しても良いし、図１３に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用してＪＦＥＴ領域に第１導電型の不純物のイオン注入を行い、第１導電型の第２不純物領域としての電流制御層８６を形成しても良い。これらはいずれもＪＦＥＴ領域の抵抗を低減することができるため、本装置のオン抵抗を低減することができる。
なお高濃度層８５及び電流制御層８６の不純物濃度は、第１ウェル領域４１内の第２導電型の最大不純物濃度よりも低く、第２ウェル領域４３内の第２導電型の最大不純物濃度よりも低く、ドリフト層２１内の第１導電型の不純物濃度よりも高い。その値は例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3の範囲内に設定されており、その深さ方向の濃度分布は一様でなくても良い。さらに、高濃度層８５及び電流制御層８６は、第２ウェル領域４３の最表面深さよりも浅くてもＪＦＥＴ抵抗の低減効果を奏するが、図１２及び図１３に示すように第１ウェル領域４１の深さよりも深くまで形成されていても構わない。この場合は、ＪＦＥＴ抵抗の減少と共に、ＪＦＥＴ領域の広がり抵抗が減少することで、炭化珪素半導体装置のオン抵抗が減少する。特に、図１２に示す高濃度層８５が第１ウェル領域４１の深さよりも深く形成されている構造によれば、逆バイアス印加時における第１ウェル領域４１とドリフト層２１との間のアバランシェ降伏をより安定に起こさせる効果もある。
なお、高濃度層８５は、図６で示すイオン注入を行う前に、ドリフト層２１上にエピタキシャル成長されたものであっても良い。さらに、高濃度層８５と電流制御層８６との両方を形成しても良い。
その後、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中に於いて１５００℃〜２２００℃の範囲内の温度で０．５分〜６０分の範囲内の時間で熱処理を行うことで、注入された不純物が電気的に活性化する。該熱処理時においては、ドリフト層２１の表面、もしくはドリフト層２１の表面と半導体基板２０の裏面と端面とを、炭素からなる膜で覆われた状態で行っても良い。このようにすることで、熱処理時における装置内の残留水分や残留酸素などによるエッチングによるドリフト層２１の表面荒れ発生を防ぐことが出来る。
次に、熱酸化によるシリコン酸化膜の形成及びフッ酸による該酸化膜の除去によって表面変質層を除去して清浄な面を得た後に、活性領域のみを開口してそれ以外の領域をシリコン酸化膜で覆うフィールド酸化膜３１をＣＶＤ法などによって堆積し、パターニングを行う（図示せず）。フィールド酸化膜３１の膜厚は、０．５μｍ〜２μｍあれば良い。
次に、図１４に示すように、例えば熱酸化法又は堆積法又はそれらの後にＮＯやＮ2Ｏなどの窒化ガス雰囲気やアンモニア雰囲気における熱処理によって、ゲート絶縁膜３０を形成する。
そして、ゲート電極材料となるポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィー及びドライエッチングによってゲート電極５０をパターニングし、図に示す構造を得る。このポリシリコンには、リンや硼素が含まれて低シート抵抗であることが望ましい。リンや硼素は、ポリシリコンの製膜中に取り込まれても良いし、イオン注入とその後の熱処理によって活性化することによっても良い。さらに、このゲート電極はポリシリコンと金属及び金属間化合物の多層膜であっても良い。
次に図１５に示すように、層間絶縁膜３２をＣＶＤ法などによって堆積した上で、例えばドライエッチング法によって、ソースパッド７５によりその後に充填されるべきソースコンタクトホール６１、ウェルコンタクトホール６２（図示せず）を形成する。ここで、ゲート配線７６（図示せず）により、その後に充填されるべきゲートコンタクトホール６４（図示せず）を同時に形成しても良い。このようにすることでプロセス工程を簡略化でき、チップ製造時のコストを削減できる。
次に、層間絶縁膜３２が開口されているソースコンタクトホール６１、ウェルコンタクトホール６２（図示せず）の、炭化珪素が現れている部分にオーミック電極７１を形成する。オーミック電極７１は、ソース領域８０とウェルコンタクト領域４６、ウェルコンタクト領域４７（図示せず）とのオーミック接触形成に用いられる。このオーミック電極７１の形成方法としては、基板全面にＮｉを主とした金属膜を製膜したあとに、６００〜１１００℃での熱処理によって炭化珪素との間にシリサイドを形成し、層間絶縁膜３２上に残留したＮｉを主とした金属膜を、硝酸や硫酸や塩酸やそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去することで形成できる。
なお、オーミック電極７１を形成する過程で、半導体基板２０の裏面に同様の金属膜を製膜した後に、熱処理を行って裏面のオーミック電極７２を形成しても良い。このようにすることで、炭化珪素の半導体基板２０と後に製膜するドレイン電極７７間で良好なオーミック接触が形成される。
なお、オーミック電極７１はいたる所で同一の金属間化合物からなっていても良いし、ｐ型ｎ型のそれぞれに適した別々の金属間化合物からなっていても良い。すなわち、オーミック電極７１は第１導電型のソース領域８０に対して十分低いオーミックコンタクト抵抗を有していることが、作製されるＭＯＳＦＥＴのオン抵抗低減に重要であるが、同時に第２導電型のウェルコンタクト領域４６、ウェルコンタクト領域４７（図示せず）に対しても、ＭＯＳＦＥＴに内蔵して作製されるボディーダイオードの順方向特性改善のために低コンタクト抵抗であることが求められるためである。これは、写真製版技術を用いて金属膜のパターニングをそれぞれで行うことで実現可能である。
なお、層間絶縁膜３２上に残留したＮｉを主とした金属膜を除去した後に、再度熱処理を行っても良い。ここでは先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。
なお、先の工程でゲートコンタクトホール６４（図示せず）が形成されていたら、ゲートコンタクトホール６４の底面に存在するゲート電極５０にシリサイド層が形成される。先の工程でゲートコンタクトホール６４を形成していなければ、引き続いて写真製版とエッチングによって、ゲート配線７６（図示せず）によりその後に充填されるべきゲートコンタクトホール６４を形成する。
引き続いて、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金から成る配線金属をスパッタ法や蒸着法によって形成し、その後にパターニングを行うことで、ゲート配線７６、ゲートパッド７８（図１参照）、ソースパッド７５を形成する。更に、裏面のオーミック電極７２上にＴｉやＮｉやＡｇやＡｕなどの金属膜を形成してドレイン電極７７を形成することにより、図１５で示される炭化珪素ＭＯＳＦＥＴが完成される。
なお、本工程における終端領域を含む断面構造が図４及び図５である。また図示しないが、表面側をシリコン窒化膜やポリイミドなどの保護膜で覆っていても良い。それらは、ゲートパッド７８及びソースパッド７５のしかるべき位置で開口され、外部の制御回路と接続できるようになっている。
＜Ａ−３．動作＞
次に、本実施の形態により作製される炭化珪素半導体装置の動作と、第２ウェル領域４３の平面配置について記載する。
本実施の形態１の炭化珪素半導体装置は、ＭＯＳＦＥＴを構成する複数のユニットセルと、それらを取り囲むｐｎダイオードが電気的に並列に接続されている。このユニットセルの平面的な配置は、例えば図２で示したものを含めて図１６〜１８に示す。図１６〜１８はドリフト層２１の最表面近傍の一部を表しており、図１６は図１〜５で示した四角形セルが互い違いに配置されたもの、図１７は四角形セルが等間隔で配置されたもの、図１８は六角形セルが最密充填で配置されたものである。
第１ウェル領域４１のギャップにはドリフト層２１が存在しており、その直上には、ゲート絶縁膜３０及びゲート電極５０が存在している（図４参照）。
ところで、ゲート電極とドレイン電極間の帰還容量は、該ギャップ領域の面積に概比例し、また、帰還容量が大きいほどＭＯＳＦＥＴのスイッチング動作時における損失（スイッチング損失）が大きくなることが知られている。図１５のＤで囲む領域を見ると、対となる第１ウェル領域４１ａ、４１ｂの間隙に第２ウェル領域４３が存在することによって、実効的な該ギャップ領域の面積が減少し、帰還容量が小さくなる効果がある。すなわち、スイッチング損失を低減させることが可能となる。
この第２ウェル領域４３の平面配置について述べる。図２及び図１６〜１８に示すセル構造をユニットセルに持つ縦型のＭＯＳＦＥＴにおいて、ドレイン電極７７に逆バイアスが印加されたオフ状態を保持するとき、ＪＦＥＴ領域直上に存在するＭＯＳ構造のゲート絶縁膜３０に高電界が誘起される。最も高電界となる箇所は、第１ウェル領域４１からＪＦＥＴ領域に伸びる空乏層による遮蔽効果が弱くなる、図１６〜１８にそれぞれＥで示す地点である。すなわち、隣接する複数の第１ウェル領域４１との距離の総和が最小となる平面視上の位置を覆うような地点である。
特に、実際の製造プロセスにおいては、写真製版におけるレジストパターン精度に依存して、図１９〜２１にそれぞれ示すように、第１ウェル領域４１などのパターンの角が丸みを帯びることがしばしばである。従って、地点Ｅにおける電界強度は、図１６〜１８に示す場合よりもさらに高まることになる。
その様子を図３０に示す。図３０は、第１ウェル領域４１を形成するＡｌ注入直後の炭化珪素半導体表面の電子顕微鏡写真である。角がとがった正方形のクロムマスク（抜き）パターンを用いているが、写真製版後のレジストパターンにおいて角に半径０．５μｍ程度の丸みを帯びるために、第１ウェル領域４１もこれを反映して、丸みを帯びた構造が形成されている様子がわかる。
従って、Ｅを含む近傍を第２導電型の層で覆うことが、ゲート絶縁膜３０に印加される電界を弱めることになり、ゲート絶縁膜３０の信頼性確保の観点からも好ましい。
その地点Ｅを覆いつつ、第１ウェル領域４１を相互に接続させる第２ウェル領域４３の平面的な配置（基板表面への投影図）を図２２〜２５に示す。これらに対応する実際の配置を図２６〜２９にそれぞれ示す。
図２２、図２３に示す四角形セルが交互配置されている場合は、第１ウェル領域４１のセルの隣接する２つの領域の頂点と対向するセルの中央を結ぶ三角形の重心位置Ｅを含むように、図２２で示す四角形や図２３で示す三角形の第２ウェル領域４３が挙げられる。第２ウェル領域４３の面積が図２２の方が大きいために、帰還容量の低減効果が大きく、一方図２３においてはＪＦＥＴ領域を遮蔽する領域が少ないので、ＪＦＥＴ領域のオン動作時の抵抗増を抑止できる。
図２４の四角形セル及び図２５の六角形セルにおいては、第１ウェル領域４１のセルの隣接する４つないし３つの領域の頂点を結ぶ四角形ないし三角形の重心位置を含むように、図２４で示す四角形や図２５で示す三角形が挙げられる。
図３１に、図２７の構造を実際に作製した炭化珪素半導体表面の電子顕微鏡写真を示す。丸みを帯びた四角形の第１ウェル領域４１に対して、隣接する第１ウェル領域４１間に三角形の第２ウェル領域４３が形成され、第２ウェル領域４３が第１ウェル領域４１を相互に接続させている。第２ウェル領域４３を配置することで、第１ウェル領域４１の角が丸みを帯びることによる地点Ｅ（図２３参照）における電界強度上昇を抑え、かつ帰還容量を低減することができる。
本発明の特徴的な点は、図２２〜図２５に図示したように、第１ウェル領域４１を第２ウェル領域４３によって接続することで、帰還容量の低減やゲート絶縁膜３０への高電界印加抑止による信頼性向上、さらには、ボディーダイオードの接合面積増加による順方向電流の増加などの効果を奏することである。さらに、図４、図５や図１５に示すように、第２ウェル領域４３がドリフト層２１の最表面に存在していないことで、オン抵抗の大きな増大を生じさせること無く帰還容量の低減を行えることである。
図２２〜図２５に示す第２ウェル領域４３がドリフト層２１の最表面まで延在していると、第１ウェル領域４１とソース領域８０及びＪＦＥＴ領域によって表面に形成されるチャネルの一部を第２導電型領域で閉塞してしまうことで、単位セル面積当たりのチャネル幅を減少させ、更には、ＪＦＥＴ領域にオン動作時にゲート電界によって誘起されるキャリアの生成領域を奪うことで、オン抵抗を増加させる。
本発明は第２ウェル領域４３がドリフト層２１の表面に存在しないために、このような不具合を発生させないことから、オン抵抗の大きな増大を生じさせること無く帰還容量の低減を行える特徴がある。
このような第２ウェル領域４３の構造は、図３２の数値計算結果に示すように、炭化珪素からなるドリフト層２１に例えばＡｌの７００ｋｅＶ注入を行うことで、ＪＦＥＴ領域のｎ型層を持ちつつ、およそ深さ０．３μｍ〜１．０μｍまでをｐ型層、さらに１．０μｍから奥側でｎ型層という構造を作製できる。ここで、図の縦軸はＡｌ濃度を示し、横軸は表面からの深さ（ｎｍ）を示す。ドリフト層２１の最表面まで延在しないように、ｐ型層が形成される。なお、本計算ではドリフト層の不純物濃度を２×１０16ｃｍ-3とした。特に炭化珪素中の不純物の熱拡散が従来のシリコン中の熱拡散に比べて少なく、高温の活性化熱処理を施しても注入時の分布をほぼ保ち、熱拡散による不純物濃度の平滑化が抑止されるため、図１〜５や図６〜１５で示した第２ウェル領域４３の構造が容易に作製される。
＜Ａ−４．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、第１導電型の半導体基板２０と、半導体基板２０表面上に形成された、第１導電型のドリフト層２１と、ドリフト層２１表面に選択的に複数形成された、第２導電型の第１ウェル領域４１と、各第１ウェル領域４１表面に選択的に形成された領域であって、当該領域とドリフト層２１とで挟まれた各第１ウェル領域４１表面をチャネル領域として規定する第１導電型のソース領域８０と、チャネル領域上からドリフト層２１上に渡って、絶縁膜であるゲート絶縁膜３０を介して形成されたゲート電極５０と、ゲート電極５０下のドリフト層２１内部において埋没しかつ、互いに隣り合う各第１ウェル領域４１のそれぞれと接続して形成され、平面視で複数の第１ウェル領域４１間の領域の一部を覆う複数の第２導電型の第２ウェル領域４３と、ソース領域８０と接続されるとともに、第１および第２ウェル領域４１、４３のうち第１ウェル領域４１とのみ直接接続されて形成されたソース電極と、半導体基板２０裏面に形成されたドレイン電極７７とを備えることで、チャネル領域とならない位置に第２ウェル領域４３を形成し、チャネル幅の減少によるチャネル抵抗、ＪＦＥＴ抵抗の増加を招かずに帰還容量を低減し、半導体装置のオン損失、スイッチング損失を低減することが可能となる。
また、本発明にかかる実施の形態１によれば、半導体装置において、第１ウェル領域４１と第２ウェル領域４３とは、第２導電型の不純物濃度分布が異なることで、チャネル特性に影響を与えずに帰還容量を低減することが可能となる。
また、本発明にかかる実施の形態１によれば、半導体装置において、第２ウェル領域４３は、自身が接続する複数の第１ウェル領域４１との距離の総和が最小となる平面視上の位置を覆うように形成されることで、逆バイアス時におけるゲート絶縁膜３０への高電界印加が抑制されて、ゲート絶縁膜３０の信頼性が向上する。
また、本発明にかかる実施の形態１によれば、半導体装置において、ゲート電極５０下のドリフト層２１表面において、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域である高濃度層８５、電流制御層８６をさらに備えることで、ＪＦＥＴ領域の抵抗を低減することが可能となる。
また、本発明にかかる実施の形態１によれば、半導体装置において、半導体基板２０がワイドバンドギャップ半導体により構成されることにより、耐電圧性が向上し、許容電流密度が高くなるため、半導体装置の小型化が可能となる。また電力損失が低くなるため、半導体装置の高効率化が可能である。
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図３３〜３５は、本実施の形態２に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴのユニットセルを示す図であり、図３６〜４０は、本実施の形態２に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴのユニットセルと第２ウェル領域４３の平面配置を示す図（基板表面への投影図）である。
本実施の形態２においては、ドリフト層２１表面における第１ウェル領域４１とソース領域８０の間隙で定義されるチャネル長がユニットセル内の至るところで同一である。
すなわち、図３３に示す四角形のユニットセルの角部においては、地点Ｊを中心とする９０°の円弧パターン（半径ｒ1及び半径ｒ2）によってそれぞれ第１ウェル領域４１及びソース領域８０が形成される。
また、図３４に示す六角形のユニットセルの角部においては、地点Ｊを中心とする６０°の円弧パターン（半径ｒ1及び半径ｒ2）によってそれぞれ第１ウェル領域４１及びソース領域８０が形成される。
さらに、図３５に示す円形のユニットセルにおいては、ユニットセルの中心となる地点Ｊを中心とする円弧パターン（半径ｒ1及び半径ｒ2）によってそれぞれ第１ウェル領域４１及びソース領域８０が形成される。
＜Ｂ−２．動作＞
このような第１ウェル領域４１及びソース領域８０を形成することで、ユニットセル内におけるチャネル長が均一化される。従来の例えば図１６に示す正方形のユニットセルの角部においては、角部以外の場所に比べて第１ウェル領域４１とソース領域８０の間隙が最大で１．４１倍長くなっており、この部分でのチャネル抵抗が高くなっていた。さらには、角の頂点近傍では、角を形成する二辺（二方向）からの距離が最短となって電流集中が発生していた。すなわち、角部においてはオン電流の分布が不均一であり、素子信頼性の観点からは問題であった。本実施の形態によるユニットセル構造においては、チャネル長がユニットセル内の至る所で一定であるために、過度の電流集中が発生せず、素子の信頼性を向上する効果を奏する。
なお、このような第１ウェル領域４１及びソース領域８０の形成方法については、それぞれ別々のマスクを用いた不純物のイオン注入によってもよいが、第１ウェル領域４１のマスクを用いたウェル注入処理後に、マスクをチャネル長の分だけ太らせてソース注入のマスクとしても良いし、ソース領域８０のマスクを用いたソース注入処理後に、チャネル長の分だけ細らせてウェル注入のマスクとしても良い。例えば多結晶シリコンを用いたウェル注入マスクに対して、注入処理後に酸化処理を施して多結晶シリコンの周囲に熱酸化膜を形成して複合マスクとしてソース注入を行うことで、体積増加分に対応したチャネル長を実現することができる。また、シリコン酸化膜やフォトレジストを用いたソース注入マスクに対して、注入処理後に酸化膜やレジストの等方性エッチングを行った後にウェル注入を行うことで、体積減少分に対応したチャネル長を実現することができる。
このようなチャネル長決定のセルフアライン手法は、ユニットセルの中心に対して対称性の優れた図３５に示す円形のユニットセル構造において、一定のチャネル長を実現する上でより効果を奏する。これは、酸化やエッチングなどの化学的な手法によって注入マスクの構造変形を行う場合、角部と直線部分とでは反応速度が異なることがしばしば発生するために、必ずしも全方位に同じ長さだけ体積増加または体積減少するわけではなく、結果としてチャネル長のアンバランスを招くためである。
なお、図３３と図３４に示す四角形及び六角形の角部の曲率半径は、第１ウェル領域４１よりも小さいソース領域８０において０．５μｍ以上あれば、従来の写真製版技術によって十分解像される。また、曲率半径を大きくし過ぎると、四角形及び六角形の元々のチャネル幅に比較して減少幅が大きくなり、チャネル抵抗を増大させるため、ソース領域８０の曲率半径として２．０μｍ程度あればよい。
ところで、チャネル長を一定にするには、四角形のソース領域８０の角部を９０°、または六角形のソース領域の角部を１２０°のままにして丸みを持たせず、第１ウェル領域４１の角部のみに丸みを持たせるユニットセル構造も考えられる。しかしながら、実施の形態１で示したように、上記のような鋭角パターンを注入マスクとして作製することは容易ではなく、図３０に示すように丸みを帯びることがしばしばであり、結果としてチャネル長一定とはならない。例え鋭角パターンの注入マスクが形成できたとしても、オン電流はソース領域８０の角部に集中することになり、信頼性の観点からは好ましくない。
ところで、図３３〜３５に示す第１ウェル領域４１のような角部に丸みを持たせたユニットセル構造においては、図３６〜４０に示すように、丸みがない構造と比べて第１ウェル領域の間隙（ＪＦＥＴ長）が一部で増加し、ＪＦＥＴ開口領域にかかる電界が増加する懸念がある。ここで、本発明で示す第２ウェル領域４３を配することで高電界印加を抑制し、ゲート酸化膜の信頼性劣化を抑制する効果を奏する。本構造によって帰還容量が低減され、またボディーダイオードの接合面積が増加することで、ボディーダイオードの順方向電流の増加がはかられることは言うまでもない。
＜Ｂ−３．効果＞
本発明にかかる実施の形態２によれば、半導体装置において、第１ウェル領域４１とソース領域８０との間隙がドリフト層２１表面の至るところで同一であるので、オン動作時におけるチャネル領域のオン電流分布が均一化され、素子の信頼性が向上する。
また、本発明にかかる実施の形態２によれば、半導体装置において、第１ウェル領域４１が円形である場合ユニットセルの中心に対して対称性が優れているので、セルフアライン手法を用いたマスクの形成により一定のチャネル長を実現することができる。
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図４１〜４３は、本実施の形態３に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴのユニットセルの平面配置を示す図（基板表面への投影図）である。
本実施の形態３においては、孤立した複数の第２ウェル領域４３間のドリフト層２１内部に埋没しかつ、互いに隣り合う各第２ウェル領域４３のそれぞれと接続して形成された第３ウェル領域４４をさらに備える。
ここで、第３ウェル領域４４はＪＦＥＴ領域もしくはその下方に存在し、ドリフト層２１表面には存在していない。また、第２ウェル領域４３と同じ深さ、または第２ウェル領域４３よりも深く存在している。
すなわち、第３ウェル領域４４は第１ウェル領域４１とは直接接続していない。さらに、第３ウェル領域４４は周縁領域４２とは直接接続していない。
＜Ｃ−２．動作＞
このような第３ウェル領域４４を形成することで、帰還容量の更なる低減によるスイッチング損失の低減が図られる。また、ボディーダイオードの接合面積がさらに増加することで、順方向電流の増加がはかられる。
また、第２ウェル領域４３が第１ウェル領域４１と底面近傍で接し、第３ウェル領域４４が第２ウェル領域４３の底面近傍で接するような構造とすることで、第３ウェル領域４４を挿入したことによるＪＦＥＴ領域の狭窄化が緩和される。すなわち、第１ウェル領域４１と第３ウェル領域４４のギャップが基板奥方向に広がるために、ＪＦＥＴ抵抗の大幅な増加を防ぐことが出来る。さらに、図４４〜４６に示す基板表面への投影図で見たときの第３ウェル領域４４の配置、すなわち、ＪＦＥＴ領域が第３ウェル領域４４で全て埋められた構造とすることも、帰還容量の更なる低減のために効果的である。
図４５の平面構造について、図４７〜４９にその詳細に説明する。図４７〜４９は、図４５におけるＦ−Ｆ’間、Ｇ−Ｇ’間、Ｈ−Ｈ’間の断面構造を示している。すなわち、第２ウェル領域４３は図４８に示すように、第１ウェル領域４１とこの下方において接続されている。第３ウェル領域４４は図４９に示すように、第２ウェル領域４３とこの下方において接続されている。図４７に示すように、ＪＦＥＴ開口領域はその下方の第３ウェル領域４４によってその投影面が覆われているが、図４７のＫで示すように、第１ウェル領域４１と第３ウェル領域４４との間にギャップを設けて配置することもできる。このようにすることで、該ギャップをオン電流が流れるために、素子がオンしなくなる不具合を生じさせることなく、帰還容量の大幅な低減が行える。また、ＪＦＥＴ領域の開口領域を立体的に広げることになり、オン抵抗を低減できる。なお、図４７〜４９において示す構成は、第３ウェル領域４４を有することを除いては実施の形態１に示した構成と同様であるので、他の構成の詳細な説明を省略する。
＜Ｃ−３．効果＞
本発明にかかる実施の形態３によれば、半導体装置において、第２ウェル領域４３を複数備え、複数の第１ウェル領域４１間のドリフト層２１内部に埋没しかつ、互いに隣り合う各第２ウェル領域４３のそれぞれと接続して形成された、第２導電型の第３ウェル領域４４をさらに備えることで、帰還容量とスイッチング損失の低減が可能となり、またボディーダイオードのオン電流を大きくできる。
また、本発明にかかる実施の形態３によれば、半導体装置において、第３ウェル領域４４の上面は、第１ウェル領域４１の下面よりも下方に形成されることで、ＪＦＥＴ領域の開口領域を立体的に広げることが出来るので、オン抵抗を低減できる。
また、本発明にかかる実施の形態３によれば、半導体装置において、第２ウェル領域４３および第３ウェル領域４４は、平面視で複数の第１ウェル領域４１間の領域を全て覆うように形成されることで、帰還容量の更なる低減が可能となる。
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図５０は、本実施の形態４に係る炭化珪素半導体装置、具体的には炭化珪素ＭＯＳＦＥＴのユニットセルの断面構造を示す図である。
本実施の形態４においては、第２ウェル領域４３を不純物の注入で形成したときに、ここで用いた注入マスクをそのまま用いて第１導電型の不純物を連続的に注入して、第１導電型の第１不純物領域としての電流広がり層８３を設けたことに特徴がある。電流広がり層８３は、ドリフト層２１よりも高い不純物濃度を持ち、具体的には例えば２×１０13ｃｍ-3〜２×１０18ｃｍ-3の範囲内であり、その深さはドリフト層２１を超えず、せいぜい１μｍである。なお、図５０において示す構成は、電流広がり層８３を有することを除いては実施の形態１に示した構成と同様であるので、他の構成の詳細な説明を省略する。
＜Ｄ−２．動作＞
第２ウェル領域４３の形成と同じマスクを用いた自己整合的な手法によって電流広がり層８３を設けることによって、オン動作時にＪＦＥＴ領域を抜けた電流が低抵抗な電流広がり層８３の存在する横方向へ広がりやすくなるため、ＪＦＥＴ広がり抵抗を低減することができる。特に、電流広がり層８３を第１導電型の不純物の注入によって形成することにより、注入時の横方向広がりの効果によって、同じ注入マスクを用いていても第２ウェル領域４３よりもより横方向に広がった領域を作製できるため、ＪＦＥＴ抵抗の低減効果はより顕著になる。
なお、この第１導電型の不純物の注入時に、基板表面に対して鉛直方向から水平方向に若干傾斜した角度で注入（斜め注入）することによって、横方向広がりをさらに持たせて電流広がり層８３を作製しても良い。
このような電流広がり層８３の広がり構造は、図５１の数値計算結果に示すように、炭化珪素からなるドリフト層２１に、例えばアルミニウムの７００ｋｅＶ注入によるｐ型層と窒素の１．３ＭｅＶ注入によるｎ＋型層形成を行うことで、およそ深さ０．３μｍ〜１．０μｍまでの第２ウェル領域４３の形成と、そこから１．３μｍ程度までの電流広がり層８３という縦構造が作製できる。ここで、図の縦軸はＡｌまたはＮ濃度を示し、横軸は表面からの深さ（ｎｍ）を示す。特に炭化珪素中の不純物の熱拡散が従来のシリコン中の熱拡散に比べて少なく、高温の活性化熱処理を施しても注入時の分布をほぼ保ち、熱拡散による不純物濃度の平滑化が抑止されるため、図５１で示したような構造が容易に作製される。
また、実施の形態３で示した第３ウェル領域４４を形成時に、同様の自己整合的な手法によって、第３ウェル領域４４の下方に第１導電型の電流広がり層８３を形成しても、同様の効果を奏する。
＜Ｄ−３．効果＞
本発明にかかる実施の形態４によれば、半導体装置において、第２ウェル領域４３および／または第３ウェル領域４４の下方に形成された、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域である電流広がり層８３をさらに備えることで、ＪＦＥＴ領域の広がり抵抗を低減できる。
尚、本実施の形態１、２、３、４で示される上記効果は、その構造を形成するための製造方法により効果に影響が出ることはない。従って、本実施の形態１、２、３、４で一例として記載した製造方法以外の製造方法を用いて本装置を作製したとしても、既述した効果に影響を与えるものではない。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
また、本発明に於いては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図４に示す半導体基板２０と裏面側のオーミック電極７２との間に第２導電型からなるコレクタ層を設けることで、ＩＧＢＴのセル領域を有する半導体素子を構成しても既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ射程範囲は、ＭＯＳＦＥＴ或いはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子であると言える。
また、本発明に於いては、実施の形態１、２、３、４で記載したＭＯＳ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義する他、例えば、当該半導体素子を、当該半導体素子に対して逆並列に接続されるフリーホイールダイオード及び当該半導体素子のゲート電圧を生成・印加する制御回路等と共にリードフレームに搭載して封止して成るインバータモジュールの様な、当該半導体素子を組み込んで応用して成るパワーモジュール自体をも、広義の意味で「半導体装置」と定義する。
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
この発明は、例えばインバータの様な電力変換器に適用して好適である。
２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド酸化膜、３２ 層間絶縁膜、４０ ＪＴＥ領域、４１，４１ａ，４１ｂ 第１ウェル領域、４２ 周縁領域、４３ 第２ウェル領域、４４ 第３ウェル領域、４６，４７ ウェルコンタクト領域、５０ ゲート電極、６１ ソースコンタクトホール、６２ ウェルコンタクトホール、６４ ゲートコンタクトホール、７１，７２ オーミック電極、７５ ソースパッド、７６ ゲート配線、７７ ドレイン電極、７８ ゲートパッド、８０ ソース領域、８３ 電流広がり層、８５ 高濃度層、８６ 電流制御層。

Claims (16)

  1. 第１導電型の半導体基板と、
    前記半導体基板表面上に形成された、第１導電型のドリフト層と、
    前記ドリフト層表面に選択的に複数形成された、第２導電型の第１ウェル領域と、
    各前記第１ウェル領域表面に選択的に形成された第１導電型のソース領域と、
    前記第１ウェル領域上から前記ドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極下の前記ドリフト層内部において互いに隣り合う各前記第１ウェル領域のそれぞれに接続して形成された第２導電型の第２ウェル領域と、
    前記ソース領域に接続されて形成されたソース電極と、
    前記半導体基板裏面に形成されたドレイン電極と、を備え、
    前記第２ウェル領域の第２導電型の不純物濃度の最大値が前記ドリフト層の表面よりも深い位置にある、
    ことを特徴とする半導体装置。
  2. 前記最大値は、前記ドリフト層の表面からの深さが０．３μｍ〜１．０μｍまでの間に存在することを特徴とする請求項１記載の半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板表面上に形成された、第１導電型のドリフト層と、
    前記ドリフト層表面に選択的に複数形成された、第２導電型の第１ウェル領域と、
    各前記第１ウェル領域表面に選択的に形成された第１導電型のソース領域と、
    前記第１ウェル領域上から前記ドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極下の前記ドリフト層内部において互いに隣り合う各前記第１ウェル領域のそれぞれに接続して形成された第２導電型の第２ウェル領域と、
    前記ソース領域に接続されて形成されたソース電極と、
    前記半導体基板裏面に形成されたドレイン電極と、を備え、
    前記第２ウェル領域上に第１導電型層が形成された、
    ことを特徴とする半導体装置。
  4. 前記第２ウェル領域は、隣接する複数の前記第１ウェル領域の間を接続する、
    請求項１乃至３の何れか１項に記載の半導体装置。
  5. 前記第２ウェル領域は、自身が接続する複数の前記第１ウェル領域との距離の総和が最小となる平面視上の位置を含むように形成される、
    請求項１乃至４の何れか１項に記載の半導体装置。
  6. 前記ドリフト層表面に、前記複数の第１ウェル領域を含むセル領域を平面視包囲して選択的に形成され、前記ソース電極と接続された第２導電型の周縁領域をさらに備える、
    請求項１乃至５の何れか１項に記載の半導体装置。
  7. 前記第１ウェル領域と前記第２ウェル領域とは、第２導電型の不純物濃度分布が異なる、
    請求項１乃至６の何れか１項に記載の半導体装置。
  8. 前記第２ウェル領域を複数備え、
    前記複数の第１ウェル領域間の前記ドリフト層内部に埋没しかつ、互いに隣り合う各前記第２ウェル領域のそれぞれと接続して形成された、第２導電型の第３ウェル領域をさらに備える、
    請求項１乃至７の何れか１項に記載の半導体装置。
  9. 前記第３ウェル領域の上面は、前記第１ウェル領域の下面よりも下方に形成される、
    請求項８に記載の半導体装置。
  10. 前記第２ウェル領域および前記第３ウェル領域は、平面視で前記複数の第１ウェル領域間の領域を全て覆うように形成される、
    請求項８に記載の半導体装置。
  11. 前記第２ウェル領域および／または前記第３ウェル領域の下方に形成された、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域をさらに備える、
    請求項８に記載の半導体装置。
  12. 前記ゲート電極下の前記ドリフト層表面において、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１導電型の第２不純物領域をさらに備える、
    請求項１乃至５の何れか１項に記載の半導体装置。
  13. 前記第１ウェル領域と前記ソース領域との間隙が前記ドリフト層表面の至るところで同一である、
    請求項１乃至３の何れか１項に記載の半導体装置。
  14. 前記第１ウェル領域は円形である、
    請求項１２記載の半導体装置。
  15. 前記半導体基板はワイドバンドギャップ半導体により構成される、
    請求項１乃至１４の何れか１項に記載の半導体装置。
  16. 前記ワイドバンドギャップ半導体は炭化珪素である請求項１５に記載の半導体装置。
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