KR20120131221A - 반도체 장치 - Google Patents

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나루히사 미우라
슈헤이 나카타
겐이치 오츠카
쇼유 와타나베
히로시 와타나베
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 귀환 용량이 작고, 저 스위칭 손실의 반도체 장치를 제공하는 것을 목적으로 한다. 본 발명에 따른 반도체 장치는, 반도체 기판(20)과, 반도체 기판(20) 표면상에 형성된 드리프트층(21)과, 드리프트층(21) 표면에 복수 형성된 제 1 웰 영역(41)과, 각 제 1 웰 영역(41) 표면에 형성된 영역으로서, 상기 영역과 드리프트층(21)에 개재되는 각 제 1 웰 영역(41) 표면을 채널 영역으로서 규정하는 소스 영역(80)과, 채널 영역상으로부터 드리프트층(21)상에 걸쳐서 게이트 절연막(30)을 거쳐서 형성된 게이트 전극(50)과, 게이트 전극(50)하의 드리프트층(21) 내부에서 매몰하고, 또한, 서로 인접하는 각 제 1 웰 영역(41)의 각각과 접속하여 형성된 제 2 웰 영역(43)을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 탄화규소 반도체 장치의 귀환 용량, 온(on) 손실, 스위칭 손실의 저감에 관한 것이다.
탄화규소 반도체 장치에 있어서는, 통전 시에서의 손실(온 손실)을 저감함과 아울러, 장치의 스위칭 시에 발생하는 손실(스위칭 손실)을 저감하는 것이 종래부터 요구되고 있다.
이 해결 방법으로서, 드레인 전극과 게이트 전극의 대향 면적에 의존하는 귀환 용량을 저감하는 것을 들 수 있다. 즉, 특허 문헌 1에 나타낸 바와 같이, 각 단위 셀을 구성하는 p 베이스층과 p 베이스층의 사이(JFET 영역)의 면적을, p 추출 영역의 삽입에 의해 저감하는 방법이 있다.
또한 특허 문헌 1에 나타내어지는 탄화규소 반도체 장치인 n 채널 DMOS(Double Diffused MOS)는, 각 단위 셀을 구성하는 p 베이스층을, 부분적으로 p 추출 영역에서 셀 상호 간을 접속시키고, p 추출 영역을 거쳐서 소스 전극과 단락되어 있다. 이러한 구조를 갖는 것에 의해, 소자에 인가된 노이즈를 p 추출 영역을 거쳐서 소스 전극에 이르는 통로에도 흘릴 수 있어, 소자의 파괴내압(breakdown voltage)을 향상시키는 것도 가능하다. 또한, 소자 전체에 있어서 p 영역은 연속하여 하나의 영역을 형성하기 때문에, 국소적인 p 베이스층의 전위 상승이 억제되고, 소자의 파괴내압을 향상시키는 것도 가능하다.
(선행 기술 문헌)
(특허 문헌)
특허 문헌 1 : 일본 특허 공개 제5-102487호 공보
그러나, 상기의 p 추출 영역은 p 베이스층의 표면 근방에서 접속되고, 또한 드리프트층 표면으로부터 드리프트층속의 방향으로 연장되어 있기 때문에, 각 단위 셀의 실효적인 채널 폭이 감소하고, 또한 JFET 영역의 일부가 감소하여, p 추출 영역을 설치하지 않는 경우에 비해, 귀환 용량은 감소시킬 수 있지만, 채널 저항 및 JFET 저항의 증가를 초래한다고 하는 문제가 있었다.
본 발명은 상기와 같은 문제를 해결하기 위해서 이루어진 것으로, 채널 저항, JFET 저항의 증가를 초래하지 않고 귀환 용량을 저감하고, 온 손실, 스위칭 손실을 저감하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 제 1 도전형의 반도체 기판과, 상기 반도체 기판 표면상에 형성된 제 1 도전형의 드리프트층과, 상기 드리프트층 표면에 선택적으로 복수 형성된 제 2 도전형의 제 1 웰 영역과, 각 상기 제 1 웰 영역 표면에 선택적으로 형성된 영역으로서, 상기 영역과 상기 드리프트층에 개재되는 각 상기 제 1 웰 영역 표면을 채널 영역으로서 규정하는 제 1 도전형의 소스 영역과, 상기 채널 영역상으로부터 상기 드리프트층상에 걸쳐서, 절연막을 거쳐서 형성된 게이트 전극과, 상기 게이트 전극 하의 상기 드리프트층 내부에서 매몰하고, 또한, 서로 인접하는 각 상기 제 1 웰 영역의 각각과 접속하여 형성되며, 평면 시점에서 상기 복수의 제 1 웰 영역 사이의 영역의 일부를 덮는 복수의 제 2 도전형의 제 2 웰 영역과, 상기 소스 영역과 접속됨과 아울러, 상기 제 1 및 제 2 웰 영역중 상기 제 1 웰 영역에만 직접 접속되어 형성된 소스 전극과, 상기 반도체 기판 이면에 형성된 드레인 전극을 구비한다.
본 발명에 따른 반도체 장치에 의하면, 제 1 도전형의 반도체 기판과, 상기 반도체 기판 표면상에 형성된 제 1 도전형의 드리프트층과, 상기 드리프트층 표면에 선택적으로 복수 형성된 제 2 도전형의 제 1 웰 영역과, 각 상기 제 1 웰 영역 표면에 선택적으로 형성된 영역으로서, 상기 영역과 상기 드리프트층에 개재되는 각 상기 제 1 웰 영역 표면을 채널 영역으로서 규정하는 제 1 도전형의 소스 영역과, 상기 채널 영역상으로부터 상기 드리프트층상에 걸쳐서, 절연막을 거쳐서 형성된 게이트 전극과, 상기 게이트 전극 하의 상기 드리프트층 내부에서 매몰하고, 또한, 서로 인접하는 각 상기 제 1 웰 영역의 각각과 접속하여 형성되며, 평면 시점에서 상기 복수의 제 1 웰 영역 사이의 영역의 일부를 덮는 복수의 제 2 도전형의 제 2 웰 영역과, 상기 소스 영역과 접속됨과 아울러, 상기 제 1 및 제 2 웰 영역중 상기 제 1 웰 영역에만 직접 접속되어 형성된 소스 전극과, 상기 반도체 기판 이면에 형성된 드레인 전극을 구비하는 것에 의해, 채널 저항, JFET 저항의 증가를 초래하지 않고 귀환 용량을 저감하여, 온 손실, 스위칭 손실을 저감하는 것이 가능해진다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백하게 된다.
도 1은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 2는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 기판 내부의 표면 근방의 평면도이다.
도 3은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 기판 내부의 평면도이다.
도 4는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 소자 단면에 있어서의 종단면도이다.
도 5는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 소자 단면에 있어서의 종단면도이다.
도 6은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 7은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 변형예의 종단면도이다.
도 8은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 변형예의 종단면도이다.
도 9는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 10은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 변형예의 종단면도이다.
도 11은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 12는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 변형예의 종단면도이다.
도 13은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 변형예의 종단면도이다.
도 14는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 15는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 16은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 17은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 18은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 19는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 20은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 21은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 22는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 23은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 24는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 25는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 26은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 27은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 28은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 29는 실시 형태 1에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 30은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 상면의 전자 현미경 사진이다.
도 31은 실시 형태 1에 있어서의 탄화규소 반도체 장치의 상면의 전자 현미경 사진이다.
도 32는 실시 형태 1에 의해서 제작되는 탄화규소 반도체 장치에 있어서의 불순물 농도 분포를 나타내는 도면이다.
도 33은 실시 형태 2에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 34는 실시 형태 2에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 35는 실시 형태 2에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 36은 실시 형태 2에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 37은 실시 형태 2에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 38은 실시 형태 2에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 39는 실시 형태 2에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 40은 실시 형태 2에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 41은 실시 형태 3에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 42는 실시 형태 3에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 43은 실시 형태 3에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 44는 실시 형태 3에 있어서의 탄화규소 반도체 장치의 평면도이다.
도 45는 실시 형태 3에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 46은 실시 형태 3에 있어서의 탄화규소 반도체 장치의 변형예의 평면도이다.
도 47은 실시 형태 3에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 48은 실시 형태 3에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 49는 실시 형태 3에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 50은 실시 형태 4에 있어서의 탄화규소 반도체 장치의 제조 방법에 있어서의 종단면도이다.
도 51은 실시 형태 4에 의해서 제작되는 탄화규소 반도체 장치에 있어서의 불순물 농도 분포를 나타내는 도면이다.
이하의 기재로서는, 불순물의 도전형에 관하여, n형을 「제 1 도전형」으로 하고, p형을 「제 2 도전형」으로 하여 일반적으로 정의하지만, 그 반대의 정의이더라도 무방하다.
<A. 실시 형태 1>
<A-1. 구성>
도 1은, 본 실시 형태 1에 따른 탄화규소 반도체 장치, 구체적으로는, 셀 구조로 이루어지는 MOS 구조를 구비한 스위칭 소자를 갖는 탄화규소 MOSFET의 상면 구성을 모식적으로 나타내는 평면도이다.
본 장치의 4개의 측면 중의 일 측면의 상단 중앙부에는, 외부의 제어 회로(도시하지 않음)로부터 게이트 전압이 인가되는 게이트 패드(78)가 형성되어 있다. 또한, MOSFET의 최소 단위 구조인 유닛 셀이 복수개 병렬 배치된 활성 영역에, 유닛 셀의 소스 전극을 병렬 접속한 소스 패드(75)가 형성되어 있다. 그리고, 소스 패드(75)의 주위에, 게이트 배선(76)이 게이트 패드(78)와 접속하여 형성되어 있다. 각 유닛 셀의 게이트 전극(도시하지 않음)에는, 게이트 패드(78)에 인가되는 게이트 전압이, 게이트 패드(78) 및 게이트 배선(76)을 통하여 공급된다.
또한, 통상의 제품에서는, 온도 센서 및 전류 센서용의 전극이 반도체 소자에 형성되어 있는 경우가 많지만, 그들의 전극의 형성 유무는, 후술하는 본 소자의 효과에 하등의 영향을 미치지 않는다. 또한, 게이트 패드(78)의 위치, 개수 및 소스 패드(75)의 형상 등도 MOSFET에 따라서는 다종 다양의 케이스가 있을 수 있지만, 그들도, 상기의 전류 센서용 전극 등과 마찬가지로, 후술하는 본 장치의 효과에 하등의 영향을 미치지 않는다.
도 2는, 본 실시 형태 1에 따른 탄화규소 MOSFET의 탄화규소 내부의 최상위 표면 근방을 모식적으로 나타내는 평면도이다. 서로 독립된 제 2 도전형의 제 1 웰 영역(41) 내에, 제 1 도전형의 소스 영역(80)과 제 2 도전형의 웰 콘택트 영역(46)이 설치되어 있다.
제 1 웰 영역(41) 군은 그것을 둘러싸도록 제 2 도전형의 주연 영역(42)으로 둘러싸여 있고, 또한 상기 주연 영역(42)은 소자 종단의 제 2 도전형의 JTE 영역(40)으로 둘러싸여 있다. 주연 영역(42)에는, 소스 전극(도시하지 않음)과 오믹 접속(ohmic connection)시키기 위한 제 2 도전형의 웰 콘택트 영역(47)이 설치되어 있다.
제 1 웰 영역(41)의 갭 영역에 존재하는 것이 JFET 영역이며, 장치의 온 동작 시에 온 전류가 흐르는 경로 중 하나이며, 또한 이 갭 영역이, 이 위쪽에 형성되는 게이트 전극(도시하지 않음)과 이면에 형성되는 드레인 전극(도시하지 않음)의 사이의 용량(귀환 용량)의 크기를 결정하는 요소 중 하나이다.
또한, 본 실시 형태 1에 있어서는, 도 2에 나타낸 바와 같이 유닛 셀이 사각형으로 열에 대하여 반주기 어긋나게 번갈아서 배열되어 있는 형태를 기재하지만, 이것에 한하지 않고, 유닛 셀이 직사각형이나 육각형이더라도 좋고, 종횡으로 등피치로 배열되어 있더라도, 본 발명의 효과는 하등 변하지 않는다.
도 3은, 본 실시 형태 1에 따른 탄화규소 MOSFET의, 탄화규소 표면으로부터 임의의 거리, 즉, 제 1 웰 영역(41) 정도의 깊이인 곳을 모식적으로 나타내는 평면도이다. 여기서는, 제 1 웰 영역(41)을 서로 접속하도록, 제 2 도전형의 제 2 웰 영역(43)이 형성되어 있다.
제 2 웰 영역(43)은, 반도체 기판 내부에만 설치되고, JFET 영역의 일부에 설치되어 있다. 제 2 웰 영역(43)을 설치함으로써, JFET 영역의 개구 면적이 감소하기 때문에 귀환 용량이 저감된다. 또한, 제 2 웰 영역(43)은, 소자에 역바이어스가 인가되었을 때에, 그 기판 표면으로의 투영면상에서 가장 게이트 전계 강도가 높아지는 위치를 적어도 덮도록 배치되고, 또한 그 평면 구조는 후술하는 바와 같이 다양한 형태가 있을 수 있다.
도 4는 도 3에 나타내는 A-A' 사이의 단면, 도 5는 도 3에 나타내는 B-B' 사이의 단면을 모식적으로 나타내는 종단면도이다.
도 4에 나타낸 바와 같이, 본 발명에 따른 탄화규소 MOSFET는, 제 1 도전형의 반도체 기판(20) 표면상에 형성된 제 1 도전형의 드리프트층(21)과, 반도체 기판(20)의 이면측에 형성된 오믹 전극(ohmic electrode)(72) 및 드레인 전극(77)과, 드리프트층(21) 표면에 선택적으로 복수 형성된 제 2 도전형의 제 1 웰 영역(41)과, 제 1 웰 영역(41) 표면에 선택적으로 형성된 영역으로서, 상기 영역과 드리프트층(21)에 개재되는 제 1 웰 영역(41) 표면을 채널 영역으로서 규정하는 제 1 도전형의 소스 영역(80)과, 제 1 웰 영역(41) 및 소스 영역(80) 내에 형성된 제 2 도전형의 웰 콘택트 영역(46)과, 게이트 전극(50)하의 드리프트층(21) 내부에서 매몰하고, 또한, 서로 인접하는 제 1 웰 영역(41)의 각각과 접속하여 형성된 제 2 도전형의 제 2 웰 영역(43)과, 드리프트층(21) 표면에서, 제 1 웰 영역(41)을 포함하는 셀 영역을 평면 시점에서 포위하여 선택적으로 형성되고, 소스 전극(소스 패드(75))과 접속된 제 2 도전형의 주연 영역(42)과, 주연 영역(42) 표면에 형성된 제 2 도전형의 웰 콘택트 영역(47)과, 드리프트층(21) 표면에서 주연 영역(42)을 둘러싸도록 형성되는 제 2 도전형의 JTE 영역(40)과, 드리프트층(21) 표면에, 제 1 웰 영역(41) 및 주연 영역(42)의 일부를 덮도록 형성된 게이트 절연막(30)과, 게이트 절연막(30)이 형성되지 않는 드리프트층(21) 표면에 형성된 필드 산화막(31)과, 채널 영역상으로부터 드리프트층(21)상에 걸쳐서, 게이트 절연막(30) 및 필드 산화막(31)을 거쳐서 형성된 게이트 전극(50)과, 게이트 전극(50) 및 필드 산화막(31)상에 형성된 층간 절연막(32)과, 층간 절연막(32)을 관통하여, 게이트 전극(50)에 도달하는 게이트 콘택트 홀(64)과, 게이트 콘택트 홀(64)상에 형성된 게이트 배선(76)과, 층간 절연막(32) 및 게이트 전극(50)을 관통하여, 웰 콘택트 영역(47)상에 형성된 오믹 전극(71)에 도달하는 웰 콘택트 홀(62)과, 층간 절연막(32) 및 게이트 전극(50)을 관통하여, 웰 콘택트 영역(46)상에 형성된 오믹 전극(71)에 각각 도달하는 소스 콘택트 홀(61)과, 소스 콘택트 홀(61)상에 형성된 소스 패드(75)를 구비한다. 이 소스 패드(75)는, 환언하면, 소스 영역(80)과 접속됨과 아울러, 제 1 웰 영역(41)과 주연 영역(42)에만 직접 접속되어 형성된 소스 전극이다.
제 2 웰 영역(43)은, 제 1 도전형의 드리프트층(21)의 표면으로부터 떨어진 위치에서 제 1 웰 영역(41)과 주연 영역(42)과 접속하고 있다. 그리고, 도 2에 나타내는 유닛 셀의 배치에 대해서는, 그 단면 방향에 의해서 도 4 및 도 5에 나타낸 바와 같이 상이한 단면 형상을 갖는다.
또한 도 5에 나타내는 경우에는, 도 4에 나타내는 경우와 단면 방향이 상이하지만, 제 2 웰 영역(43)이 단면에 나타나 있지 않은 것을 제외하면, 거의 마찬가지이기 때문에, 상세한 설명은 생략한다.
<A-2. 제조 방법>
다음에, 도 6 내지 도 15에 나타내는 모식적인 종단면도를 참조하여, 본 실시 형태 1에 따른 탄화규소 반도체 장치, 구체적으로는 탄화규소 MOSFET의 제조 방법에 대하여 기재한다. 또한, 도 6 내지 도 15에 나타내는 종단면도는, 소자 종단부를 포함하지 않는, 유닛 셀이 다수 배열된 임의의 위치에서, 예컨대, 도 3의 C-C'의 위치의 종단면도를 나타낸 것이다.
우선, 제 1 도전형의 탄화규소로 이루어지는 반도체 기판(20)을 준비한다. 반도체 기판(20)에는 탄화규소 이외에, 규소에 비해여 밴드 갭이 큰 다른 와이드 밴드 갭 반도체를 이용하더라도 좋다. 와이드 밴드 갭 반도체로서는, 탄화규소의 이외에, 예컨대, GaN이나 다이아몬드 등이 있다. 반도체 기판(20)은, c축 방향에 대하여 8°이하로 경사되어 있더라도 좋고, 혹은, 경사되지 않고 있더라도 좋으며, 어떠한 면 방향을 갖고 있더라도, 본 실시 형태 1의 효과에 영향을 미치지 않는다.
반도체 기판(20)의 상방에는 에피택셜 결정 성장층(불순물 농도는, 예컨대, 1×1013cm-3 내지 1×1018cm-3의 범위 내이며, 두께는 4㎛ 내지 200㎛임)으로 이루어지는 제 1 도전형의 드리프트층(21)을 갖는다.
그 후, 도 6을 참조하여, 포토리소그래피에 의해 가공된 레지스트 마스크 또는 산화막 마스크 등을 이용하여 불순물의 이온 주입을 행하고, 제 2 도전형의 제 1 웰 영역(41a)을 형성한다. 또한, 도 6에는, 상기 단면은 유닛 셀 열이 반주기 어긋나는 곳에 존재하는 제 1 웰 영역(41b)을 이해를 돕기 위해서 기재하고 있다.
주입 시의 반도체 기판(20)은 적극적으로 가열을 행하지 않더라도 좋고, 200℃ 내지 800℃에서 가열하여 행하더라도 좋다. 또한 주입 불순물로서는, 도전형이 n형인 경우에는 질소 또는 인이 적합하며, 도전형이 p형인 경우에는 알루미늄 또는 붕소가 적합하다.
또한, 제 1 웰 영역(41a)의 깊이는, 드리프트층(21)의 바닥면을 넘지 않도록 설정할 필요가 있고, 예컨대, 0.3㎛ 내지 2.0㎛의 범위 내의 값으로 한다. 또한, 제 1 웰 영역(41a)의 불순물 농도는 드리프트층(21)의 불순물 농도를 넘고 있고, 또한, 예컨대, 1×1015cm-3 내지 1×1019cm-3의 범위 내로 설정된다. 단, 드리프트층(21)의 최상위 표면 근방에 한해서는, 탄화규소 반도체 장치의 채널 영역에서의 도전성을 높이기 위해서, 제 1 웰 영역(41a)의 불순물 농도가 드리프트층(21)의 불순물 농도를 하회하고 있더라도 좋다.
또한, 제 1 웰 영역(41a)의 분포는, 도 7에 나타낸 바와 같이 깊이 방향으로 횡방향 넓이가 큰 형상이더라도(역테이퍼 형상), 도 8에 나타낸 바와 같이 깊이 방향으로 횡방향 넓이가 작은 형상이더라도(테이퍼 형상) 좋다. 특히, 제 1 웰 영역(41a)의 분포로서 최상위 표면측의 불순물 농도를 엷게, 내측이 진하게 되도록 불순물의 이온 주입에 의해서 형성한 경우, 내측에서의 주입 불순물의 횡방향으로의 산란이 커지기 때문에, 도 7과 같은 구조가 용이하게 얻어진다.
다음에, 도시하지 않지만 제 2 도전형의 주연 영역(42), 제 2 도전형의 JTE 영역(40)을 마찬가지로 불순물의 이온 주입에 의해서 형성한다. 또한, 제 1 웰 영역(41)과 주연 영역(42)의 불순물 농도 및 주입 깊이는, 동일하다면 1회의 사진 제판 처리에 의해서 패터닝하더라도 좋고, 그 경우, 처리 공정 수의 삭감이나 칩 비용의 저감으로 이어지지만, 동일하지 아니더라도 좋다. 즉, 채널의 전도에 기여하지 않는 주연 영역(42)에 있어서는, 소자의 스위칭에 의해서 유기되는 전하에 의한 전위 발생에 따른 소자 파괴를 방지하기 위해서 제 2 도전형의 도전율을 높게 할 목적으로, 보다 고농도로 제 2 도전형의 불순물을 주입하더라도 좋다.
또한 도 4에 나타낸 바와 같이, 주연 영역(42)과 JTE 영역(40)은, 드리프트층(21) 내에서 접속되어 있다. 또한 도 4에 나타낸 바와 같이, 제 1 웰 영역(41)과 주연 영역(42)은, 드리프트층(21) 내에서 직접 접속되어 있지 않다.
계속해서, 도 9에 나타낸 바와 같이, 포토리소그래피에 의해 가공된 레지스트 마스크 또는 산화막 마스크 등을 이용하여 불순물의 이온 주입을 행하고, 제 2 도전형의 제 2 웰 영역(43)을 형성한다. 제 2 웰 영역(43)의 깊이는, 드리프트층(21)의 바닥면을 넘지 않도록 설정하고, 예컨대, 0.3㎛ 내지 3.0㎛의 범위 내의 값으로 한다. 제 2 웰 영역(43)의 불순물 농도는, 드리프트층(21)의 불순물 농도를 넘고 있고, 또한, 예컨대, 1×1015cm-3 내지 1×1021cm-3의 범위 내로 설정되며, 보다 바람직하게는, 1×1016cm-3 내지 1×1019cm-3의 범위 내로 설정된다. 제 2 웰 영역(43)의 불순물 농도는, 제 1 웰 영역(41)의 불순물 농도와 상이하더라도 좋다. 제 2 웰 영역(43)은, 도 9에 나타낸 바와 같이, 제 1 웰 영역(41)과 동일한 깊이로 형성되어 있더라도 좋고, 도 10에 나타낸 바와 같이, 제 1 웰 영역(41a)보다도 깊게 형성되어 있더라도 좋다. 단 도 10에 있어서도, 제 1 웰 영역(41a)과 제 2 웰 영역(43)은, 제 1 웰 영역(41a)의 하부에서 접속되어 있다.
또한, 제 2 웰 영역(43)은, 제 1 웰 영역(41a, 41b) 사이의 JFET 영역에 형성되지만, 그 평면 배치 및 구조에 관해서는 후술한다.
제 2 웰 영역(43)은 제 1 웰 영역(41a)과는 동시에 형성되지 않는다. 또한, 제 2 웰 영역(43)은, 제 1 웰 영역(41a)과 주연 영역(42)을 접속하도록 형성된다.
다음에, 도 11에 나타낸 바와 같이, 포토리소그래피에 의해 가공된 레지스트 마스크 또는 산화막 마스크 등을 이용하여 불순물의 이온 주입을 행하고, 제 1 도전형의 소스 영역(80), 제 1 도전형의 필드 스토퍼 영역(도시하지 않음)을 형성한다. 제 1 도전형의 소스 영역(80)의 깊이에 관해서는, 그 바닥면이 제 1 웰 영역(41)의 바닥면을 넘지 않도록 설정되고, 그 불순물 농도의 값은, 제 1 웰 영역(41)의 불순물 농도의 값을 넘고 있고, 또한, 그 값은, 예컨대, 1×1017cm-3 내지 1×1021cm-3의 범위 내의 값으로 설정되어 있다.
또한, 제 1 웰 영역(41), 주연 영역(42)과 소스 패드(75)의 양호한 금속 접촉을 실현하기 위해서, 제 1 웰 영역(41), 주연 영역(42)의 불순물 농도보다도 높은 제 2 도전형의 불순물 농도를 갖는 웰 콘택트 영역(46), 웰 콘택트 영역(47)(도시하지 않음)을 이온 주입에 의해 형성한다. 또한, 상기 이온 주입은, 150℃ 이상의 기판 온도에서 실행되는 것이 바람직하다. 이러한 온도 범위로 함으로써, 시트 저항이 낮은 제 2 도전형의 층이 형성된다. 또한, 도 11 내지 도 15에 있어서, 제 1 웰 영역(41b)에서도 제 1 웰 영역(41a)과 마찬가지로 소스 영역(80) 및 웰 콘택트 영역(46)이 형성되지만, 여기서는 이해를 돕기 위해서 도시하지 않고 있다.
또한, 이 직후, 또는 지금까지의 주입 공정의 어느 부분에서, 또는 지금까지의 주입 공정의 처음에, 도 12에 나타낸 바와 같이 기판 전면에 제 1 도전형의 불순물을 이온 주입하고, 게이트 전극(50)하의 드리프트층(21) 표면에서, 드리프트층(21)의 불순물 농도보다도 높은 불순물 농도를 갖는 제 1 도전형의 제 2 불순물 영역으로서의 고농도층(85)을 형성하더라도 좋고, 도 13에 나타낸 바와 같이, 포토리소그래피에 의해 가공된 레지스트 마스크 또는 산화막 마스크 등을 이용하여 JFET 영역에 제 1 도전형의 불순물의 이온 주입을 행하고, 제 1 도전형의 제 2 불순물 영역으로서의 전류 제어층(86)을 형성하더라도 좋다. 이들은 어느 것이나 JFET 영역의 저항을 저감할 수 있기 때문에, 본 장치의 온 저항을 저감할 수 있다.
또한 고농도층(85) 및 전류 제어층(86)의 불순물 농도는, 제 1 웰 영역(41) 내의 제 2 도전형의 최대 불순물 농도보다도 낮고, 제 2 웰 영역(43) 내의 제 2 도전형의 최대 불순물 농도보다도 낮으며, 드리프트층(21) 내의 제 1 도전형의 불순물 농도보다도 높다. 그 값은, 예컨대, 1×1016cm-3 내지 1×1018cm-3의 범위 내로 설정되어 있고, 그 깊이 방향의 농도 분포는 같지 않더라도 좋다. 또한, 고농도층(85) 및 전류 제어층(86)은, 제 2 웰 영역(43)의 최상위 표면 깊이보다도 얕더라도 JFET 저항의 저감 효과를 얻지만, 도 12 및 도 13에 나타낸 바와 같이 제 1 웰 영역(41)의 깊이보다도 깊은 깊이까지 형성되어 있더라도 무방하다. 이 경우에는, JFET 저항의 감소와 함께, JFET 영역의 확산 저항이 감소함으로써, 탄화규소 반도체 장치의 온 저항이 감소한다. 특히, 도 12에 나타내는 고농도층(85)이 제 1 웰 영역(41)의 깊이보다도 깊게 형성되어 있는 구조에 의하면, 역바이어스 인가 시에서의 제 1 웰 영역(41)과 드리프트층(21)의 사이의 애벌런시 항복을 보다 안정하게 일으키게 하는 효과도 있다.
또한, 고농도층(85)은, 도 6에서 나타내는 이온 주입을 행하기 전에, 드리프트층(21)상에 에피택셜 성장된 것이더라도 좋다. 또한, 고농도층(85)과 전류 제어층(86)의 양쪽을 형성하더라도 좋다.
그 후, 아르곤 또는 질소 등의 불활성 가스 분위기, 또는, 진공 중에 있어서 1500℃ 내지 2200℃의 범위 내의 온도로 0.5분 내지 60분의 범위 내의 시간에서 열 처리를 행함으로써, 주입된 불순물이 전기적으로 활성화한다. 상기 열 처리 시에 있어서는, 드리프트층(21)의 표면, 또는 드리프트층(21)의 표면과 반도체 기판(20)의 이면과 단면을, 탄소로 이루어지는 막으로 덮어진 상태에서 행하더라도 좋다. 이와 같이 함으로써, 열 처리 시에서의 장치 내의 잔류 수분이나 잔류 산소 등에 의한 에칭에 의해 드리프트층(21)의 표면 조면화의 발생을 방지할 수 있다.
다음에, 열 산화에 의한 실리콘 산화막의 형성 및 불산에 의한 상기 산화막의 제거에 의해서 표면 변질층을 제거하여 청정한 면을 얻은 후에, 활성 영역만을 개구하여 그 이외의 영역을 실리콘 산화막으로 덮는 필드 산화막(31)을 CVD법 등에 의해서 퇴적하여, 패터닝을 행한다(도시하지 않음). 필드 산화막(31)의 막 두께는, 0.5㎛ 내지 2㎛이면 좋다.
다음에, 도 14에 나타낸 바와 같이, 예컨대, 열 산화법 또는 퇴적법 또는 그들의 이후에 NO나 N2O 등의 질화 가스 분위기나 암모니아 분위기에 있어서의 열 처리에 의해서, 게이트 절연막(30)을 형성한다.
그리고, 게이트 전극 재료로 되는 폴리실리콘을 CVD법에 의해 퇴적하고, 포토리소그래피 및 건식 에칭에 의해서 게이트 전극(50)을 패터닝하여, 도면에 나타내는 구조를 얻는다. 이 폴리실리콘에는, 인이나 붕소가 포함되고 저 시트 저항인 것이 바람직하다. 인이나 붕소는, 폴리실리콘제막 중에 취입되더라도 좋고, 이온 주입과 그 후의 열 처리에 의해서 활성화하는 것에 의해서도 좋다. 또한, 이 게이트 전극은 폴리실리콘과 금속 및 금속간 화합물의 다층막이더라도 좋다.
다음에, 도 15에 나타낸 바와 같이, 층간 절연막(32)을 CVD법 등에 의해서 퇴적한 후에, 예컨대, 건식 에칭법에 의해서, 소스 패드(75)에 의해 그 후에 충진되어야 할 소스 콘택트 홀(61), 웰 콘택트 홀(62)(도시하지 않음)을 형성한다. 여기서, 게이트 배선(76)(도시하지 않음)에 의해, 그 후에 충진되야야 할 게이트 콘택트 홀(64)(도시하지 않음)을 동시에 형성하더라도 좋다. 이와 같이 함으로써 프로세스 공정을 간략화할 수 있어, 칩 제조 시의 비용을 삭감할 수 있다.
다음에, 층간 절연막(32)이 개구되어 있는 소스 콘택트 홀(61), 웰 콘택트 홀(62)(도시하지 않음)과, 탄화규소가 나타나 있는 부분에 오믹 전극(71)을 형성한다. 오믹 전극(71)은, 소스 영역(80)과 웰 콘택트 영역(46), 웰 콘택트 영역(47)(도시하지 않음)의 오믹 접촉 형성에 사용된다. 이 오믹 전극(71)의 형성 방법으로서는, 기판 전면에 Ni를 주로 한 금속막을 제막한 후에, 600 내지 1100℃에서의 열 처리에 의해서 탄화규소와의 사이에 실리사이드를 형성하고, 층간 절연막(32)상에 잔류한 Ni를 주로 한 금속막을, 질산이나 황산이나 염산이나 그들의 과산화수소수와의 혼합액 등을 이용한 습식 에칭에 의해 제거함으로써 형성할 수 있다.
또한, 오믹 전극(71)을 형성하는 과정에서, 반도체 기판(20)의 이면에 마찬가지의 금속막을 제막한 후에, 열 처리를 행하여 이면의 오믹 전극(72)을 형성하더라도 좋다. 이와 같이 함으로써, 탄화규소의 반도체 기판(20)과 이후에 제막하는 드레인 전극(77) 사이에서 양호한 오믹 접촉이 형성된다.
또한, 오믹 전극(71)은 그 모든 부분에서 동일한 금속간 화합물로 이루어져 있더라도 좋고, p형 n형의 각각에 적합한 개개의 금속간 화합물로 이루어져 있더라도 좋다. 즉, 오믹 전극(71)은 제 1 도전형의 소스 영역(80)에 대하여 충분히 낮은 오믹 콘택트 저항을 갖고 있는 것이, 제작되는 MOSFET의 온 저항 저감에 중요하지만, 동시에 제 2 도전형의 웰 콘택트 영역(46), 웰 콘택트 영역(47)(도시하지 않음)에 대해서도, MOSFET에 내장하여 제작되는 바디 다이오드의 순방향 특성 개선을 위해 저 콘택트 저항인 것이 요구되기 때문이다. 이것은, 사진 제판 기술을 이용하여 금속막의 패터닝을 각각에서 행함으로써 실현 가능하다.
또한, 층간 절연막(32)상에 잔류한 Ni를 주로 한 금속막을 제거한 후에, 재차 열 처리를 행하더라도 좋다. 여기서는 이전의 열 처리보다도 고온에서 행함으로써, 보다 저 콘택트 저항인 오믹 접촉이 형성된다.
또한, 이전의 공정에서 게이트 콘택트 홀(64)(도시하지 않음)이 형성되어 있으면, 게이트 콘택트 홀(64)의 바닥면에 존재하는 게이트 전극(50)에 실리사이드층이 형성된다. 이전의 공정에서 게이트 콘택트 홀(64)을 형성하지 않고 있으면, 계속해서 사진 제판과 에칭에 의해서, 게이트 배선(76)(도시하지 않음)에 의해 그 후에 충진되야야 할 게이트 콘택트 홀(64)을 형성한다.
계속해서, Al, Cu, Ti, Ni, Mo, W, Ta나 그들의 질화물이나 그들의 적층막이나 그들의 합금으로 이루어지는 배선 금속을 스퍼터법이나 증착법에 의해서 형성하고, 그 후에 패터닝을 행함으로써 게이트 배선(76), 게이트 패드(78)(도 1 참조), 소스 패드(75)를 형성한다. 또한, 이면의 오믹 전극(72)상에 Ti나 Ni나 Ag나 Au 등의 금속막을 형성하여 드레인 전극(77)을 형성함으로써, 도 15에서 도시되는 탄화규소 MOSFET가 완성된다.
또한, 본 공정에서의 종단 영역을 포함하는 단면 구조가 도 4 및 도 5이다. 또한 도시하지 않지만, 표면측을 실리콘 질화막이나 폴리이미드 등의 보호막으로 덮고 있더라도 좋다. 그들은, 게이트 패드(78) 및 소스 패드(75)의 적절한 위치에서 개구되어, 외부의 제어 회로와 접속할 수 있도록 되어 있다.
<A-3. 동작>
다음에, 본 실시 형태에 의해 제작되는 탄화규소 반도체 장치의 동작과, 제 2 웰 영역(43)의 평면 배치에 대하여 기재한다.
본 실시 형태 1의 탄화규소 반도체 장치는, MOSFET를 구성하는 복수의 유닛 셀과, 그들을 둘러싸는 pn 다이오드가 전기적으로 병렬로 접속되어 있다. 이 유닛 셀의 평면적인 배치는, 예컨대, 도 2에서 나타낸 것을 포함해서 도 16 내지 도 18에 나타낸다. 도 16 내지 도 18은 드리프트층(21)의 최상위 표면 근방의 일부를 도시하고 있고, 도 16은 도 1 내지 도 5에서 나타낸 사각형 셀이 번갈아서 배치된 것, 도 17은 사각형 셀이 등간격으로 배치된 것, 도 18은 육각형 셀이 가장 밀집하게 충진되어 배치된 것이다.
제 1 웰 영역(41)의 갭에는 드리프트층(21)이 존재하고 있고, 그 바로 위에는, 게이트 절연막(30) 및 게이트 전극(50)이 존재하고 있다(도 4 참조).
그런데, 게이트 전극과 드레인 전극 사이의 귀환 용량은, 상기 갭 영역의 면적에 실질적으로 비례하고, 또한, 귀환 용량이 클수록 MOSFET의 스위칭 동작 시에서의 손실(스위칭 손실)이 커지는 것이 알려져 있다. 도 15의 D로 둘러싸는 영역을 보면, 쌍으로 이루어지는 제 1 웰 영역(41a, 41b)의 간극에 제 2 웰 영역(43)이 존재함으로써, 실효적인 상기 갭 영역의 면적이 감소하여, 귀환 용량이 작게 되는 효과가 있다. 즉, 스위칭 손실을 저감시키는 것이 가능해진다.
이 제 2 웰 영역(43)의 평면 배치에 대하여 말한다. 도 2 및 도 16 내지 도 18에 나타내는 셀 구조를 유닛 셀에 가지는 종형의 MOSFET에서, 드레인 전극(77)에 역바이어스가 인가된 오프 상태를 유지할 때, JFET 영역 바로 위에 존재하는 MOS 구조의 게이트 절연막(30)에 고 전계가 유기된다. 가장 고 전계로 되는 개소는, 제 1 웰 영역(41)으로부터 JFET 영역으로 연장하는 공핍층에 의한 차폐 효과가 약해지는, 도 16 내지 도 18에 각각 E로 나타내는 지점이다. 즉, 인접하는 복수의 제 1 웰 영역(41)과의 거리의 총합이 최소로 되는 평면 시점상의 위치를 덮도록 하는 지점이다.
특히, 실제의 제조 프로세스에 있어서는, 사진 제판에 있어서의 레지스트 패턴 정밀도에 의존하며, 도 19 내지 도 21에 각각 나타낸 바와 같이, 제 1 웰 영역(41) 등의 패턴 코너가 둥근 형태를 갖는 것이 통상적이다. 따라서, 지점 E에서의 전계 강도는, 도 16 내지 도 18에 나타내는 경우보다도 더 높아지게 된다.
그 형태를 도 30에 나타낸다. 도 30은, 제 1 웰 영역(41)을 형성하는 Al 주입 직후의 탄화규소 반도체 표면의 전자 현미경 사진이다. 코너가 뾰족한 정방형의 크롬 마스크(개방) 패턴을 이용하고 있지만, 사진 제판 후의 레지스트 패턴에 있어서 코너에 반경 0.5㎛ 정도의 둥근 형태를 갖기 때문에, 제 1 웰 영역(41)도 이것을 반영하여, 둥근 형태를 갖는 구조가 형성되어 있음을 알 수 있다.
따라서, E를 포함하는 근방을 제 2 도전형의 층으로 덮는 것이, 게이트 절연막(30)에 인가되는 전계를 약하게 하여, 게이트 절연막(30)의 신뢰성 확보의 관점에서도 바람직하다.
그 지점 E를 덮으면서, 제 1 웰 영역(41)을 서로 접속시키는 제 2 웰 영역(43)의 평면적인 배치(기판 표면으로의 투영도)를 도 22 내지 도 25에 나타낸다. 이들에 대응하는 실제의 배치를 도 26 내지 도 29에 각각 나타낸다.
도 22, 도 23에 나타내는 사각형 셀이 교대로 배치되어 있는 경우에는, 제 1 웰 영역(41)의 셀의 인접하는 2개의 영역의 정점과 대향하는 셀의 중앙을 연결하는 삼각형의 중심 위치 E를 포함하도록, 도 22에서 도시하는 사각형이나 도 23에서 도시하는 삼각형의 제 2 웰 영역(43)을 들 수 있다. 제 2 웰 영역(43)의 면적은 도 22 쪽이 크기 때문에, 귀환 용량의 저감 효과가 큰 한편, 도 23에 있어서는 JFET 영역을 차폐하는 영역이 적기 때문에, JFET 영역의 온 동작 시의 저항 증가를 억지할 수 있다.
도 24의 사각형 셀 및 도 25의 육각형 셀에 있어서는, 제 1 웰 영역(41)의 셀의 인접하는 4개 내지 3개의 영역의 정점을 연결하는 사각형 내지 삼각형의 중심 위치를 포함하도록, 도 24에서 나타내는 사각형이나 도 25에서 나타내는 삼각형을 들 수 있다.
도 31에, 도 27의 구조를 실제로 제작한 탄화규소 반도체 표면의 전자 현미경 사진을 나타낸다. 둥근 형태를 갖는 사각형의 제 1 웰 영역(41)에 대하여, 인접하는 제 1 웰 영역(41) 사이에 삼각형의 제 2 웰 영역(43)이 형성되고, 제 2 웰 영역(43)이 제 1 웰 영역(41)을 서로 접속시키고 있다. 제 2 웰 영역(43)을 배치함으로써, 제 1 웰 영역(41)의 코너가 둥근 형태를 갖는 것에 의하는 지점 E(도 23 참조)에 있어서의 전계 강도 상승을 억제하고, 또한 귀환 용량을 저감할 수 있다.
본 발명의 특징적인 점은, 도 22 내지 도 25에 도시한 바와 같이, 제 1 웰 영역(41)을 제 2 웰 영역(43)에 의해서 접속함으로써, 귀환 용량의 저감이나 게이트 절연막(30)으로의 고 전계 인가 억지에 의한 신뢰성 향상, 또한, 바디 다이오드의 접합 면적 증가에 의한 순방향 전류의 증가 등의 효과를 얻는 것인다. 또한, 도 4, 도 5나 도 15에 나타낸 바와 같이, 제 2 웰 영역(43)이 드리프트층(21)의 최상위 표면에 존재하지 않음으로써, 온 저항의 큰 증대를 생기게 하지 않고 귀환 용량의 저감을 행할 수 있다.
도 22 내지 도 25에 나타내는 제 2 웰 영역(43)이 드리프트층(21)의 최상위 표면까지 연장하고 있으면, 제 1 웰 영역(41)과 소스 영역(80) 및 JFET 영역에 의해서 표면에 형성되는 채널의 일부를 제 2 도전형 영역에 폐색하여 버림으로써 단위 셀 면적 당 채널 폭을 감소시키고, 또한, JFET 영역에 온 동작 시에 게이트 전계에 의해서 유기되는 캐리어의 생성 영역을 없앰으로써 온 저항을 증가시킨다.
본 발명은 제 2 웰 영역(43)이 드리프트층(21)의 표면에 존재하지 않기 때문에, 이러한 불량을 발생시키지 않으므로, 온 저항의 큰 증대를 생기게 하지 않고 귀환 용량의 저감을 행할 수 있는 특징이 있다.
이러한 제 2 웰 영역(43)의 구조는, 도 32의 수치 계산 결과에 나타낸 바와 같이, 탄화규소로 이루어지는 드리프트층(21)에, 예컨대, Al의 700keV 주입을 행함으로써 JFET 영역의 n형층을 가지면서, 약 깊이 0.3㎛ 내지 1.0㎛까지를 p형층, 또한 1.0㎛으로부터 내측에서 n형층이라고 하는 구조를 제작할 수 있다. 여기서, 도면의 종축은 Al 농도를 나타내고, 횡축은 표면으로부터의 깊이(nm)를 나타낸다. 드리프트층(21)의 최상위 표면까지 연장하지 않도록, p형층이 형성된다. 또한, 본 계산에서는 드리프트층의 불순물 농도를 2×1016cm-3로 했다. 특히 탄화규소중의 불순물의 열 확산이 종래의 실리콘 중의 열 확산에 비해 적고, 고온의 활성화 열 처리를 실시하더라도 주입 시의 분포를 거의 유지하여, 열 확산에 의한 불순물 농도의 평활화가 억지되기 때문에, 도 1 내지 도 5나 도 6 내지 도 15에서 나타낸 제 2 웰 영역(43)의 구조가 용이하게 제작된다.
<A-4. 효과>
본 발명에 따른 실시 형태 1에 의하면, 반도체 장치에 있어서, 제 1 도전형의 반도체 기판(20)과, 반도체 기판(20) 표면상에 형성된 제 1 도전형의 드리프트층(21)과, 드리프트층(21) 표면에 선택적으로 복수 형성된 제 2 도전형의 제 1 웰 영역(41)과, 각 제 1 웰 영역(41) 표면에 선택적으로 형성된 영역으로서, 상기 영역과 드리프트층(21)에 개재되는 각 제 1 웰 영역(41) 표면을 채널 영역으로서 규정하는 제 1 도전형의 소스 영역(80)과, 채널 영역상으로부터 드리프트층(21)상에 걸쳐서, 절연막인 게이트 절연막(30)을 거쳐서 형성된 게이트 전극(50)과, 게이트 전극(50)하의 드리프트층(21) 내부에서 매몰하고, 또한, 서로 인접하는 각 제 1 웰 영역(41)의 각각과 접속하여 형성되고, 평면 시점에서 복수의 제 1 웰 영역(41) 사이의 영역의 일부를 덮는 복수의 제 2 도전형의 제 2 웰 영역(43)과, 소스 영역(80)과 접속됨과 아울러, 제 1 및 제 2 웰 영역(41, 43) 중 제 1 웰 영역(41)에만 직접 접속되어 형성된 소스 전극과, 반도체 기판(20) 이면에 형성된 드레인 전극(77)을 구비함으로써, 채널 영역으로 되지 않는 위치에 제 2 웰 영역(43)을 형성하고, 채널 폭의 감소에 의한 채널 저항, JFET 저항의 증가를 초래하지 않고 귀환 용량을 저감하여, 반도체 장치의 온 손실, 스위칭 손실을 저감하는 것이 가능해진다.
또한, 본 발명에 따른 실시 형태 1에 의하면, 반도체 장치에 있어서, 제 1 웰 영역(41)과 제 2 웰 영역(43)은, 제 2 도전형의 불순물 농도 분포가 상이함으로써, 채널 특성에 영향을 주지 않고 귀환 용량을 저감하는 것이 가능해진다.
또한, 본 발명에 따른 실시 형태 1에 의하면, 반도체 장치에 있어서, 제 2 웰 영역(43)은, 자신이 접속하는 복수의 제 1 웰 영역(41)과의 거리의 총합이 최소로 되는 평면 시점상의 위치를 덮도록 형성됨으로써, 역바이어스 시에서의 게이트 절연막(30)으로의 고 전계 인가가 억제되어, 게이트 절연막(30)의 신뢰성이 향상한다.
또한, 본 발명에 따른 실시 형태 1에 의하면, 반도체 장치에 있어서, 게이트 전극(50)하의 드리프트층(21) 표면에서, 드리프트층(21)의 불순물 농도보다도 높은 불순물 농도를 갖는 제 1 도전형의 제 2 불순물 영역인 고농도층(85), 전류 제어층(86)을 더 구비함으로써, JFET 영역의 저항을 저감하는 것이 가능해진다.
또한, 본 발명에 따른 실시 형태 1에 의하면, 반도체 장치에 있어서, 반도체 기판(20)이 와이드 밴드 갭 반도체에 의해 구성되는 것에 의해, 내전압성이 향상하여, 허용 전류 밀도가 높아지기 때문에, 반도체 장치의 소형화가 가능해진다. 또한 전력 손실이 낮게 되기 때문에, 반도체 장치의 고 효율화가 가능하다.
<B. 실시 형태 2>
<B-1. 구성>
도 33 내지 도 35는, 본 실시 형태 2에 따른 탄화규소 반도체 장치, 구체적으로는 탄화규소 MOSFET의 유닛 셀을 나타내는 도면이며, 도 36 내지 도 40은, 본 실시 형태 2에 따른 탄화규소 반도체 장치, 구체적으로는 탄화규소 MOSFET의 유닛 셀과 제 2 웰 영역(43)의 평면 배치를 나타내는 도면(기판 표면으로의 투영도)이다.
본 실시 형태 2에 있어서는, 드리프트층(21) 표면에서의 제 1 웰 영역(41)과 소스 영역(80)의 간극으로 정의되는 채널 길이가 유닛 셀 내에 걸쳐서 서로 동일하다.
즉, 도 33에 나타내는 사각형의 유닛 셀의 코너부에서는, 지점 J를 중심으로 하는 90°의 원호 패턴(반경 r1 및 반경 r2)에 의해서 각각 제 1 웰 영역(41) 및 소스 영역(80)이 형성된다.
또한, 도 34에 나타내는 육각형의 유닛 셀의 코너부에서는, 지점 J를 중심으로 하는 60°의 원호 패턴(반경 r1 및 반경 r2)에 의해서 각각 제 1 웰 영역(41) 및 소스 영역(80)이 형성된다.
또한, 도 35에 나타내는 원형의 유닛 셀에 있어서는, 유닛 셀의 중심으로 되는 지점 J를 중심으로 하는 원호 패턴(반경 r1 및 반경 r2)에 의해서 각각 제 1 웰 영역(41) 및 소스 영역(80)이 형성된다.
<B-2. 동작>
이러한 제 1 웰 영역(41) 및 소스 영역(80)을 형성함으로써, 유닛 셀 내에서의 채널 길이가 균일화된다. 종래의, 예컨대, 도 16에 나타내는 정방형의 유닛 셀의 코너부에서는, 코너부 이외의 장소에 비해 제 1 웰 영역(41)과 소스 영역(80)의 간극이 최대로 1.41배 길게 되어 있고, 이 부분에서의 채널 저항이 높아지고 있었다. 또한 코너의 정점 근방에서는, 코너를 형성하는 2 변(2 방향)으로부터의 거리가 최단으로 되어 전류 집중이 발생하고 있었다. 즉, 코너부에서는 온 전류의 분포가 불균일하며, 소자 신뢰성의 관점에서는 문제였다. 본 실시 형태에 의한 유닛 셀 구조에 있어서는, 채널 길이가 유닛 셀 내에 걸쳐서 일정하기 때문에, 과도한 전류 집중이 발생하지 않고, 소자의 신뢰성을 향상시키는 효과를 얻는다.
또한, 이러한 제 1 웰 영역(41) 및 소스 영역(80)의 형성 방법에 관해서는, 각각 개개의 마스크를 이용한 불순물의 이온 주입에 의해서도 좋지만, 제 1 웰 영역(41)의 마스크를 이용한 웰 주입 처리 후에, 마스크를 채널 길이분만큼 두껍게 하여 소스 주입의 마스크로 해도 좋고, 소스 영역(80)의 마스크를 이용한 소스 주입 처리 후에, 채널 길이분만큼 가늘게 하여 웰 주입의 마스크로 해도 좋다. 예컨대, 다결정 실리콘을 이용한 웰 주입 마스크에 대하여, 주입 처리 후에 산화 처리를 실시하여 다결정 실리콘의 주위에 열 산화막을 형성하여 복합 마스크로서 소스 주입을 행함으로써, 체적 증가분에 대응한 채널 길이를 실현할 수 있다. 또한, 실리콘 산화막이나 포토레지스트를 이용한 소스 주입 마스크에 대하여, 주입 처리 후에 산화막이나 레지스트의 등방성 에칭을 행한 후에 웰 주입을 행함으로써, 체적 감소분에 대응한 채널 길이를 실현할 수 있다.
이러한 채널 길이 결정의 자기 정합 방법은, 유닛 셀의 중심에 대하여 대칭성이 우수한 도 35에 나타내는 원형의 유닛 셀 구조에 있어서, 일정한 채널 길이를 실현하는 데에 있어서 보다 효과를 얻는다. 이것은, 산화나 에칭 등의 화학적인 방법에 의해서 주입 마스크의 구조 변형을 행하는 경우, 코너부와 직선 부분에서는 반응 속도가 상이한 것이 종종 발생하기 때문에, 반드시 전체 방향으로 동일한 길이만큼 체적 증가 또는 체적 감소하는 것은 아니고, 결과로서 채널 길이의 언밸런스를 초래하기 때문이다.
또한, 도 33과 도 34에 나타내는 사각형 및 육각형의 코너부의 곡율 반경은, 제 1 웰 영역(41)보다도 작은 소스 영역(80)에 있어서 0.5㎛ 이상이면, 종래의 사진 제판 기술에 의해서 충분히 해상할 수 있다. 또한, 곡율 반경을 너무 크게 하면, 사각형 및 육각형의 원래의 채널 폭에 비해 감소 폭이 커져, 채널 저항을 증대시키기 때문에, 소스 영역(80)의 곡율 반경으로서 2.0㎛ 정도이면 좋다.
그런데, 채널 길이를 일정하게 하기 위해서는, 사각형의 소스 영역(80)의 코너부를 90°, 또는 육각형의 소스 영역의 코너부를 120°그대로 하여 둥근 형태를 갖게 하지 않고, 제 1 웰 영역(41)의 코너부에만 둥근 형태를 갖게 하는 유닛 셀 구조도 생각할 수 있다. 그러나, 실시 형태 1에서 나타낸 바와 같이, 상기와 같은 예각 패턴을 주입 마스크로서 제작하는 것은 용이하지 않고, 도 30에 나타낸 바와 같이 둥근 형태를 갖는 것이 통상적이며, 결과로서 채널 길이가 일정하게 되지 않는다. 예컨대, 예각 패턴의 주입 마스크를 형성할 수 있었다고 해도, 온 전류는 소스 영역(80)의 코너부에 집중하게 되고, 신뢰성의 관점에서는 바람직하지 않다.
그런데, 도 33 내지 도 35에 나타내는 제 1 웰 영역(41)과 같은 코너부에 둥근 형태를 갖게 한 유닛 셀 구조에 있어서는, 도 36 내지 도 40에 나타낸 바와 같이, 둥근 형태를 갖지 않는 구조에 비해 제 1 웰 영역의 간극(JFET 길이)이 일부에서 증가하고, JFET 개구 영역에 따른 전계가 증가할 우려가 있다. 여기서, 본 발명에서 나타내는 제 2 웰 영역(43)을 배치함으로써 고 전계 인가를 억제하여, 게이트 산화막의 신뢰성 열화를 억제하는 효과를 얻는다. 본 구조에 의해서 귀환 용량이 저감되고, 또한 바디 다이오드의 접합 면적이 증가함으로써, 바디 다이오드의 순방향 전류가 증가되는 것은 말할 필요도 없다.
<B-3. 효과>
본 발명에 따른 실시 형태 2에 의하면, 반도체 장치에 있어서, 제 1 웰 영역(41)과 소스 영역(80)의 간극이 드리프트층(21) 표면에 걸쳐서는 서로 동일하기 때문에, 온 동작 시에서의 채널 영역의 온 전류 분포가 균일화되어, 소자의 신뢰성이 향상한다.
또한, 본 발명에 따른 실시 형태 2에 의하면, 반도체 장치에 있어서, 제 1 웰 영역(41)이 원형인 경우 유닛 셀의 중심에 대하여 대칭성이 우수하기 때문에, 자기 정합 방법을 이용한 마스크의 형성에 의해 일정한 채널 길이를 실현할 수 있다.
<C. 실시 형태 3>
<C-1. 구성>
도 41 내지 도 43은, 본 실시 형태 3에 따른 탄화규소 반도체 장치, 구체적으로는 탄화규소 MOSFET의 유닛 셀의 평면 배치를 나타내는 도면(기판 표면으로의 투영도)이다.
본 실시 형태 3에 있어서는, 독립된 복수의 제 2 웰 영역(43) 사이의 드리프트층(21) 내부에 매몰하고, 또한, 서로 인접하는 각 제 2 웰 영역(43)의 각각과 접속하여 형성된 제 3 웰 영역(44)을 더 구비한다.
여기서, 제 3 웰 영역(44)은 JFET 영역 또는 그 아래쪽에 존재하고, 드리프트층(21) 표면에는 존재하지 않고 있다. 또한, 제 2 웰 영역(43)과 동일한 깊이, 또는 제 2 웰 영역(43)보다도 깊게 존재하고 있다.
즉, 제 3 웰 영역(44)은 제 1 웰 영역(41)은 직접 접속하지 않고 있다. 또한, 제 3 웰 영역(44)은 주연 영역(42)은 직접 접속하지 않고 있다.
<C-2. 동작>
이러한 제 3 웰 영역(44)을 형성함으로써, 귀환 용량의 더한 저감에 의한 스위칭 손실의 저감이 도모된다. 또한, 바디 다이오드의 접합 면적이 더 증가함으로써, 순방향 전류의 증가가 도모된다.
또한, 제 2 웰 영역(43)이 제 1 웰 영역(41)과 바닥면 근방에서 접하고, 제 3 웰 영역(44)이 제 2 웰 영역(43)의 바닥면 근방에서 접하도록 하는 구조로 함으로써 제 3 웰 영역(44)을 삽입한 것에 의한 JFET 영역의 협착화가 완화된다. 즉, 제 1 웰 영역(41)과 제 3 웰 영역(44)의 갭이 기판내 방향으로 넓어지기 때문에, JFET 저항의 대폭적인 증가를 방지할 수 있다. 또한, 도 44 내지 도 46에 나타내는 기판 표면으로의 투영도로 보았을 때의 제 3 웰 영역(44)의 배치, 즉, JFET 영역이 제 3 웰 영역(44)에서 모두 매립된 구조로 하는 것도, 귀환 용량의 더한 저감을 위해 효과적이다.
도 45의 평면 구조에 대하여, 도 47 내지 도 49에 구체적으로 설명한다. 도 47 내지 도 49는, 도 45에 있어서의 F-F' 사이, G-G' 사이, H-H' 사이의 단면 구조를 나타내고 있다. 즉, 제 2 웰 영역(43)은 도 48에 나타낸 바와 같이, 제 1 웰 영역(41)과 그 아래쪽에서 접속되어 있다. 제 3 웰 영역(44)은 도 49에 나타낸 바와 같이, 제 2 웰 영역(43)과 그 아래쪽에서 접속되어 있다. 도 47에 나타낸 바와 같이, JFET 개구 영역은 그 아래쪽의 제 3 웰 영역(44)에 의해서 그 투영면이 덮어져 있지만, 도 47의 K로 나타낸 바와 같이, 제 1 웰 영역(41)과 제 3 웰 영역(44)의 사이에 갭을 설치하여 배치할 수도 있다. 이와 같이 함으로써, 상기 갭을 온 전류가 흐르기 때문에, 소자가 온하지 않게 되는 불량을 생기게 하는 일없이, 귀환 용량의 대폭적인 저감이 가능하다. 또한, JFET 영역의 개구 영역을 입체적으로 넓히게 되어, 온 저항을 저감할 수 있다. 또한, 도 47 내지 도 49에 있어서 나타내는 구성은, 제 3 웰 영역(44)을 갖는 것을 제외하고는 실시 형태 1에 나타낸 구성과 마찬가지이기 때문에, 다른 구성의 상세한 설명을 생략한다.
<C-3. 효과>
본 발명에 따른 실시 형태 3에 의하면, 반도체 장치에 있어서, 제 2 웰 영역(43)을 복수 구비하며, 복수의 제 1 웰 영역(41) 사이의 드리프트층(21) 내부에 매몰하고, 또한, 서로 인접하는 각 제 2 웰 영역(43)의 각각과 접속하여 형성된 제 2 도전형의 제 3 웰 영역(44)을 더 구비함으로써, 귀환 용량과 스위칭 손실의 저감이 가능하게 되고, 또한 바디 다이오드의 온 전류를 크게 할 수 있다.
또한, 본 발명에 따른 실시 형태 3에 의하면, 반도체 장치에 있어서, 제 3 웰 영역(44)의 상면은, 제 1 웰 영역(41)의 하면보다도 아래쪽에 형성됨으로써, JFET 영역의 개구 영역을 입체적으로 넓힐 수 있기 때문에, 온 저항을 저감할 수 있다.
또한, 본 발명에 따른 실시 형태 3에 의하면, 반도체 장치에 있어서, 제 2 웰 영역(43) 및 제 3 웰 영역(44)은, 평면 시점에서 복수의 제 1 웰 영역(41) 사이의 영역을 모두 덮도록 형성됨으로써, 귀환 용량의 더한 저감이 가능해진다.
<D. 실시 형태 4>
<D-1. 구성>
도 50은, 본 실시 형태 4에 따른 탄화규소 반도체 장치, 구체적으로는 탄화규소 MOSFET의 유닛 셀의 단면 구조를 나타내는 도면이다.
본 실시 형태 4에 있어서는, 제 2 웰 영역(43)을 불순물의 주입으로 형성했을 때에, 여기서 이용한 주입 마스크를 그대로 이용하여 제 1 도전형의 불순물을 연속적으로 주입하고, 제 1 도전형의 제 1 불순물 영역으로서의 전류 확산층(83)을 설치한 것에 특징이 있다. 전류 확산층(83)은, 드리프트층(21)보다도 높은 불순물 농도를 갖고, 구체적으로는 예컨대, 2×1013cm-3 내지 2×1018cm-3의 범위 내이며, 그 깊이는 드리프트층(21)을 넘지 않고, 기껏해야 1㎛이다. 또한, 도 50에서 나타내는 구성은, 전류 확산층(83)을 갖는 것을 제외하고는 실시 형태 1에 나타낸 구성과 마찬가지이기 때문에, 다른 구성의 상세한 설명을 생략한다.
<D-2. 동작>
제 2 웰 영역(43)의 형성과 동일한 마스크를 이용한 자기 정합적인 방법에 의해서 전류 확산층(83)을 설치하는 것에 의해, 온 동작 시에 JFET 영역을 통과한 전류가 저저항인 전류 확산층(83)이 존재하는 횡방향으로 넓어지기 쉽게 되기 때문에, JFET 확산 저항을 저감할 수 있다. 특히, 전류 확산층(83)을 제 1 도전형의 불순물의 주입에 의해서 형성함으로써, 주입 시의 횡방향 확산의 효과에 의해서, 동일한 주입 마스크를 이용하고 있더라도 제 2 웰 영역(43)보다도 횡방향으로 보다 넓어진 영역을 제작할 수 있기 때문에, JFET 저항의 저감 효과가 보다 현저하게 된다.
또한, 이 제 1 도전형의 불순물의 주입 시에, 기판 표면에 대하여 연직 방향에서 수평 방향으로 약간 경사한 각도로 주입(경사 주입)함으로써, 횡방향 확산을 더 갖게 하여 전류 확산층(83)을 제작하더라도 좋다.
이러한 전류 확산층(83)의 확산 구조는, 도 51의 수치 계산 결과에 나타낸 바와 같이, 탄화규소로 이루어지는 드리프트층(21)에, 예컨대, 알루미늄의 700keV 주입에 의한 p형층과 질소의 1.3MeV 주입에 의한 n+형층 형성을 행함으로써 약 깊이 0.3㎛ 내지 1.0㎛까지의 제 2 웰 영역(43)의 형성과, 거기로부터 1.3㎛ 정도까지의 전류 확산층(83)이라고 하는 종구조를 제작할 수 있다. 여기서, 도면의 종축은 Al 또는 N 농도를 나타내고, 횡축은 표면으로부터의 깊이(nm)를 나타낸다. 특히 탄화규소 중의 불순물의 열 확산이 종래의 실리콘 중의 열 확산에 비해 적고, 고온의 활성화 열 처리를 실시하더라도 주입 시의 분포를 거의 유지하여, 열 확산에 의한 불순물 농도의 평활화가 억지되기 때문에, 도 51로 나타내는 바와 같은 구조가 용이하게 제작된다.
또한, 실시 형태 3에서 나타낸 제 3 웰 영역(44)을 형성 시에, 마찬가지의 자기 정합적인 방법에 의해서, 제 3 웰 영역(44)의 아래쪽에 제 1 도전형의 전류 확산층(83)을 형성하더라도, 마찬가지의 효과를 얻는다.
<D-3. 효과>
본 발명에 따른 실시 형태 4에 의하면, 반도체 장치에 있어서, 제 2 웰 영역(43) 및/또는 제 3 웰 영역(44)의 아래쪽에 형성된 드리프트층(21)의 불순물 농도보다도 높은 불순물 농도를 갖는 제 1 도전형의 제 1 불순물 영역인 전류 확산층(83)을 더 구비함으로써, JFET 영역의 확산 저항을 저감할 수 있다.
또한, 본 실시 형태 1, 2, 3, 4에서 나타내는 상기 효과는, 그 구조를 형성하기 위한 제조 방법에 의해 효과에 영향을 미치지는 않는다. 따라서, 본 실시 형태 1, 2, 3, 4에서 일례로서 기재한 제조 방법 이외의 제조 방법을 이용하여 본 장치를 제작했다고 해도, 기술한 효과에 영향을 주는 것은 아니다.
이상, 본 발명의 실시 형태를 구체적으로 개시하여 기술했지만, 이상의 기술은 본 발명의 적용 가능한 국면을 예시한 것이며, 본 발명은 이것에 한정되는 것이 아니다. 즉, 기술한 국면에 대하는 다양한 수정이나 변형예를, 본 발명의 범위로부터 일탈하지 않는 범위 내에서 생각하는 것이 가능하다.
또한, 본 발명에 있어서는, 반도체 소자가 종형의 MOSFET인 경우를 개시하고 있지만, 예컨대 도 4에 나타내는 반도체 기판(20)과 이면측의 오믹 전극(72)의 사이에 제 2 도전형으로 이루어지는 컬렉터층을 설치함으로써, IGBT의 셀 영역을 갖는 반도체 소자를 구성하더라도 기술한 본 발명의 효과가 마찬가지로 얻어진다. 따라서, 본 발명의 효력이 미치는 사정 범위는, MOSFET 혹은 IGBT 등의 MOS 구조를 갖는 스위칭 소자로서의 반도체 소자라고 할 수 있다.
또한, 본 발명에 있어서는, 실시 형태 1, 2, 3, 4에서 기재한 MOS 구조를 갖는 반도체 소자 자체를 협의의 의미로 「반도체 장치」라고 정의하는 것 이외에, 예컨대, 상기 반도체 소자를, 상기 반도체 소자에 대하여 역병렬로 접속되는 프리휠(freewheel) 다이오드 및 상기 반도체 소자의 게이트 전압을 생성?인가하는 제어 회로 등과 함께 리드 프레임에 탑재하여 밀봉해서 이루어지는 인버터 모듈과 같은, 상기 반도체 소자를 조합하여 응용해서 이루어지는 파워 모듈 자체도, 광의의 의미로 「반도체 장치」라고 정의한다.
본 발명은 구체적으로 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시이고, 본 발명이 그에 한정되는 것은 아니다. 예시되어 있지 않은 무수의 변형예가, 본 발명의 범위로부터 벗어나지 않고 상정될 수 있는 것으로 해석된다.
(산업상의 이용가능성)
본 발명은, 예컨대, 인버터와 같은 전력 변환기에 적용하는데 적합하다.
20 : 반도체 기판
21 : 드리프트층
30 : 게이트 절연막
31 : 필드 산화막
32 : 층간 절연막
40 : JTE 영역
41, 41a, 41b : 제 1 웰 영역
42 : 주연 영역
43 : 제 2 웰 영역
44 : 제 3 웰 영역
46, 47 : 웰 콘택트 영역
50 : 게이트 전극
61 : 소스 콘택트 홀
62 : 웰 콘택트 홀
64 : 게이트 콘택트 홀
71, 72 : 오믹 전극
75 : 소스 패드
76 : 게이트 배선
77 : 드레인 전극
78 : 게이트 패드
80 : 소스 영역
83 : 전류 확산층
85 : 고농도층
86 : 전류 제어층

Claims (12)

  1. 제 1 도전형의 반도체 기판(20)과,
    상기 반도체 기판(20) 표면상에 형성된 제 1 도전형의 드리프트층(21)과,
    상기 드리프트층(21) 표면에 선택적으로 복수 형성된 제 2 도전형의 제 1 웰 영역(41)과,
    각 상기 제 1 웰 영역(41) 표면에 선택적으로 형성된 영역으로서, 상기 영역과 상기 드리프트층(21)에 개재되는 각 상기 제 1 웰 영역(41) 표면을 채널 영역으로서 규정하는 제 1 도전형의 소스 영역(80)과,
    상기 채널 영역상으로부터 상기 드리프트층(21)상에 걸쳐서, 절연막(30)을 거쳐서 형성된 게이트 전극(50)과,
    상기 게이트 전극(50)하의 상기 드리프트층(21) 내부에서 매몰하고, 또한, 서로 인접하는 각 상기 제 1 웰 영역(41)의 각각과 접속하여 형성되며, 평면 시점에서 상기 복수의 제 1 웰 영역(41) 사이의 영역의 일부를 덮는 복수의 제 2 도전형의 제 2 웰 영역(43)과,
    상기 소스 영역(80)과 접속됨과 아울러, 상기 제 1 및 제 2 웰 영역(41, 43) 중 상기 제 1 웰 영역(41)에만 직접 접속되어 형성된 소스 전극과,
    상기 반도체 기판 이면에 형성된 드레인 전극(77)
    를 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 드리프트층(21) 표면에, 상기 복수의 제 1 웰 영역(41)을 포함하는 셀 영역을 평면 시점에서 포위하여 선택적으로 형성되고, 상기 소스 전극과 접속된 제 2 도전형의 주연 영역(42)을 더 구비하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 웰 영역(41)과 상기 제 2 웰 영역(43)은, 제 2 도전형의 불순물 농도 분포가 상이한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 웰 영역(43)은, 자신이 접속하는 복수의 상기 제 1 웰 영역(41)과의 거리의 총합이 최소로 되는 평면 시점상의 위치를 덮도록 형성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 웰 영역(43)을 복수 구비하며,
    상기 복수의 제 1 웰 영역(41) 사이의 상기 드리프트층(21) 내부에 매몰하고, 또한, 서로 인접하는 각 상기 제 2 웰 영역(43)의 각각과 접속하여 형성된 제 2 도전형의 제 3 웰 영역을 더 구비하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 3 웰 영역(44)의 상면은, 상기 제 1 웰 영역(41)의 하면보다도 아래쪽에 형성되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 2 웰 영역(43) 및 상기 제 3 웰 영역(44)은, 평면 시점에서 상기 복수의 제 1 웰 영역(41) 사이의 영역을 모두 덮도록 형성되는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제 2 웰 영역(43) 및/또는 상기 제 3 웰 영역(44)의 아래쪽에 형성된 상기 드리프트층(21)의 불순물 농도보다도 높은 불순물 농도를 갖는 제 1 도전형의 제 1 불순물 영역(83)을 더 구비하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 게이트 전극(50)하의 상기 드리프트층(21) 표면에서, 상기 드리프트층(21)의 불순물 농도보다도 높은 불순물 농도를 갖는 제 1 도전형의 제 2 불순물 영역(85, 86)을 더 구비하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 웰 영역(41)과 상기 소스 영역(80)의 간극이 상기 드리프트층(21) 표면에 걸쳐서 동일한 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 웰 영역(41)은 원형인 반도체 장치.
  12. 제 1 항에 있어서,
    상기 반도체 기판(20)은 와이드 밴드 갭 반도체에 의해 구성되는 반도체 장치.
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KR20190112798A (ko) * 2017-02-14 2019-10-07 닛산 지도우샤 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

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