JP5616665B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 248
- 239000010408 film Substances 0.000 claims description 280
- 210000000746 body region Anatomy 0.000 claims description 263
- 230000005684 electric field Effects 0.000 claims description 174
- 239000010410 layer Substances 0.000 claims description 169
- 230000015556 catabolic process Effects 0.000 claims description 71
- 238000002513 implantation Methods 0.000 claims description 58
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 36
- 239000011229 interlayer Substances 0.000 claims description 27
- 239000010409 thin film Substances 0.000 claims description 17
- 239000011159 matrix material Substances 0.000 claims description 15
- 239000002344 surface layer Substances 0.000 claims description 14
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910017109 AlON Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 3
- 229910004541 SiN Inorganic materials 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 30
- 230000004048 modification Effects 0.000 description 29
- 238000012986 modification Methods 0.000 description 29
- 239000012535 impurity Substances 0.000 description 27
- 239000000758 substrate Substances 0.000 description 26
- 238000000034 method Methods 0.000 description 20
- 230000002093 peripheral effect Effects 0.000 description 18
- 238000005520 cutting process Methods 0.000 description 14
- 239000007943 implant Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000009413 insulation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000275 quality assurance Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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Description
パワーデバイスの構造として、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保しやすい縦型構造が知られている(たとえば、特許文献1)。
縦型構造のパワーデバイスは、たとえば、N+型の基板と、基板上に積層されたN−型のエピタキシャル層と、エピタキシャル層の表層部に、間隔を空けて複数形成されたP型のボディ領域と、各ボディ領域の表層部に形成されたN+型のソース領域とを含んでいる。ゲート絶縁膜は、隣り合うボディ領域の間に跨って形成されており、このゲート絶縁膜上にゲート電極が形成されている。ゲート電極は、ゲート絶縁膜を挟んで各ボディ領域に対向している。ソース領域には、ソース電極が電気的に接続されている。一方、ドレイン電極は、基板の裏面に形成されている。これにより、ソース電極およびドレイン電極が、基板の主面に垂直な縦方向に配置された縦型構造のパワーデバイスが構成されている。
具体的には、HTRB試験において、ソース−ドレイン間に電圧を印加し続けたとき、ゲート絶縁膜における隣り合うボディ領域間の部分上の箇所が絶縁破壊するケースが非常に多い。
特に、ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分を高誘電率部とすることにより、当該部分(高誘電率部)の絶縁破壊耐圧を残余の部分よりも大きくすることができる。そのため、高誘電率部に電界がかかっても、その高誘電率部は絶縁破壊せず、かかった電界を内部で緩和することができる。一方、ゲート絶縁膜において、ボディ領域に対向する部分が低誘電率部であるため、ボディ領域にチャネルを形成するためにゲート電極に電圧を印加して発生させた電界が、ゲート絶縁膜で弱まることを抑制することができる。したがって、半導体装置のトランジスタ機能の低下を抑制しつつ、耐圧を向上させることができる。
具体的には、様々なパターンに配列された複数のボディ領域のうち、3つのボディ領域に着目し、隣り合うボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの2本の直線の交点付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすいことを見出した。
これにより、隣り合うボディ領域の各間を延びる直線に沿って生じる電界がゲート絶縁膜に作用しても、その電界を線状電界緩和部で緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。
また、請求項8に記載のように、4つのボディ領域が、平面視で2行2列の行列状に配列されているとき、点状電界緩和部は、行列状のボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられているが好ましい。
ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているときは、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、請求項9に記載のように、電界緩和部が、平面視で、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられていれば、その端部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
また、電界緩和部の平面面積は、請求項11に記載のように、ボディ領域の平面面積よりも小さくてもよい。
不純物の導電型が第2導電型である場合には、半導体層の導電型とは異なる第2導電型のインプラ領域を形成することにより、インプラ領域と半導体層との接合(PN接合)により生じる空乏層を、半導体層における隣り合うボディ領域間に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。
また、インプラ領域は、請求項14に記載のように、半導体層への不純物のインプランテーションにより高抵抗化されていてもよく、その場合、請求項15に記載のように、Al、B、ArまたはVのインプランテーションにより高抵抗化されていてもよい。
ゲート絶縁膜において、高誘電率部を厚膜化することにより、当該部分(高誘電率部)の絶縁破壊耐圧を残余の部分よりも大きくすることができる。そのため、高誘電率部に電界がかかっても、その高誘電率部は絶縁破壊せず、かかった電界を内部で緩和することができる。一方、ゲート絶縁膜において、低誘電率部が薄膜部であるため、ボディ領域にチャネルを形成するためにゲート電極に電圧を印加して発生させた電界が、ゲート絶縁膜で弱まることを抑制することができる。したがって、半導体装置のトランジスタ機能の低下を抑制しつつ、耐圧を向上させることができる。
これにより、ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分は、半導体層と絶縁性の埋設部との間に介在することとなる。そのため、ゲート電極と半導体層との電位差に起因する電界が生じても、ゲート絶縁膜における隣り合うボディ領域の間の部分に対向する部分に電界をかかり難くすることができる。その結果、ゲート絶縁膜における当該部分にかかる総電界を緩和することができる。
また、請求項20に記載のように、ゲート電極が、半導体層におけるインプラ領域に対向する部分に貫通孔を有しており、半導体層上に、ゲート電極を覆うように、貫通孔に埋設された埋設部を有する層間絶縁膜が形成されている場合、埋設部により第4の電界緩和部が構成されていてもよい。これにより、インプラ領域および埋設部の両方による電界緩和の効果を享受することができる。
半導体層は、請求項22に記載のように、1MV/cm以上の絶縁破壊電界を有することが好ましく、たとえば、請求項23記載のように、SiCからなることが好ましい。SiC単結晶成長表面のステップバンチングにより、SiC半導体層上のゲート絶縁膜には電界が集中し易いため、本発明を適用したときの効果が大きい。また、1MV/cm以上の絶縁破壊電界を有する半導体層としては、たとえば、3C−SiC(3.0MV/cm)、6H−SiC(3.0MV/cm)、4H−SiC(3.5MV/cm)、GaN(2.6MV/cm)、ダイヤモンド(5.6MV/cm)などが挙げられる。
また、ボディ領域は、請求項26に記載のように、平面視正六角形状に形成されている場合、ハニカム状に配列されていることが好ましい。
また、前記ゲート絶縁膜は、請求項28に記載のように、前記ボディ領域に対しては前記低誘電率部で接しており、前記ボディ領域の間の部分に対しては前記高誘電率部で接していてもよい。
<第1の実施形態:インプラ領域による電界緩和>
図1(a)(b)は、本発明の第1の実施形態に係る半導体装置の模式平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。図2(a)(b)は、本発明の第1の実施形態に係る半導体装置の模式断面図であって、図2(a)は図1(b)の切断線IIa−IIaでの切断面、図2(b)は図1(b)の切断線IIb−IIbでの切断面をそれぞれ示す。
半導体装置1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に、平面視略正方形状の除去領域3が形成されている。除去領域3は、ソースパッド2が形成されていない領域である。
次に、半導体装置1の内部構造について説明する。
半導体装置1は、N+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板5を備えている。このSiC基板5は、この実施形態では、半導体装置1のドレインとして機能し、その表面6(上面)がSi面であり、その裏面7(下面)がC面である。
活性領域10とガードリング11との間隔は、全周にわたって至るところでほぼ一定である。ガードリング11は、エピタキシャル層8にP型不純物をインプランテーションすることにより形成されたP−型(たとえば、濃度が1×1013〜1×1018cm−3)の低濃度領域である。
また、活性領域10において、一定のピッチで行列状に配列されたボディ領域12の各間の領域(隣り合うボディ領域12の側面により挟まれるボディ間領域16)は、一定(たとえば、2.8μm)幅を有する格子状である。
交差部22は、平面視で交差領域18よりもやや大きい正方形状に形成されていて、その各角が、その交差領域18に臨む4つのボディ領域12の角にそれぞれ入り込んでいる。なお、この交差部22は、行列状に配列された多数のボディ領域12のうち、三角形の各頂点の位置に配置される3つのボディ領域12(たとえば、図1(b)では、ボディ領域12a〜12c)に着目し、隣り合うボディ領域12a〜12cの各間を延びる2本の直線24aと24bを想定した場合は、それらの交点上に設けられているといえる。
層間絶縁膜25上には、ソース電極27が形成されている。ソース電極27は、各コンタクトホール26を介して、すべての単位セルのボディコンタクト領域14およびソース領域15に一括して接触している。つまり、ソース電極27は、すべての単位セルに対して共通の配線となっている。そして、このソース電極27上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極27がソースパッド2(図1(a)参照)に電気的に接続されている。一方、ゲートパッド4(図1(a)参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極20に電気的に接続されている。
SiC基板5の裏面7には、その全域を覆うようにドレイン電極30が形成されている。このドレイン電極30は、すべての単位セルに対して共通の電極となっている。ドレイン電極30としては、たとえば、SiC基板5側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
半導体装置1を製造するには、まず、図3Aに示すように、CVD(Chemical Vapor Deposition:化学気相成長)法、LPE(Liquid Phase Epitaxy:液相エピタキシ)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法などのエピタキシャル成長法により、SiC基板5の表面6(Si面)上に、N型不純物(この実施形態では、N(窒素))を導入しながらSiC結晶が成長させられる。これにより、SiC基板5上に、N−型のエピタキシャル層8が形成される。
次いで、図3Hに示すように、CVD法により、P型不純物(この実施形態では、B(ホウ素))を導入しながらポリシリコン材料35がエピタキシャル層8上に堆積される。
その後、図3Iに示すように、堆積したポリシリコン材料35の不要部分(ゲート電極20以外の部分)がドライエッチングにより除去される。これにより、ゲート電極20が形成される。
そして、図3Kに示すように、層間絶縁膜25およびゲート絶縁膜19が連続してパターニングされることにより、コンタクトホール26が形成される。
その後は、たとえば、層間絶縁膜25上に、Ti、TiNおよびAlが順にスパッタされて、ソース電極27が形成される。また、SiC基板5の裏面7に、Ti、Ni、AuおよびAgが順にスパッタされて、ドレイン電極30が形成される。
この半導体装置1では、ソースパッド2を接地した状態(つまり、ソース電極27が0V)で、ソースパッド2(ソース電極27)とドレイン電極30との間(ソース−ドレイン間)にドレイン電圧を印加し、ゲートパッド4(ゲート電極20)に所定の電圧(ゲート閾値電圧以上の電圧)が印加することにより、各単位セルのボディ領域12の周縁部に環状のチャネルを形成する。これにより、ドレイン電極30からソース電極27へ電流が流れ、各単位セルがオン状態となる。
<第1の実施形態の変形例>
次に、第1の実施形態に係る半導体装置1の変形例を複数例示するが、変形例はこれらに限られない。
また、半導体装置1において、インプラ領域21の線状部23は、交差部22と一体的である必要はなく、たとえば、図4(a)に示すように、インプラ領域36の線状部38が、その長さ方向両端が交差部37の各辺から離間するように形成されていてもよい。
このときのボディ領域39の配列パターンは、たとえば、隣り合うボディ領域39の一辺同士が互いに平行となるようにボディ領域39が配列されるハニカム状である。
ハニカム状に配列されたボディ領域39の各間の領域(ボディ間領域40)は、一定幅を有するハニカム状である。そのボディ間領域40は、隣り合うボディ領域39の各間を、各ボディ領域39の6つの側面に沿って直線状に延びる線領域41と、3本の線領域41が放射状に交差する交差領域42とを含んでいる。
また、行列状に配列されたボディ領域12の平面形状は、たとえば、図6に示すボディ領域46のように、円状であってもよい。
インプラ領域51は、たとえば、このボディ間領域47の全域にわたって形成され、交差部52(交差領域50に形成された部分)と線状部53(第1の線領域48および第2の線領域49に形成された部分)とを一体的に含む。
短冊状のボディ領域55は、たとえば、互いに隣り合うボディ領域55の長辺同士が平行になるように、一定のピッチで配列される。また、各ボディ領域55の表層部には、その中央部にボディコンタクト領域56が形成されており、このボディコンタクト領域56を取り囲むようにソース領域57が形成されている。ボディコンタクト領域56は、平面視でボディ領域55と相似な短冊状である。一方、ソース領域57は、平面視長方形環状である。
インプラ領域59は、線状のボディ間領域58ごとに一つずつ設けられ、長手方向に沿う直線状に形成されている。各インプラ領域59は、その長手方向両端部に形成された一対の端部60と、一対の端部領域同士を繋ぐ線状部61とを一体的に含んでいる。
また、長尺なボディ領域12の平面形状は、たとえば、図9に示すボディ領域62のように、複数の弧状部63を連結した蛇行線で区画された形状であってもよい。この場合、ボディコンタクト領域56は、各ボディ領域62に、そのボディ領域62の長手方向に互いに間隔を隔てて2つずつ形成されていてもよい。
<第2の実施形態:ゲート絶縁膜の部分的な厚膜化による電界緩和>
図11(a)(b)は、本発明の第2の実施形態に係る半導体装置の模式平面図であって、図11(a)は全体図、図11(b)は内部拡大図をそれぞれ示す。図12(a)(b)は、本発明の第2の実施形態に係る半導体装置の模式断面図であって、図12(a)は図11(b)の切断線XIIa−XIIaでの切断面、図12(b)は図11(b)の切断線XIIb−XIIbでの切断面をそれぞれ示す。なお、図11(a)(b)および図12(a)(b)において、前述の図1などに示された各部の対応部分は同一参照符号で示す。
厚膜部68は、ボディ間領域16に沿って、平面視でボディ領域12を取り囲む格子状に形成され、交差領域18に対向する交差部70と、線領域17に対向する線状電界緩和部としての線状部71とを一体的に含んでいる。厚膜部68の厚さは、たとえば、1000Å〜3000Åである。
線状部71は、平面視で隣り合う交差部70の各辺中央同士を繋ぐ直線状に形成されていて、ボディ領域12の周縁部に重ならないように間隔を隔てている。
その他の構成は、前述の第1の実施形態の場合と同様である。
図13A〜図13Kは、図12(b)に示す半導体装置の製造方法を説明するための模式断面図である。
酸化膜72が形成された状態で、エピタキシャル層8の表面9が熱酸化されることにより、図3Gに示すように、酸化膜72が形成されている部分が相対的に厚くなって厚膜部68が形成され、一方、それ以外の部分に薄膜部69が形成されてゲート絶縁膜67が形成される。
この半導体装置66では、第1の実施形態と同様に、ソースパッド2を設置した状態(つまり、ソース電極27が0V)で、ソースパッド2(ソース電極27)とドレイン電極30との間(ソース−ドレイン間)にドレイン電圧を印加し、ゲートパッド4(ゲート電極20)に所定の電圧(ゲート閾値電圧以上の電圧)が印加することにより、各単位セルのボディ領域12の周縁部に環状のチャネルを形成する。これにより、ドレイン電極30からソース電極27へ電流が流れ、各単位セルがオン状態となる。
<第2の実施形態の変形例>
次に、第2の実施形態に係る半導体装置66の変形例を複数例示するが、変形例はこれらに限られない。
また、前述の説明では、厚膜部68は、エピタキシャル層8の表面9を熱酸化した後、CVD法により、ボディ間領域16上にのみ絶縁材料を堆積させて形成したが、たとえば、熱酸化により、通常よりも膜厚が大きくなるようにエピタキシャル層8の表面9の全域に絶縁膜を形成した後、厚膜部68を形成すべき領域以外の部分(薄膜部69を形成すべき領域)のみをエッチングすることにより、形成することもできる。
<第3の実施形態:ゲート電極の部分的除去による電界緩和>
図14(a)(b)は、本発明の第3の実施形態に係る半導体装置の模式平面図であって、図14(a)は全体図、図14(b)は内部拡大図をそれぞれ示す。図15(a)(b)は、本発明の第3の実施形態に係る半導体装置の模式断面図であって、図15(a)は図14(b)の切断線XVa−XVaでの切断面、図15(b)は図14(b)の切断線XVb−XVbでの切断面をそれぞれ示す。なお、図14(a)(b)および図15(a)(b)において、前述の図1などに示された各部の対応部分は同一参照符号で示す。
具体的には、貫通孔74は、平面視において、一定の幅を有する格子状のゲート電極20の各交差部分において、ゲート電極20の幅よりも小さい辺を有する正方形状に形成されている。貫通孔74の各辺をゲート電極20の幅よりも小さくすることにより、貫通孔74の周囲でゲート電極20の格子を切断させることなく連続させることができる。
その他の構成は、前述の第1の実施形態の場合と同様である。
図16A〜図16Kは、図15(b)に示す半導体装置の製造方法を説明するための模式断面図である。
次いで、図16Hに示すように、CVD法により、P型不純物(この実施形態では、B(ホウ素))を導入しながらポリシリコン材料77がエピタキシャル層8の上方から堆積される。
次いで、図16Jに示すように、CVD法により、エピタキシャル層8上にSiO2からなる層間絶縁膜25が積層される。層間絶縁膜25の一部は、ゲート電極20の貫通孔74内に埋設される。
その後は、たとえば、層間絶縁膜25上に、Ti、TiNおよびAlが順にスパッタされて、ソース電極27が形成される。また、SiC基板5の裏面7に、Ti、Ni、AuおよびAgが順にスパッタされて、ドレイン電極30が形成される。
この半導体装置73では、第1の実施形態と同様に、ソースパッド2を設置した状態(つまり、ソース電極27が0V)で、ソースパッド2(ソース電極27)とドレイン電極30との間(ソース−ドレイン間)にドレイン電圧を印加し、ゲートパッド4(ゲート電極20)に所定の電圧(ゲート閾値電圧以上の電圧)が印加することにより、各単位セルのボディ領域12の周縁部に環状のチャネルを形成する。これにより、ドレイン電極30からソース電極27へ電流が流れ、各単位セルがオン状態となる。
<第3の実施形態の変形例>
次に、第3の実施形態に係る半導体装置73の変形例を複数例示するが、変形例はこれらに限られない。
また、半導体装置73において、ボディ領域12の平面形状は、正方形状である必要はなく、たとえば、図17に示すボディ領域78のように、正六角形状であってもよい。
このときのボディ領域78の配列パターンは、たとえば、隣り合うボディ領域78の一辺同士が互いに平行となるようにボディ領域78が配列されるハニカム状である。
この場合、貫通孔74は、たとえば、ゲート電極20における、ハニカム状のボディ間領域79の交差領域81に対向する部分に形成することができる。
短冊状のボディ領域82は、たとえば、互いに隣り合うボディ領域82の長辺同士が平行になるように、一定のピッチで配列される。また、各ボディ領域82の表層部には、その中央部にボディコンタクト領域83が形成されており、このボディコンタクト領域83を取り囲むようにソース領域84が形成されている。ボディコンタクト領域83は、平面視でボディ領域82と相似な短冊状である。一方、ソース領域84は、平面視長方形環状である。
この場合、貫通孔74は、たとえば、ゲート電極20における、ボディ間領域85に対向する部分を除去することにより、ボディ間領域85に沿って直線状に延びる溝状(貫通溝86)に形成される。
<第4の実施形態:High−k膜を用いた電界緩和>
図19は、本発明の第4の実施形態に係る半導体装置の要部拡大断面図であって、図2(a)に対応する断面を示している。なお、図19において、前述の図1などに示された各部の対応部分は同一参照符号で示す。
図19では、SiO2膜89は、エピタキシャル層8の表面9に形成され、ボディ間領域16に対向する部分に開口91を有しており、ボディ領域12の周縁部およびソース領域15の外周縁に対向している。
ゲート絶縁膜88は、たとえば、図3Gに示す工程に倣ってエピタキシャル層8の表面9を熱酸化することによりSiO2膜89を形成し、次いで、エッチングにより、このSiO2膜89に開口91を形成し、その後、CVD法により、High−k材料を積層することにより形成することができる。
<第4の実施形態の変形例>
次に、第4の実施形態に係る半導体装置87の変形例を複数例示するが、変形例はこれらに限られない。
<第5の実施形態:ボディ間領域の拡大による電界緩和>
図22は、本発明の第5の実施形態に係る半導体装置の要部拡大断面図であって、図2(a)に対応する断面を示している。なお、図19において、前述の図1などに示された各部の対応部分は同一参照符号で示す。
具体的には、ボディ間領域97が、エピタキシャル層8の表面9から突出し、エピタキシャル層8の表面9に対して嵩上げされた突出部98を有している。突出部98の導電型は、エピタキシャル層8の導電型(N−型)が維持されている。
突出部98は、たとえば、図3Aに示す工程に倣ってエピタキシャル層8を形成後、突出部98を形成すべき領域のみを覆うマスク(図示せず)を形成し、そのマスクを介してエピタキシャル層8の不要部分(突出部98以外の部分)をエッチングすることにより形成することができる。
<第5の実施形態の変形例>
次に、第5の実施形態に係る半導体装置96の変形例を複数例示するが、変形例はこれらに限られない。
たとえば、図24に示すように、ゲート絶縁膜99は、エピタキシャル層8の表面9に形成され、突出部98を露出させる開口100を有し、ボディ領域12の周縁部およびソース領域15の外周縁に対向するSiO2膜101と、SiO2膜101上に積層されており、SiO2膜101の開口100から露出する突出部98を覆うように形成されたHigh−k膜102とを有していてもよい。
また、図26に示すように、ゲート絶縁膜99は、突出部98を被覆するように形成されたHigh−k膜106と、このHigh−k膜106を被覆するように、エピタキシャル層8上に積層されたSiO2膜107とを有する構成であってもよい。
たとえば、前述の各半導体装置(1,66,73,87,96)の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、P型の部分がN型であり、N型の部分がP型であってもよい。
また、前述の実施形態では、SiCを用いた半導体装置のみを本発明の一例として取り上げたが、本発明は、たとえば、Siを用いたパワー半導体装置に適用することもできる。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
たとえば、図2(a)(b)に示す第1の実施形態に係る半導体装置1の構成要素と、図12(a)(b)に示す第2の実施形態に係る半導体装置66の構成要素とを組み合わせることにより、図28に示す半導体装置111とすることができる。なお、図28において、図2(a)(b)、図12(a)(b)などに示された各部の対応部分は同一参照符号で示している。
本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
この明細書および図面の記載から、抽出される特徴を以下に示す。
この明細書および図面の記載から、抽出される一の局面に係る半導体装置は、第1導電型の半導体層と、前記半導体層の表層部に、間隔を空けて複数形成された第2導電型のボディ領域と、各前記ボディ領域の表層部に形成された第1導電型のソース領域と、前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む。
本発明者らは、上記目的を達成するために、高温逆バイアス(HTRB:High Temperature Reverse Bias)試験や実使用などにおけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、HTRB試験とは、デバイスがオフの状態において、高温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を印加し続けることにより、デバイスの耐圧を確認するための試験である。
具体的には、半導体装置がオフの状態(つまり、ゲート電圧が0Vの状態)において、ソース領域と、ドレインとして機能する半導体層との間(ソース−ドレイン間)に半導体層が(+)側となる電圧(たとえば、HTRB試験では900V程度)が印加されると、ゲート電極と半導体層との間に介在するゲート絶縁膜に電界がかかる。この電界は、ゲート電極と半導体層との電位差に起因して生じるものである。そして、半導体層における隣り合うボディ領域の間においては、ゲート電極を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。そのため、デバイス耐圧ほどの電圧がソース−ドレイン間に印加され続けると、ゲート絶縁膜における隣り合うボディ領域間の部分上の箇所が、その大きさの電界集中に耐え切れず、絶縁破壊を起こすといったメカニズムである。
これに対し、本発明の半導体装置によれば、ソース領域と、半導体層におけるドレインとして機能し得る領域とが、ボディ領域を挟んで縦方向に配置された縦型構造において、隣り合うボディ領域の間に、ゲート絶縁膜に生じる電界を緩和する電界緩和部が設けられている。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けても、ゲート絶縁膜の絶縁破壊を抑制することができる。したがって、本発明の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。
本発明者らは、さらに、半導体装置におけるボディ領域の配列パターン(セルレイアウト)ごとに、ゲート絶縁膜において絶縁破壊が特に発生しやすい箇所を調べたところ、特定の配列パターンについて、下記の共通点を見出した。
具体的には、様々なパターンに配列された複数のボディ領域のうち、3つのボディ領域に着目し、隣り合うボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの2本の直線の交点付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすいことを見出した。
したがって、電界緩和部は、3つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの2本の直線の交点上に設けられた点状電界緩和部を含むことが好ましい。隣り合うボディ領域の各間を延びる複数の直線のうちの2本の直線の交点上に電界緩和部(点状電界緩和部)が設けられていれば、その交点付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
電界緩和部は、三角形の各頂点の位置に配置される3つの前記ボディ領域の各間を延びる直線に沿う部分上に設けられた線状電界緩和部を含んでいてもよい。
これにより、隣り合うボディ領域の各間を延びる直線に沿って生じる電界がゲート絶縁膜に作用しても、その電界を線状電界緩和部で緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。
また、点状電界緩和部は、隣り合うボディ領域の各間を延びる直線と直交する直交方向における線状電界緩和部の断面積よりも大きい断面積を有していてもよく、また、平面視で前記ボディ領域と重なっていてもよい。また、点状電界緩和部は、平面視四角形状に形成されていてもよい。
また、線状電界緩和部は、点状電界緩和部と一体的に形成されていてもよいし、点状電界緩和部に対して離間して形成されていてもよい。
また、4つのボディ領域が、平面視で2行2列の行列状に配列されているとき、点状電界緩和部は、行列状のボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられているが好ましい。
4つのボディ領域が2行2列の行列状に配列されているときは、そのボディ領域の各間を行方向および列方向にそれぞれ延びる線領域が交差する領域(交差領域)付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、点状電界緩和部が、行方向および列方向にそれぞれ延びる線領域が互いに交差する領域に平面視で重なる位置に設けられていれば、その交差領域付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
また、ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているとき、電界緩和部は、平面視で、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられていることが好ましい。
ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているときは、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、電界緩和部が、平面視で、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられていれば、その端部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
また、ボディ領域が長尺状に形成されている場合、電界緩和部は、隣り合うボディ領域の間を長手方向に沿って延びる線領域に沿う部分上にもさらに設けられていることが好ましい。
また、電界緩和部の平面面積は、ボディ領域の平面面積よりも小さくてもよい。
そして、電界緩和層は、半導体層において隣り合うボディ領域の間に第2導電型不純物をインプランテーションすることにより形成されたインプラ領域を含んでいてもよい。
半導体層の導電型とは異なる第2導電型のインプラ領域を形成することにより、インプラ領域と半導体層との接合(PN接合)により生じる空乏層を、半導体層における隣り合うボディ領域間に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。
また、インプラ領域は、第2導電型不純物としてAlまたはBをインプランテーションすることに形成されていてもよい。
また、インプラ領域は、半導体層への第2導電型不純物のインプランテーションにより高抵抗化されていてもよく、その場合、Al、B、ArまたはVのインプランテーションにより高抵抗化されていてもよい。
また、電界緩和層は、ゲート絶縁膜が、ボディ領域に対向する相対的に薄い薄膜部と、半導体層におけるボディ領域の間の部分に対向する相対的に厚い厚膜部を有する場合に、その厚膜部を電界緩和部として含んでいてもよい。
ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分を厚膜化することにより、当該部分(厚膜部)の絶縁破壊耐圧を残余の部分よりも大きくすることができる。そのため、厚膜部に電界がかかっても、その厚膜部は絶縁破壊せず、かかった電界を内部で緩和することができる。一方、ゲート絶縁膜において、ボディ領域に対向する部分が薄膜部であるため、ボディ領域にチャネルを形成するためにゲート電極に電圧を印加して発生させた電界が、ゲート絶縁膜で弱まることを抑制することができる。したがって、半導体装置のトランジスタ機能の低下を抑制しつつ、耐圧を向上させることができる。
また、電界緩和層は、ゲート電極が、半導体層におけるボディ領域の間の部分に対向する部分に貫通孔を有しており、半導体層上にゲート電極を覆うように形成され、その貫通孔に埋設された埋設部を有する層間絶縁膜が形成される場合、層間絶縁膜の埋設部を電界緩和部として含んでいてもよい。
これにより、ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分は、半導体層と絶縁性の埋設部との間に介在することとなる。そのため、ゲート電極と半導体層との電位差に起因する電界が生じても、ゲート絶縁膜における隣り合うボディ領域の間の部分に対向する部分に電界をかかり難くすることができる。その結果、ゲート絶縁膜における当該部分にかかる総電界を緩和することができる。
また、電界緩和層は、ゲート絶縁膜が、ボディ領域に対向する低誘電率部と、半導体層におけるボディ領域の間の部分に対向する高誘電率部とを有する場合、その高誘電率部を電界緩和部として含んでいてもよい。
ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分を高誘電率部とすることにより、当該部分(高誘電率部)の絶縁破壊耐圧を残余の部分よりも大きくすることができる。そのため、高誘電率部に電界がかかっても、その高誘電率部は絶縁破壊せず、かかった電界を内部で緩和することができる。一方、ゲート絶縁膜において、ボディ領域に対向する部分が低誘電率部であるため、ボディ領域にチャネルを形成するためにゲート電極に電圧を印加して発生させた電界が、ゲート絶縁膜で弱まることを抑制することができる。したがって、半導体装置のトランジスタ機能の低下を抑制しつつ、耐圧を向上させることができる。
また、電界緩和層は、半導体層が、ボディ領域の間に、その表面が嵩上げされて形成された突出部を有する場合、当該突出部を電界緩和部として含んでいてもよい。
隣り合うボディ領域の間に突出部を設けることにより、ボディ領域間においては、半導体層の裏面からゲート絶縁膜に至るまでの距離が、突出部の突出量分長くなる。そのため、突出部がない場合に比べて、ゲート電圧にかかる電圧を半導体層で十分降下させることができる。そのため、ボディ領域間におけるゲート絶縁膜の直下に分布する等電位面の電圧を小さくすることができる。その結果、ゲート絶縁膜にかかる電界を緩和することができる。
また、突出部には、第2導電型の不純物がインプランテーションされていることが好ましい。
これにより、突出部と半導体層における残余部分との接合(PN接合)により生じる空乏層を、ボディ領域間に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を一層小さくすることができる。
また、突出部は、ゲート絶縁膜が、低誘電率部と高誘電率部とを有する場合、高誘電率部に被覆されていることが好ましく、この場合、電界緩和部は、突出部および高誘電率部の両方を含む。
突出部が高誘電率部に被覆されている構成では、高誘電率部の絶縁破壊耐圧をゲート絶縁膜の残余の部分よりも大きくすることができる。そのため、突出部による電界緩和の効果に加えて、高誘電率部による電界緩和の効果を享受することもできる。
また、高誘電率部は、突出部を被覆するとともにボディ領域に対向するように形成されていてもよい。その場合、低誘電率部は、ボディ領域と、高誘電率部における当該ボディ領域に対向する部分との間に介在されていてもよい。
また、高誘電率部は、低誘電率部が、ボディ領域に対向するとともに突出部を被覆するように形成されている場合、突出部と、低誘電率部における当該突出部を被覆する部分との間に介在されていてもよい。
また、電界緩和部は、ゲート絶縁膜が、ボディ領域に対向する相対的に薄い薄膜部と、半導体層におけるインプラ領域に対向する相対的に厚い厚膜部とを有する場合、インプラ領域および厚膜部により構成されていてもよい。これにより、インプラ領域および厚膜部の両方による電界緩和の効果を享受することができる。
また、電界緩和部は、ゲート電極が、半導体層におけるインプラ領域に対向する部分に貫通孔を有しており、半導体層上に、ゲート電極を覆うように、貫通孔に埋設された埋設部を有する層間絶縁膜が形成されている場合、インプラ領域および埋設部により構成されていてもよい。これにより、インプラ領域および埋設部の両方による電界緩和の効果を享受することができる。
また、電界緩和部は、ゲート絶縁膜が、ボディ領域に対向する低誘電率部と、半導体層におけるインプラ領域に対向する高誘電率部とを有する場合、インプラ領域および高誘電率部により構成されていてもよい。これにより、インプラ領域および高誘電率部の両方による電界緩和の効果を享受することができる。
半導体層は、1MV/cm以上の絶縁破壊電界を有することが好ましく、たとえば、SiCからなることが好ましい。SiC単結晶成長表面のステップバンチングにより、SiC半導体層上のゲート絶縁膜には電界が集中し易いため、本発明を適用したときの効果が大きい。また、1MV/cm以上の絶縁破壊電界を有する半導体層としては、たとえば、3C−SiC(3.0MV/cm)、6H−SiC(3.0MV/cm)、4H−SiC(3.5MV/cm)、GaN(2.6MV/cm)、ダイヤモンド(5.6MV/cm)などが挙げられる。
また、ボディ領域は、平面視正多角形状に形成されていてもよく、たとえば、平面視正方形状に形成されていてもよい。
また、ボディ領域は、平面視正六角形状に形成されている場合、ハニカム状に配列されていることが好ましい。
さらに、ボディ領域は、平面視円形状に形成されていてもよい。
<実施例1および比較例1>
図3A〜図3Kに示す工程に倣って、図1に示した構造の半導体装置1を合計22個作製した(実施例1)。インプラ領域を形成しなかったこと以外は、実施例1と同様の方法により、半導体装置を合計22個作製した。
<HTRB試験>
実施例1および比較例1で得られた各22個の半導体装置に対して、HTRB試験を行なった。なお、HTRB試験の条件は、全ての半導体装置について同じ(150℃/150時間/600Vバイアス(Bias))とした。
8 エピタキシャル層
12 ボディ領域
15 ソース領域
16 ボディ間領域
17 線領域
18 交差領域
19 ゲート絶縁膜
20 ゲート電極
21 インプラ領域
22 交差部
23 線状部
24 直線
36 インプラ領域
37 交差部
38 線状部
39 ボディ領域
40 ボディ間領域
41 線領域
42 交差領域
43 インプラ領域
44 交差部
45 線状部
46 ボディ領域
47 ボディ間領域
48 第1の線領域
49 第2の線領域
50 交差領域
51 インプラ領域
52 交差部
53 線状部
54 直線
55 ボディ領域
57 ソース領域
59 インプラ領域
60 端部
61 線状部
62 ボディ領域
64 ボディ領域
66 半導体装置
67 ゲート絶縁膜
68 厚膜部
69 薄膜部
70 交差部
71 線状部
73 半導体装置
74 貫通孔
75 埋設部
78 ボディ領域
79 ボディ間領域
80 線領域
81 交差領域
82 ボディ領域
84 ソース領域
85 ボディ間領域
86 貫通溝
87 半導体装置
88 ゲート絶縁膜
89 SiO2膜
90 High−k膜
92 SiO2膜
93 High−k膜
94 SiO2膜
95 High−k膜
96 半導体装置
97 ボディ間領域
99 ゲート絶縁膜
101 SiO2膜
102 High−k膜
103 High−k膜
104 SiO2膜
106 High−k膜
107 SiO2膜
110 半導体装置
111 半導体装置
112 半導体装置
113 半導体装置
Claims (28)
- 第1導電型の半導体層と、
前記半導体層の表層部に、間隔を空けて複数形成された第2導電型のボディ領域と、
各前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜であって、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記ボディ領域の間の部分に対向する高誘電率部とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極とを含み、
前記ゲート絶縁膜の高誘電率部は、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部として構成されている、半導体装置。 - 前記電界緩和部は、3つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの2本の直線の交点上に設けられた点状電界緩和部を含む、請求項1に記載の半導体装置。
- 前記電界緩和部が、前記直線に沿う部分上に設けられた線状電界緩和部を含む、請求項2に記載の半導体装置。
- 前記点状電界緩和部は、前記直線と直交する直交方向における前記線状電界緩和部の断面積よりも大きい断面積を有する、請求項3に記載の半導体装置。
- 前記点状電界緩和部は、平面視で前記ボディ領域と重なっている、請求項2〜4のいずれか一項に記載の半導体装置。
- 前記点状電界緩和部は、平面視四角形状に形成されている、請求項2〜5のいずれか一項に記載の半導体装置。
- 前記線状電界緩和部が、前記点状電界緩和部に対して離間して形成されている、請求項3または4に記載の半導体装置。
- 4つの前記ボディ領域が、平面視で2行2列の行列状に配列されているとき、
前記点状電界緩和部が、行列状の前記ボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられている、請求項2〜7のいずれか一項に記載の半導体装置。 - 前記ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているとき、
前記電界緩和部が、平面視で、隣り合う前記ボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられている、請求項1に記載の半導体装置。 - 前記電界緩和部が、前記線領域に沿う部分上にさらに設けられている、請求項9に記載の半導体装置。
- 前記電界緩和部の平面面積が、前記ボディ領域の平面面積よりも小さい、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記半導体層において隣り合う前記ボディ領域の間に不純物をインプランテーションすることにより形成されたインプラ領域からなる第2の電界緩和部を含む、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記インプラ領域が、前記不純物としてAlまたはBをインプランテーションすることにより形成されている、請求項12に記載の半導体装置。
- 前記インプラ領域が、前記半導体層への不純物のインプランテーションにより高抵抗化されている、請求項12に記載の半導体装置。
- 前記インプラ領域は、Al、B、ArまたはVのインプランテーションにより高抵抗化されている、請求項14に記載の半導体装置。
- 前記ゲート絶縁膜において、前記低誘電率部が、相対的に薄い膜部分からなり、前記高誘電率部が、前記低誘電率部に比べて相対的に厚い膜部分からなる、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記ゲート電極が、前記半導体層における前記ボディ領域の間の部分に対向する部分に貫通孔を有しており、
前記半導体層上に前記ゲート電極を覆うように形成され、前記貫通孔に埋設された埋設部を有する層間絶縁膜を含み、
前記層間絶縁膜の埋設部は、前記ゲート絶縁膜に生じる電界を緩和する第3の電界緩和部として構成されている、請求項1〜11のいずれか一項に記載の半導体装置。 - 前記高誘電率部は、HfO2(酸化ハフニウム)、ZrO2(酸化ジルコニウム)、HfSiO(ハフニウムシリケート)、SiON、SiN、Al2O3およびAlONから選択される少なくとも一種からなる高誘電率膜からなり、
前記低誘電率部は、SiO2膜からなる、請求項1〜11のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜において、前記低誘電率部が、相対的に薄い膜部分からなり、前記高誘電率部が、前記低誘電率部に比べて相対的に厚い膜部分からなり、前記インプラ領域に対向している、請求項12〜15のいずれか一項に記載の半導体装置。
- 前記ゲート電極が、前記半導体層における前記インプラ領域に対向する部分に貫通孔を有しており、
前記半導体層上には、前記ゲート電極を覆うように、前記貫通孔に埋設された埋設部を有する層間絶縁膜が形成されており、
前記埋設部が、前記ゲート絶縁膜に生じる電界を緩和する第4の電界緩和部として構成されている、請求項12〜15のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜の高誘電率部が、前記半導体層における前記インプラ領域に対向している、請求項12〜15のいずれか一項に記載の半導体装置。
- 前記半導体層が、1MV/cm以上の絶縁破壊電界を有する、請求項1〜21のいずれか一項に記載の半導体装置。
- 前記半導体層が、SiCからなる、請求項22に記載の半導体装置。
- 前記ボディ領域が、平面視正多角形状に形成されている、請求項1〜8および10〜23のいずれか一項に記載の半導体装置。
- 前記ボディ領域が、平面視正方形状に形成されている、請求項24に記載の半導体装置。
- 前記ボディ領域が、平面視正六角形状に形成されており、正六角形状の前記ボディ領域がハニカム状に配列されている、請求項24に記載の半導体装置。
- 前記ボディ領域が、平面視円形状に形成されている、請求項1〜8および10〜23のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、前記ボディ領域に対しては前記低誘電率部で接しており、前記ボディ領域の間の部分に対しては前記高誘電率部で接している、請求項1〜11のいずれか一項に記載の半導体装置。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010078280A JP5616665B2 (ja) | 2010-03-30 | 2010-03-30 | 半導体装置 |
EP22153383.9A EP4012783A1 (en) | 2010-03-30 | 2011-03-30 | Semiconductor device |
PCT/JP2011/058058 WO2011122670A1 (ja) | 2010-03-30 | 2011-03-30 | 半導体装置 |
CN201180017302.4A CN102822977B (zh) | 2010-03-30 | 2011-03-30 | 半导体装置 |
EP19216772.4A EP3651206B1 (en) | 2010-03-30 | 2011-03-30 | Semiconductor device |
EP11762894.1A EP2562818B1 (en) | 2010-03-30 | 2011-03-30 | Semiconductor device |
EP23218399.6A EP4318595A3 (en) | 2010-03-30 | 2011-03-30 | Semiconductor device |
US13/635,312 US20130009256A1 (en) | 2010-03-30 | 2011-03-30 | Semiconductor device |
US15/261,830 US10727318B2 (en) | 2010-03-30 | 2016-09-09 | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film |
US16/905,440 US20200321451A1 (en) | 2010-03-30 | 2020-06-18 | Semiconductor device having a gate insulating film having a high dielectric constant portion for relaxing an electric field generated in the gate insulating film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010078280A JP5616665B2 (ja) | 2010-03-30 | 2010-03-30 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014186842A Division JP5878216B2 (ja) | 2014-09-12 | 2014-09-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011211020A JP2011211020A (ja) | 2011-10-20 |
JP5616665B2 true JP5616665B2 (ja) | 2014-10-29 |
Family
ID=44712364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010078280A Active JP5616665B2 (ja) | 2010-03-30 | 2010-03-30 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (3) | US20130009256A1 (ja) |
EP (4) | EP2562818B1 (ja) |
JP (1) | JP5616665B2 (ja) |
CN (1) | CN102822977B (ja) |
WO (1) | WO2011122670A1 (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011135995A1 (ja) | 2010-04-26 | 2011-11-03 | 三菱電機株式会社 | 半導体装置 |
JP5896554B2 (ja) * | 2012-02-17 | 2016-03-30 | ローム株式会社 | 半導体装置 |
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JP4800286B2 (ja) | 2007-10-16 | 2011-10-26 | Okiセミコンダクタ株式会社 | 半導体装置とその製造方法 |
US8530943B2 (en) | 2008-08-21 | 2013-09-10 | Panasonic Corporation | Semiconductor device |
JP2010078280A (ja) | 2008-09-29 | 2010-04-08 | Panasonic Corp | 空気調和機 |
US8188538B2 (en) * | 2008-12-25 | 2012-05-29 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
JP5858933B2 (ja) * | 2011-02-02 | 2016-02-10 | ローム株式会社 | 半導体装置 |
US10256325B2 (en) * | 2012-11-08 | 2019-04-09 | Infineon Technologies Austria Ag | Radiation-hardened power semiconductor devices and methods of forming them |
JP6284840B2 (ja) * | 2014-06-26 | 2018-02-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
US10510844B2 (en) * | 2016-07-14 | 2019-12-17 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing same |
-
2010
- 2010-03-30 JP JP2010078280A patent/JP5616665B2/ja active Active
-
2011
- 2011-03-30 US US13/635,312 patent/US20130009256A1/en not_active Abandoned
- 2011-03-30 EP EP11762894.1A patent/EP2562818B1/en active Active
- 2011-03-30 WO PCT/JP2011/058058 patent/WO2011122670A1/ja active Application Filing
- 2011-03-30 EP EP22153383.9A patent/EP4012783A1/en active Pending
- 2011-03-30 CN CN201180017302.4A patent/CN102822977B/zh active Active
- 2011-03-30 EP EP19216772.4A patent/EP3651206B1/en active Active
- 2011-03-30 EP EP23218399.6A patent/EP4318595A3/en active Pending
-
2016
- 2016-09-09 US US15/261,830 patent/US10727318B2/en active Active
-
2020
- 2020-06-18 US US16/905,440 patent/US20200321451A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP3651206B1 (en) | 2022-04-27 |
US20170092743A1 (en) | 2017-03-30 |
EP4318595A3 (en) | 2024-05-01 |
US10727318B2 (en) | 2020-07-28 |
EP2562818A1 (en) | 2013-02-27 |
EP4318595A2 (en) | 2024-02-07 |
CN102822977B (zh) | 2015-11-25 |
US20200321451A1 (en) | 2020-10-08 |
CN102822977A (zh) | 2012-12-12 |
WO2011122670A1 (ja) | 2011-10-06 |
EP4012783A1 (en) | 2022-06-15 |
US20130009256A1 (en) | 2013-01-10 |
EP3651206A1 (en) | 2020-05-13 |
EP2562818A4 (en) | 2015-11-18 |
EP2562818B1 (en) | 2020-01-22 |
JP2011211020A (ja) | 2011-10-20 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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