JP2005136166A

JP2005136166A - 縦型ｍｏｓｆｅｔ

Info

Publication number: JP2005136166A
Application number: JP2003370408A
Authority: JP
Inventors: Michiya Ootsuji; 通也大辻
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-30
Filing date: 2003-10-30
Publication date: 2005-05-26

Abstract

【課題】縦型ＭＯＳＦＥＴのアバランシェ耐量を向上することを目的とする。
【解決手段】本発明の縦型ＭＯＳＦＥＴは、Ｎ型半導体基板１の表面上に等間隔に配置されたＦＥＴセル１０及びダイオードセル１１を頂点とした単位配置領域の中央部分を中心として、Ｎ型基板１よりも不純物濃度の低いＮ型領域８を形成するか、もしくはＰ型領域９を形成することにより、寄生バイポーラトランジスタ動作を抑制してアバランシェ耐量を向上する。
【選択図】図１

Description

本発明は縦型ＭＯＳＦＥＴに関し、特にアバランシェ耐量を向上した縦型ＭＯＳＦＥＴに関する。

パワー用途の半導体として、バイポーラトランジスタに替わり縦型ＭＯＳＦＥＴが使用されているが、近年の回路動作の高速化、高性能化や動作マージン削減に伴って縦型ＭＯＳＦＥＴに加わるサージ電圧は高くなっており、アバランシェ破壊耐量の向上が求められている。

以下、従来の縦型ＭＯＳＦＥＴについて説明する（例えば非特許文献１参照）。

図４（ａ）〜（ｃ）は従来の縦型ＭＯＳＦＥＴの断面図で、１はドレインとなるＮ型基板、２はＮ型基板１の表面に選択的に形成されるＰ^-チャネル、３はＰ^-チャネル２内に選択的に形成されるＮ⁺ソース、４はＮ型基板１上に酸化膜（図示せず）を介して選択的に形成されるゲート電極である。

図４（ａ）に示すようにＮ⁺ソース３とＰ^-チャネル２とＮ型基板１で形成される寄生バイポーラトランジスタが存在し、これが動作するとアバランシェ破壊に至る。アバランシェ耐量を向上するため一般に図４（ｂ）や（ｃ）に示すように、Ｐ^-チャネル領域２とは別にＰ⁺領域５を形成して、寄生バイポーラトランジスタの動作を抑制する方法が取られている。しかしながらＰ⁺領域５の効果を大きくするとＶｔｈ等の他の電気的特性に影響があるため、アバランシェ耐量の向上が制限される問題点があった。
パワーエレクトロニクスハンドブック、Ｒ＆Ｄプランニング、２００２年２月２０日

図５（ａ）〜（ｃ）は従来の実施の形態の縦型ＭＯＳＦＥＴで、セルを複数配置する状態を示しており、図５（ａ）が平面図、図５（ｂ）が図５（ａ）のＡ−Ａ’線断面図、図５（ｃ）が図５（ａ）のＢ−Ｂ’線断面図である。

図５において６はＰ^-チャネル２から等距離の線、７はＰ^-チャネル２の中心を頂点とする単位配置領域である。図５（ａ）〜（ｃ）には隣あうセル同士からの等距離線６が接触する状態を示している。Ｐ^-チャネル２内部にＮ⁺ソース３が形成されているとＭＯＳＦＥＴとして動作し、Ｐ^-チャネル２内部にＮ⁺ソース３が形成されていないとダイオードとして動作する。単位配置領域７の中央部分では等距離線６が接触していない。寄生バイポーラトランジスタは、アバランシェ電流がＰ^-チャネル２のＮ⁺ソース３に近い部分を流れるほど動作しやすく、単位配置領域７の中央部分で等距離線６が接触していないと寄生バイポーラトランジスタが動作しやすいという問題点があった。

上記課題を解決するために、本発明の縦型ＭＯＳＦＥＴは第一導電型の半導体基板表面に所定の間隔で配列された第二導電型のチャネル領域および前記チャネル領域の表面に形成された第一導電型のソース領域とを含むＦＥＴセルと、前記ＦＥＴセル配列に沿って所定の間隔で配列され、前記半導体基板と前記半導体基板表面に形成された第二導電型領域からなるダイオードセルを備え、前記ソース領域の中心部、あるいは前記ソース領域と前記ダイオードセルの第二導電型領域の中心部を頂点とした単位配置領域の中心部で、かつ前記半導体基板表面に、前記半導体基板よりも不純物濃度の低い第一導電型領域を形成したことを特徴とする。

この構成によって、寄生バイポーラトランジスタの動作を抑制することができ、アバランシェ耐量を向上することができる。

前記ダイオードセルの第二導電型領域と前記チャネル領域とは同時に形成されるのが好ましい。

また、本発明の別の縦型ＭＯＳＦＥＴは、前記半導体基板よりも不純物濃度の低い第一導電型領域の代わりに第二導電型領域を形成したことを特徴とする。

前記単位配置領域の中心部に形成された前記第二導電型領域と、前記第二導電型のチャネル領域とは同じ不純物濃度であることが好ましい。

本発明によれば、単位配置領域の中央部分に導電領域を形成することにより、アバランシェ時の寄生バイポーラトランジスタ動作を抑制することができ、アバランシェ耐量を向上することができる。

（第一の実施例）
図１は、本発明の第一の実施の形態の縦型ＮｃｈＭＯＳＦＥＴの模式図を示し、図１（ａ）が平面図、図１（ｂ）が図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）が図１（ａ）のＢ−Ｂ’線断面図である。

図１（ａ）〜（ｃ）において、８はＮ型基板１よりも濃度の低いＮ型領域である。図１（ａ）〜（ｃ）ではゲート電極４とＰ⁺領域５は省略している。ＭＯＳＦＥＴセル１０及びダイオードセル１１を正方配置し、Ｎ型基板１上にＰ^-チャネル２が等間隔に配置されている。

ＭＯＳＦＥＴセル１０には、ドレインとなるＮ型基板１、Ｎ型基板１の表面に選択的に形成されるＰ^-チャネル２、Ｐ^-チャネル２内に選択的に形成されるＮ⁺ソース３、Ｎ型基板１上に酸化膜（図示せず）を介して選択的に形成されるゲート電極（図示せず）が含まれる。

また、ダイオードセル１１には、Ｎ型基板１、Ｎ型基板１の表面に選択的に形成されるＰ^-領域２’が含まれる。

Ｐ^-チャネル２を注入する際のマスキング形状は正方形で、注入後にＰ型不純物が拡散された後の形状を示しており、ダイオードセル１１におけるＰ^-領域２’とＭＯＳＦＥＴセル１０におけるＰ^-チャネル２とは同じ工程により同時に形成されている。

図１（ａ）はＰ^-チャネルからの等距離線６が隣あうセル同士で接触する状態を示しているが、これを断面で見ると等距離線６は図１（ｂ）では接触しているが、図１（ｃ）では接触していない。等距離線６が接触していない単位配置領域７の中央部分にＮ型領域８を形成する。

これによりＮ型領域８での空乏層の間隔はＮ型基板１より大きくなり、これにより等距離線６が接触していない単位配置領域７の中央部分に流れてきたアバランシェ電流が寄生バイポーラトランジスタに流れにくくなり、アバランシェ耐量を向上することができる。

Ｐ^-チャネル２を注入する際のマスキング形状は正方形としたが、実際には正方形の角を落とした八角形を用いる場合も有り、角を落とすほど等距離線６が接触していない単位配置領域７の中央部分は大きくなるため、本発明の効果は大きくなる。Ｎ型領域８を形成するのはＭＯＳＦＥＴセルの配置領域だけではなくダイオードセルとＭＯＳＦＥＴセルの間にも必要である。これはダイオードセル側からのアバランシェ電流を流れにくくするためである。Ｎ型領域８を形成することによるオン抵抗の悪化は５００Ｖ耐圧ＭＯＳＦＥＴにおいて１％程度でありこれに対しアバランシェ破壊電流は約１０％向上し本発明は縦型ＭＯＳＦＥＴのアバランシェ耐量向上に有効である。

（第二の実施の形態）
図２は、本発明の第二の実施の形態のＮｃｈＭＯＳＦＥＴの模式図を示し、図２（ａ）が平面図、図２（ｂ）が図２（ａ）のＡ−Ａ’線断面図、図２（ｃ）が図２（ａ）のＢ−Ｂ’線断面図である。

図２（ａ）〜（ｃ）において、９はＰ型領域で、Ｐ^-チャネル２と同じ濃度である。図２（ａ）（ｂ）は、Ｎ型領域８がＰ型領域９に置き換わった点だけが異なっている。図２（ｃ）では接触していない。等距離線６が接触していない単位配置領域７の中央部分にＰ型領域９を形成する。これにより等距離線６が接触していない単位配置領域７の中央部分に流れてきたアバランシェ電流は、第一の実施の形態よりさらに空乏層の間隔はＮ型基板１より大きくなり、アバランシェ電流が寄生バイポーラトランジスタに流れにくくなり、アバランシェ耐量を向上することができる。Ｐ型領域９を形成するのはＭＯＳＦＥＴセルの配置領域だけではなくダイオードセルとＭＯＳＦＥＴセルの間にも必要である。これはダイオードセル側からのアバランシェ電流を流れにくくするためである。Ｐ型領域９を形成することによりオン抵抗は５００Ｖ耐圧ＭＯＳＦＥＴにおいてオン抵抗は５％悪化するがアバランシェ破壊電流は２０％向上し本発明は縦型ＭＯＳＦＥＴのアバランシェ耐量向上に有効である。

（第三の実施の形態）
図３は本発明の第三の実施の形態のＭＯＳＦＥＴの平面図である。マスキング形状を円形とし単位配置領域７は三角形の場合である。等距離線６が接触していない単位配置領域７の中央部分にＰ型領域９を配置して第二の実施の形態と同様にアバランシェ耐量を向上することができる。

なお、上記第一から第三の実施の形態の説明はＮｃｈＭＯＳＦＥＴに対して行ったが、ＰｃｈＭＯＳＦＥＴに対しても本発明は有効である。

本発明にかかる縦型ＭＯＳＦＥＴは、高いアバランシェ耐量を有し、スイッチング用半導体素子として有用である。

本発明の第一の実施の形態の縦型ＭＯＳＦＥＴの模式図であり、（ａ）平面図、（ｂ）図１（ａ）のＡ−Ａ’線断面図、（ｃ）図１（ａ）のＢ−Ｂ’線断面図本発明の第二の実施の形態の縦型ＭＯＳＦＥＴの模式図であり、（ａ）平面図、（ｂ）図２（ａ）のＡ−Ａ’線断面図、（ｃ）図２（ａ）のＢ−Ｂ’線断面図本発明の第三の実施の形態の縦型ＭＯＳＦＥＴの平面図従来の縦型ＭＯＳＦＥＴの断面図従来の縦型ＭＯＳＦＥＴの模式図であり、（ａ）平面図、（ｂ）図５（ａ）のＡ−Ａ’線断面図、（ｃ）図５（ａ）のＢ−Ｂ’線断面図

符号の説明

１Ｎ型基板
２Ｐ^-チャネル
２’ Ｐ^-領域
３Ｎ⁺ソース
４ゲート電極
５Ｐ⁺領域
６Ｐ^-チャネルからの等距離線
７単位配置領域
８Ｎ型領域
９Ｐ型領域
１０ＭＯＳＦＥＴセル
１１ダイオードセル

Claims

第一導電型の半導体基板表面に所定の間隔で配列された第二導電型のチャネル領域および前記チャネル領域の表面に形成された第一導電型のソース領域とを含むＦＥＴセルと、
前記ＦＥＴセル配列に沿って所定の間隔で配列され、前記半導体基板と前記半導体基板表面に形成された第二導電型領域からなるダイオードセルを備え、
前記ソース領域の中心部、あるいは前記ソース領域の中心部と前記ダイオードセルの第二導電型領域の中心部を頂点とした単位配置領域の中心部で、かつ前記半導体基板表面に、前記半導体基板よりも不純物濃度の低い第一導電型領域を形成したことを特徴とする縦型ＭＯＳＦＥＴ。
第一導電型の半導体基板表面に所定の間隔で配列された第二導電型のチャネル領域および前記チャネル領域の表面に形成された第一導電型のソース領域とを含むＦＥＴセルと、
前記ＦＥＴセル配列に沿って所定の間隔で配列され、前記半導体基板と前記半導体基板表面に形成された第二導電型領域からなるダイオードセルを備え、
前記ソース領域の中心部、あるいは前記ソース領域と前記ダイオードセルの第二導電型領域の中心部を頂点とした単位配置領域の中心部で、かつ前記半導体基板表面に、第二導電型領域を形成したことを特徴とする縦型ＭＯＳＦＥＴ。
前記単位配置領域の中心部に形成された前記第二導電型領域と、前記第二導電型のチャネル領域とは同じ不純物濃度であることを特徴とする請求項２記載の縦型ＭＯＳＦＥＴ。
前記ダイオードセルの第二導電型領域と前記チャネル領域とは同時に形成されたことを特徴とする請求項１ないし３のいずれかに記載の縦型ＭＯＳＦＥＴ。