JP2011003656A - 半導体装置 - Google Patents

Abstract

【課題】アバランシェ耐量が高い半導体装置を提供する。
【解決手段】第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、前記ソース領域の間に形成された第２導電型のキャリア抜き領域と、前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、を備え、前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域が占める面積の割合が大なる部分と、前記キャリア抜き領域が占める面積の割合が小なる部分と、が設けられていることを特徴とする半導体装置が提供される。
【選択図】図３

Description

本発明は、半導体装置に関する。

縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子などの縦形の電力用半導体装置において、セル面積を縮小し、オン抵抗を低減するために、トレンチゲート電極を設ける技術が開発されている。

このような半導体装置においては、例えば、Ｎ^＋型の半導体基板上にＮ型のエピタキシャル層を形成し、その上にＰ型のベース層を形成し、トレンチゲート電極を、ベース層の上面からベース層を突き抜けてエピタキシャル層に達するように形成する。そして、ベース層の上層部におけるトレンチゲート電極間の領域に、Ｎ^＋型のソース領域を形成する。そして、例えば、トレンチゲート電極に正電位を印加することにより、Ｐ型のベース層におけるトレンチゲート電極の近傍に反転層を形成し、ソース領域とエピタキシャル層との間に電子をキャリアとして電流を流すことができる。

しかしながら、このような半導体装置においては、動作時にブレークダウンが発生したときに、キャリアがうまく抜けないと、キャリアの移動に伴って熱が発生し、半導体装置が熱破壊されてしまうことがある。そこで、ベース層の上層部に、ソース領域の他に、キャリア抜き領域を設ける。キャリア抜き領域は、半導体装置内で発生したキャリアを排出するための層であり、例えば正孔を排出したい場合には、キャリア抜き領域の導電型をＰ^＋型とする。これにより、キャリアが効率的に抜けるようになり、半導体装置が熱破壊し難くなる。すなわち、アバランシェ耐量が向上する。

また、トレンチゲート電極の配列周期を縮小して、セルのより一層の微細化を図るために、トレンチゲート電極の配列方向とソース領域およびキャリア抜き領域の配列方向とを、相互に直交させる技術が提案されている（例えば、特許文献１参照）。
このような半導体装置においては、アバランシェ耐量のより一層の向上が求められている。

特開２００９−０３８２１４号公報

本発明の目的は、アバランシェ耐量が高い半導体装置を提供することである。

本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、前記ソース領域の間に形成された第２導電型のキャリア抜き領域と、前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、を備え、前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域が占める面積の割合が大なる部分と、前記キャリア抜き領域が占める面積の割合が小なる部分と、が設けられていることを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、前記ソース領域間に形成された第２導電型のキャリア抜き領域と、前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、を備え、前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域の不純物濃度が高い部分と、前記キャリア抜き領域の不純物濃度が低い部分と、が設けられていることを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、前記ソース領域間に形成された第２導電型のキャリア抜き領域と、前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、を備え、前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域の深さが深い部分と、前記キャリア抜き領域の深さが浅い部分と、が設けられていることを特徴とする半導体装置が提供される。

本発明によれば、アバランシェ耐量が高い半導体装置が実現する。

半導体装置の要部平面図である。 半導体装置の要部断面図である。 半導体装置の構造を説明するための要部図である。 比較例に係わる半導体装置の構造を説明するための要部図である。 半導体装置の構造を説明するための要部図である。 半導体装置の構造を説明するための要部図である。 半導体装置の構造を説明するための要部図である。 半導体装置の構造を説明するための要部図である。 半導体装置の構造を説明するための要部図である。 半導体装置の構造を説明するための要部図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。

図１は、半導体装置の要部平面図であり、図２は、半導体装置の要部断面図である。ここで、図１（ａ）には、半導体装置全体の概要が示され、図１（ｂ）には、図１（ａ）の波線３０で囲まれた領域を拡大した図が示されている。また、図２（ａ）には、図１（ｂ）のＡ−Ａ’断面が示され、図２（ｂ）には、図１（ｂ）のＢ−Ｂ’断面が示されている。

図１および図２に示すように、半導体装置（半導体チップ）１は、ｎチャネル型の縦形パワーＭＯＳＦＥＴである。
半導体装置１においては、例えば、単結晶シリコンからなるシリコン基板１１が用いられている。シリコン基板１１の導電型はｎ^＋型（第１の導電型）である。シリコン基板１１上には、単結晶シリコンからなるエピタキシャル層１２が形成されている。エピタキシャル層１２の導電型は、ｎ型である。エピタキシャル層１２の不純物濃度は、シリコン基板１１の不純物濃度よりも低い。シリコン基板１１は、半導体装置１のドレイン層（コレクタ層）として機能する。また、エピタキシャル層１２は、ドリフト層として機能する。

半導体装置１においては、エピタキシャル層１２上に、ｐ型（第２の導電型）のベース層１３が形成されている。ベース層１３は、例えば、ｐ型不純物が注入された単結晶シリコン層である。また、ベース層１３の表層には、ｎ^＋型のソース領域（エミッタ領域）１４が選択的（断続的）に形成されている。さらに、ソース領域１４間のベース層１３上には、ｐ^＋型のキャリア抜き領域１５が形成されている。すなわち、ソース領域１４とキャリア抜き領域１５とは、矢印３１の方向に交互に配列されており、ソース領域１４の上面とキャリア抜き領域１５の上面とは、同一平面をなしている。

そして、キャリア抜き領域１５の表面の不純物濃度は、ソース領域１４の表面の不純物濃度よりも高く構成されている。例えば、キャリア抜き領域１５の表面の不純物濃度は、約８×１０^１９ｃｍ^−３であり、ソース領域１４の表面の不純物濃度は、約６×１０^１９ｃｍ^−３である。なお、ここでいう不純物濃度とは、電気伝導に寄与する実効的な不純物濃度である。これにより、キャリア抜き領域１５と後述するソース電極（図示しない）の両方のオーミック抵抗を低減させることができる。そして、キャリア抜き領域１５は、ソース領域１４の底面よりも下方に延出している。

また、半導体装置１においては、エピタキシャル層１２と、ベース層１３と、ソース領域１４およびキャリア抜き領域１５と、を含む積層体１６の上面側から、複数本のトレンチ１７を形成している。そして、それぞれのトレンチ１７は、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向（矢印３１の方向）に延在している。すなわち、それぞれのトレンチ１７は、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向とは略垂直に、一定の周期をもって配列している。また、トレンチ１７は、ソース領域１４およびキャリア抜き領域１５、ベース層１３を突き抜けて、エピタキシャル層１２の途中まで延在している。

また、半導体装置１においては、トレンチ１７の内面に、例えば、酸化シリコン（ＳｉＯ_２）からなるゲート酸化膜１８を設けている。そして、トレンチ１７内の上部を除く部分には、トレンチゲート電極１９が形成されている。トレンチゲート電極１９は、ソース領域１４とエピタキシャル層１２との間の電流経路を制御する。このトレンチゲート電極１９の材質は、例えば、ポリシリコンである。また、トレンチゲート電極１９は、ゲート酸化膜１８によって積層体１６から絶縁されている。

また、トレンチ１７内の上部、すなわち、トレンチゲート電極１９上には、絶縁膜２０が埋設されている。さらに、正孔がキャリア抜き領域１５に捕捉され易くなるために、半導体装置１では、トレンチゲート電極１９の下端は、ベース層１３の下面よりも下方に位置させている。

また、積層体１６上には、ソース領域１４およびキャリア抜き領域１５に、オーミック接続されたソース電極が設けられている（図示しない）。半導体装置１の外周域には、ゲート配線２１が設けられている。このゲート配線２１は、絶縁膜２０に形成された開口部（図示しない）を介して、それぞれのトレンチゲート電極１９にオーミック接続されている。積層体１６上には、ゲート配線２１をソース領域１４、キャリア抜き領域１５およびソース電極から絶縁する絶縁膜が設けられている（図示しない）。

一方、シリコン基板１１の下面上には、シリコン基板１１とオーミック接続されたドレイン電極が設けられている（図示しない）。これらのソース電極およびドレイン電極は、例えば、金属等により形成されている。また、ゲート配線２１は、例えば、ポリシリコン、金属等により形成されている。

半導体装置１の構造を、図１のＣ−Ｃ’線に沿った断面図を用いて説明する。
図３は、半導体装置の構造を説明するための要部図である。ここで、図３（ａ）には、図１のＣ−Ｃ’断面が示されている。図３（ｂ）には、図３（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。図３（ｂ）の横軸は、ソース領域１４およびキャリア抜き領域１５が配列する順序である。例えば、図３（ｂ）の最も左側のキャリア抜き領域１５のポイントは、図３（ａ）の最も左側に配置されたキャリア抜き領域１５に対応し、図３（ｂ）の最も右側のキャリア抜き領域１５のポイントは、図３（ａ）の最も右側に配置されたキャリア抜き領域１５に対応している。縦軸は、ソース領域１４およびキャリア抜き領域１５の幅が表されている。

ここで、「幅」とは、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向（図１の矢印３１の方向）における各層の長さをいう。図３（ｂ）の縦軸は、規格値（ａ．ｕ．）で表されている。
ソース領域１４およびキャリア抜き領域１５が配置されている領域を半導体装置の素子領域２２とする。

まず、図３（ａ）に示すように、半導体装置１においては、キャリア抜き領域１５の幅を固定しつつ、ソース領域１４の幅を素子領域２２の中央部２２ｃから外端部２２ｅに向けて徐々に狭くしている。ここで、外端部２２ｅとは、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向の素子領域２２の端をいう。
例えば、図３（ｂ）にも示されるように、ソース領域１４の幅は、素子領域２２の中央部２２ｃから外端部２２ｅに向けて徐々に狭くなるように構成されている。そして、素子領域２２の外端部２２ｅ近傍では、キャリア抜き領域１５の幅よりも、ソース領域１４の幅は狭くなっている。キャリア抜き領域１５の幅は、いずれの位置でも、略同一である。

このように、半導体装置１は、キャリア抜き領域１５の幅を固定しつつ、ソース領域１４の幅が素子領域２２の中央部２２ｃから外端部２２ｅに向けて徐々に狭くなるグラデーション構造を有している。これにより、キャリア抜き領域１５の配置周期は、中央部２２ｃよりも外端部２２ｅ近傍で短くなっている。すなわち、キャリア抜き領域１５が占める面積の割合は、中央部２２ｃよりも外端部２２ｅ近傍のほうが大きくなっている。
ここで、キャリア抜き領域１５が占める面積の割合とは、半導体装置１のソース領域１４およびキャリア抜き領域１５が設けられた素子領域平面において（図１参照）、その単位面積におけるキャリア抜き領域１５が占める面積の割合をいう。例えば、その単位は、（％／ｍｍ^２）で表せる。図１（ａ）の場合では、矢印３１の方向において、キャリア抜き領域１５は半導体装置１の外端部２２ｅに向かうほど、その配置密度が高くなっている。このような場合、キャリア抜き領域１５が占める面積の割合は、半導体装置１の外端部２２ｅ近傍において高く、半導体装置１の中央部２２ｃにおいて低いものとなる。

図３（ｂ）からも分かるように、外端部２２ｅ近傍を除いたソース領域１４の幅は、いずれの位置でもキャリア抜き領域１５の幅よりも大きい。これにより、素子領域２２におけるソース領域１４が占める全面積は、キャリア抜き領域１５が占める全面積よりも大きくなっている。具体的には、ソース領域１４の全面積をＳｓとし、キャリア抜き領域１５の全面積をＳｃとすると、その比（Ｓｓ：Ｓｃ）は、およそ２：１になっている。

同一層で交互に配列されたソース領域１４およびキャリア抜き領域１５は、以下のように形成される。
先ず、シリコン基板１１上にエピタキシャル層１２およびベース層１３を形成した後、ベース層１３の上面の全面にｎ型不純物をイオン注入する。
次に、１枚のマスクを使用して、複数本の開口部（ストライプ状の開口部）から、ｐ型不純物を選択的にベース層１３にイオン注入する。なお、それぞれの開口部の幅は同じであり、複数本の開口部のピッチは中央から外端に向けて徐々に狭くなっている。すなわち、開口部の位置、幅は、上述したキャリア抜き領域１５の位置に対応している。また、この際、ｐ型不純物の注入量は、先にイオン注入したｎ型不純物の注入量よりも充分に多く設定する。
これにより、ｐ型不純物が注入された領域は、ｎ型不純物の作用が打ち消されてｐ^＋型となり、キャリア抜き領域１５となる。

一方、ｐ型不純物が注入されなかった領域は、ｎ型不純物の作用が有効なままであり、ｎ^＋型のソース領域１４となる。一例では、ｎ型不純物の注入量は、ソース領域１４の表面の不純物濃度が６×１０^１９ｃｍ^−３となるような注入量とし、ｐ型不純物の注入量は１．４×１０^２０ｃｍ^−３の不純物量に相当する注入量とする。
これにより、キャリア抜き領域１５の表面の実効的な不純物濃度は、８×１０^１９ｃｍ^−３となる。そして、イオン注入時の加速電圧を制御することにより、キャリア抜き領域１５の下面をソース領域１４の下面よりも下方に位置させることができる。

このようにすれば、ソース領域１４とキャリア抜き領域１５との間で位置合わせを行うことなく、これらの層を形成することができる。また、ソース領域１４およびキャリア抜き領域１５の形成工程を短縮することができる。なお、ソース領域１４とキャリア抜き領域１５とを相互に別のマスクによって形成してもよい。

次に、本実施形態に係る半導体装置１の作用効果について説明する。
半導体装置１がオン状態にあるときは、ソース領域１４とシリコン基板１１との間に電子電流が流れており、この場合、ソース領域１４とシリコン基板１１との間の電位差は、オフ状態よりも小さい。

一方、半導体装置１がオン状態からオフ状態に切り替わると、ソース領域１４とシリコン基板１１との間の電位差が急激に上昇する。これにより、一時的にオフ状態における電位差を超えて、過電圧の状態となる。このとき、トレンチ１７（トレンチゲート電極１９）の下端部においてブレークダウンが発生し、電子正孔対が発生する。そして、発生した正孔は、ベース層１３内をソース電極側に向かって移動する。

このとき、正孔がｐ^＋型のキャリア抜き領域１５に到達すれば、この正孔は、キャリア抜き領域１５からソース電極という経路を通じて、半導体装置１の外部に速やかに排出される。そして、キャリア抜き領域１５内を正孔が移動する際の抵抗は小さいため、この正孔の移動に伴う発熱も小さい。
これに対して、正孔がｎ^＋型のソース領域１４に到達すると、正孔のソース領域１４内での移動度は電子よりも小さいため、半導体装置１から排出され難い。さらに、正孔がソース領域１４内を移動する際には、電子と正孔の再結合が起こり、大きな発熱を伴う。すなわち、ベース層１３内を通過する正孔のうち、キャリア抜き領域１５により、正孔が排出されないほど、半導体装置１全体の発熱量が大きく、半導体装置１が熱破壊し易くなる。

特に、縦形パワーＭＯＳＦＥＴを搭載した半導体チップにおいて、正孔が溜まり易い場所が半導体チップの外端部近傍であるとすると、その外端部近傍での熱破壊が起き易くなる。
そこで、半導体装置１では、キャリア抜き領域１５が占める面積の割合を素子領域２２において中央部２２ｃよりも外端部２２ｅ付近で高くしている。

このような構造によれば、ベース層１３内の任意の位置からキャリア抜き領域１５までの平均距離は、中央部２２ｃよりも外端部２２ｅ近傍で短くなる。従って、正孔は、素子領域２２の外端部２２ｅ近傍のキャリア抜き領域１５で捕捉され易くなる。これにより、正孔は、外端部２２ｅ近傍から効率的に排出されて、半導体装置のアバランシェ耐量が向上する。

また、半導体装置１では、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９間に、キャリア抜き領域１５を配置する必要がなくなる。すなわち、トレンチゲート電極１９が配列する周期（ピッチ）を短くすることもできる。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きい。これにより、半導体装置のオン抵抗を低減することもできる。その結果、半導体装置の消費電力を低減することが可能になる。

なお、比較例として、ソース領域１４の幅をグラデーション構造とせず、ソース領域１４およびキャリア抜き領域１５の幅を固定した半導体装置１００を、図４に示す。
図４は、比較例に係わる半導体装置の構造を説明するための要部図である。ここで、図４（ａ）には、半導体装置１００の要部断面が示され、図４（ｂ）には、図４（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。なお、図４（ａ）に示す断面図は、上述した図３（ａ）の向きに対応している。

図４に示すように、半導体装置１００では、それぞれのソース領域１４の幅を略同一としている。また、それぞれのキャリア抜き領域１５の幅を略同一としている。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくしている。
このような半導体装置１００では、半導体装置のオン抵抗を低減することはできるものの、正孔が溜まり易い場所が半導体装置１００の外端部近傍である場合、この部分におけるアバランシェ耐量を向上させることは難しい。

これに対し、本実施の形態に係わる半導体装置１では、正孔が素子領域２２の外端部２２ｅ近傍で捕捉され易い構造を有している。これにより、半導体装置１は、半導体装置１００に比べ、さらにアバランシェ耐量を向上させることができる。
次に、半導体装置の形態を変形した例について説明する。なお、以下の説明では、半導体装置１と同一の部材には、同一の符号を付し、その説明の詳細については適宜省略する。

半導体装置の形態を変形した最初の例について説明する。
図５は、半導体装置の構造を説明するための要部図である。ここで、図５（ａ）には、半導体装置２の要部断面が示され、図５（ｂ）には、図５（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。なお、図５（ａ）に示す断面構造は、上述した図３（ａ）の向きに対応している。

半導体装置２においては、半導体装置１の基本構造と同じ構造となっている。但し、半導体装置２においては、外端部２２ｅに最も近接するキャリア抜き領域１５の幅が他のキャリア抜き領域１５の幅よりも大きくなっている。
このような構造であれば、正孔は、外端部２２ｅ近傍からさらに効率的に排出される。すなわち、半導体装置２のアバランシェ耐量は、半導体装置１よりもさらに向上する。

次に、半導体装置の形態を変形した別の例について説明する。この変形例においても、素子領域２２の外端部２２ｅ近傍から正孔が抜き易くなる。
図６は、半導体装置の構造を説明するための要部図である。ここで、図６（ａ）には、半導体装置３の要部断面が示され、図６（ｂ）には、図６（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。なお、図６（ａ）に示す断面構造は、上述した図３（ａ）の向きに対応している。

図６に示すように、半導体装置３においては、ソース領域１４の幅を固定しつつ、キャリア抜き領域１５の幅を素子領域２２の中央部２２ｃから外端部２２ｅに向けて徐々に広くしている。
例えば、素子領域２２の外端部２２ｅ近傍では、キャリア抜き領域１５の幅とソース領域１４の幅を略等しくしている。そして、キャリア抜き領域１５の幅は、素子領域２２の中央部２２ｃから外端部２２ｅに向けて徐々に広くなるように構成されている。また、ソース領域１４の幅は、いずれの位置でも、略同一である。

このように、半導体装置３は、ソース領域１４の幅を固定しつつ、キャリア抜き領域１５の幅が素子領域２２の中央部２２ｃから外端部２２ｅに向けて徐々に広くなるグラデーション構造を有している。これにより、キャリア抜き領域１５が占める面積の割合は、中央部２２ｃよりも外端部２２ｅ近傍のほうが大きくなっている。
また、図６（ｂ）からも分かるように、外端部２２ｅ近傍を除いたソース領域１４の幅は、いずれの位置でもキャリア抜き領域１５の幅よりも大きい。これにより、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくなる。

このような構造によれば、ベース層１３内の任意の位置からキャリア抜き領域１５までの平均距離は、中央部２２ｃよりも外端部２２ｅ近傍で短くなる。従って、正孔は、素子領域２２の外端部２２ｅ近傍のキャリア抜き領域１５で捕捉され易くなる。これにより、正孔は、外端部２２ｅ近傍から効率的に排出される。従って、半導体装置３においても、そのアバランシェ耐量が向上する。

また、半導体装置３においても、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９間に、キャリア抜き領域１５を配置する必要がなくなる。すなわち、トレンチゲート電極１９の配列周期を短くすることもできる。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きい。これにより、半導体装置のオン抵抗を低減することもできる。その結果、半導体装置の消費電力を低減することが可能になる。

次に、半導体装置の形態を変形した別の例について説明する。この変形例においても、素子領域２２の外端部２２ｅ近傍から正孔が抜き易くなる。
図７は、半導体装置の構造を説明するための要部図である。ここで、図７（ａ）には、半導体装置４の要部断面が示され、図７（ｂ）には、図７（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。また、図７（ｃ）の横軸には、キャリア抜き領域１５が配列する順序が示され、縦軸には、それぞれのキャリア抜き領域１５の不純物濃度（ａ．ｕ．）が示されている。なお、図７（ａ）に示す断面構造は、上述した図３（ａ）の向きに対応している。

図７に示すように、半導体装置４では、それぞれのソース領域１４の幅を略同一としている。また、それぞれのキャリア抜き領域１５の幅を略同一としている。また、ソース領域１４の幅をキャリア抜き領域１５の幅よりも広くしている。そして、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくしている。

但し、半導体装置４では、キャリア抜き領域１５の不純物濃度にグラデーション構造を設けている。例えば、図７（ｃ）に示すように、それぞれのキャリア抜き領域１５の不純物濃度は、中央部２２ｃよりも外端部２２ｅ近傍で高くなっている。これにより、キャリア抜き領域１５の内部抵抗（正孔がキャリア抜き領域１５内を移動する際の抵抗）は、中央部２２ｃよりも外端部２２ｅ近傍に設けられたキャリア抜き領域１５のほうが低くなる。
また、図７（ｂ）からも分かるように、ソース領域１４の幅は、いずれの位置でもキャリア抜き領域１５の幅よりも大きい。これにより、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくなる。

このような構造によれば、キャリア抜き領域１５の内部抵抗は、中央部２２ｃよりも外端部２２ｅ近傍のほうが低いので、正孔は、外端部２２ｅ近傍のキャリア抜き領域１５から抜き易くなる。これにより、正孔は、素子領域２２の外端部２２ｅ近傍から効率的に排出される。従って、半導体装置４においても、そのアバランシェ耐量が向上する。

また、半導体装置４においても、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９間に、キャリア抜き領域１５を配置する必要がなくなる。すなわち、トレンチゲート電極１９の配列周期を短くすることもできる。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きい。これにより、半導体装置のオン抵抗を低減することもできる。その結果、半導体装置の消費電力を低減することが可能になる。

次に、半導体装置の形態を変形した別の例について説明する。この変形例においても、素子領域２２の外端部２２ｅ近傍から正孔が抜き易くなる。
図８は、半導体装置の構造を説明するための要部図である。ここで、図８（ａ）には、半導体装置５の要部断面が示され、図８（ｂ）には、図８（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。また、図８（ｃ）の横軸には、キャリア抜き領域１５が配列する順序が示され、縦軸には、それぞれのキャリア抜き領域１５の不純物濃度（ａ．ｕ．）が示されている。なお、図８（ａ）に示す断面構造は、上述した図３（ａ）の向きに対応している。

図８に示すように、半導体装置５では、それぞれのソース領域１４の幅を略同一としている。また、それぞれのキャリア抜き領域１５の幅を略同一としている。また、ソース領域１４の幅をキャリア抜き領域１５の幅よりも広くしている。そして、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくしている。

但し、半導体装置５では、キャリア抜き領域１５の深さにグラデーション構造を設けている。例えば、図８（ｃ）に示すように、それぞれのキャリア抜き領域１５の深さは、中央部２２ｃよりも外端部２２ｅ近傍で深くなっている。
また、図８（ｂ）からも分かるように、ソース領域１４の幅は、いずれの位置でもキャリア抜き領域１５の幅よりも大きい。これにより、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくなる。

このような構造によれば、ベース層１３内の任意の位置からキャリア抜き領域１５までの平均距離は、中央部２２ｃよりも外端部２２ｅ近傍で短くなるので、正孔は、外端部２２ｅ近傍のキャリア抜き領域１５から抜き易くなる。これにより、正孔は、素子領域２２の外端部２２ｅ近傍から効率的に排出される。従って、半導体装置５においても、そのアバランシェ耐量が向上する。

また、半導体装置５においても、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９間に、キャリア抜き領域１５を配置する必要がなくなる。すなわち、トレンチゲート電極１９の配列周期を短くすることもできる。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きい。これにより、半導体装置のオン抵抗を低減することもできる。その結果、半導体装置の消費電力を低減することが可能になる。

次に、半導体装置の形態を変形したさらに別の例について説明する。
この変形例においては、縦形パワーＭＯＳＦＥＴを搭載した半導体チップにおいて、正孔が溜まり易い場所が半導体チップの中央部と外端部近傍との間であると想定している。以下に示す半導体装置６によれば、素子領域２２の中央部２２ｃと外端部２２ｅ近傍との間から正孔が抜き易くなる。

図９は、半導体装置の構造を説明するための要部図である。ここで、図９（ａ）には、半導体装置６の要部断面が示され、図９（ｂ）には、図９（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。なお、図９（ａ）に示す断面構造は、上述した図３（ａ）の向きに対応している。

図９に示すように、半導体装置６においては、キャリア抜き領域１５の幅を固定しつつ、ソース領域１４の幅を素子領域２２の中央部２２ｃおよび外端部２２ｅ近傍で広くし、ソース領域１４の幅を中央部２２ｃと外端部２２ｅ近傍との間で狭くしている。
例えば、素子領域２２の外端部２２ｅ近傍では、ソース領域１４の幅よりもキャリア抜き領域１５の幅を狭くしている。また、素子領域２２の中央部２２ｃでは、ソース領域１４の幅よりもキャリア抜き領域１５の幅を狭くしている。そして、中央部２２ｃと外端部２２ｅ近傍との間では、キャリア抜き領域１５の幅よりもソース領域１４の幅を狭くしている。また、キャリア抜き領域１５の幅は、いずれの位置でも、略同一である。

このように、半導体装置６は、キャリア抜き領域１５の幅を固定しつつ、ソース領域１４の幅が素子領域２２の中央部２２ｃおよび外端部２２ｅ近傍において広くなるグラデーション構造を有している。これにより、キャリア抜き領域１５が占める面積の割合は、中央部２２ｃおよび外端部２２ｅ近傍よりも、その間で大きくなっている。

また、図９（ｂ）からも分かるように、中央部２２ｃと外端部２２ｅ近傍との間を除いたソース領域１４の幅は、いずれの位置でもキャリア抜き領域１５の幅よりも大きい。これにより、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくなる。

このような構造によれば、ベース層１３内の任意の位置からキャリア抜き領域１５までの平均距離は、中央部２２ｃと外端部２２ｅ近傍との間で短くなる。従って、正孔は、素子領域２２の中央部２２ｃと外端部２２ｅ近傍との間のキャリア抜き領域１５で捕捉され易くなる。これにより、正孔が中央部２２ｃと外端部２２ｅ近傍との間から効率的に排出される。従って、半導体装置６においても、そのアバランシェ耐量が向上する。

また、半導体装置６においても、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９間に、キャリア抜き領域１５を配置する必要がなくなる。すなわち、トレンチゲート電極１９の配列周期を短くすることもできる。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きい。これにより、半導体装置のオン抵抗を低減することもできる。その結果、半導体装置の消費電力を低減することが可能になる。

次に、半導体装置の形態を変形したさらに別の例について説明する。
この変形例においては、縦形パワーＭＯＳＦＥＴを搭載した半導体チップにおいて、正孔が溜まり易い場所が半導体チップの中央部と外端部近傍であると想定している。以下に示す半導体装置７によれば、素子領域２２の中央部２２ｃと外端部２２ｅ近傍から正孔が抜き易くなる。

図１０は、半導体装置の構造を説明するための要部図である。ここで、図１０（ａ）には、半導体装置７の要部断面が示され、図１０（ｂ）には、図１０（ａ）に例示されたソース領域１４およびキャリア抜き領域１５の幅の関係が示されている。なお、図１０（ａ）に示す断面構造は、上述した図３（ａ）の向きに対応している。

図１０に示すように、半導体装置７においては、ソース領域１４の幅を固定しつつ、キャリア抜き領域１５の幅を素子領域２２の中央部２２ｃおよび外端部２２ｅ近傍で広くし、キャリア抜き領域１５の幅を中央部２２ｃと外端部２２ｅ近傍との間で狭くしている。
例えば、キャリア抜き領域１５の幅は、素子領域２２のいずれの位置でも、ソース領域１４の幅よりも狭くなっている。但し、キャリア抜き領域１５の幅は、素子領域２２の中央部２２ｃおよび外端部２２ｅ近傍で広くしている。また、ソース領域１４の幅は、いずれの位置でも、略同一である。

このように、半導体装置７は、ソース領域１４の幅を固定しつつ、キャリア抜き領域１５の幅が素子領域２２の中央部２２ｃおよび外端部２２ｅ近傍において広くなるグラデーション構造を有している。これにより、キャリア抜き領域１５が占める面積の割合は、中央部２２ｃおよび外端部２２ｅ近傍の間よりも、中央部２２ｃおよび外端部２２ｅ近傍で大きくなっている。

また、図１０（ｂ）からも分かるように、ソース領域１４の幅は、いずれの位置でもキャリア抜き領域１５の幅よりも大きい。これにより、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きくなる。

このような構造によれば、ベース層１３内の任意の位置からキャリア抜き領域１５までの平均距離は、中央部２２ｃと外端部２２ｅ近傍で短くなる。従って、正孔は、素子領域２２の中央部２２ｃと外端部２２ｅ近傍のキャリア抜き領域１５で捕捉され易くなる。これにより、正孔が中央部２２ｃと外端部２２ｅ近傍から効率的に排出される。従って、半導体装置７においても、そのアバランシェ耐量が向上する。

また、半導体装置７においても、ソース領域１４およびキャリア抜き領域１５が交互に配列する方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９間に、キャリア抜き領域１５を配置する必要がなくなる。すなわち、トレンチゲート電極１９の配列周期を短くすることもできる。また、素子領域２２におけるソース領域１４の全面積は、キャリア抜き領域１５の全面積よりも大きい。これにより、半導体装置のオン抵抗を低減することもできる。その結果、半導体装置の消費電力を低減することが可能になる。

以上、ソース領域１４およびキャリア抜き領域１５が設けられた素子領域２２において、矢印３１の方向のソース領域１４の幅またはキャリア抜き領域１５の幅の少なくともいずれかについて、その幅が広い部分と狭い部分とが設けられている半導体装置について説明した。このような半導体装置には、素子領域２２において、キャリア抜き領域１５が占める面積の割合が大なる部分と小なる部分と、が設けられている。
また、素子領域２２において、キャリア抜き領域１５のキャリア濃度が高い部分および低い部分が設けられている半導体装置や、キャリア抜き領域１５の深さが深い部分および浅い部分が設けられている半導体装置について説明した。しかし、本実施の形態は、これらの具体例に限定されるものではない。すなわち、以上の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて、各実施の形態を複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
例えば、縦形パワーＭＯＳＦＥＴを搭載した半導体チップにおいて、正孔が溜まり易い場所が半導体チップの中央部と外端部近傍、あるいは中央部と外端部近傍との間である場合には、これらの部分に配置されたキャリア抜き領域１５の濃度を高くしたり、キャリア抜き領域１５の深さを深くしてもよい。
また、本実施の形態では、ｎチャネル型の半導体装置を例示したが、ｐチャネル型の半導体装置であってもよい。この場合、キャリア抜き領域は、電子抜き層として機能する。
また、ゲート電極として、トレンチゲート電極１９を例示したが、プレーナ型のゲート電極を半導体装置に設けてもよい。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。

１、２、３、４、５、６、７、１００ 半導体装置
１１ シリコン基板
１２ エピタキシャル層
１３ ベース層
１４ ソース領域
１５ キャリア抜き領域
１６ 積層体
１７ トレンチ
１８ ゲート酸化膜
１９ トレンチゲート電極
２０ 絶縁膜
２１ ゲート配線
２２ 素子領域
２２ｃ 中央部
２２ｅ 外端部
Ｓｃ、Ｓｓ 全面積

Claims (5)

1. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型の第１の半導体層と、
   前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、
   前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、
   前記ソース領域の間に形成された第２導電型のキャリア抜き領域と、
   前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、
   を備え、
   前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域が占める面積の割合が大なる部分と、前記キャリア抜き領域が占める面積の割合が小なる部分と、が設けられていることを特徴とする半導体装置。
2. 前記素子領域において、前記キャリア抜き領域及び前記ソース領域の少なくともいずれかについて前記第１の方向にみた幅が広い部分と狭い部分とが設けられていることを特徴とする請求項１に記載の半導体装置。
3. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型の第１の半導体層と、
   前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、
   前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、
   前記ソース領域間に形成された第２導電型のキャリア抜き領域と、
   前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、
   を備え、
   前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域の不純物濃度が高い部分と、前記キャリア抜き領域の不純物濃度が低い部分と、が設けられていることを特徴とする半導体装置。
4. 第１導電型の半導体基板と、
   前記半導体基板上に形成された第１導電型の第１の半導体層と、
   前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、
   前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、
   前記ソース領域間に形成された第２導電型のキャリア抜き領域と、
   前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、
   を備え、
   前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域の深さが深い部分と、前記キャリア抜き領域の深さが浅い部分と、が設けられていることを特徴とする半導体装置。
5. 前記素子領域内において、前記キャリア抜き領域が占める全面積よりも、前記ソース領域が占める全面積のほうが大きいことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

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