JP2008523586A - 絶縁ゲート電界効果トランジスタ - Google Patents

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Abstract

本発明の縦型パワーＭＯＳＦＥＴはアクティブセル８と非アクティブセル１０を含む。アクティブセル８は基板の表面で非アクティブセル１０により囲まれ、非アクティブセルより少数である。このＭＯＳＦＥＴは、全てのセルがアクティブであるＭＯＳＦＥＴよりも低い零温度係数電流を有する。

Description

本発明は、絶縁ゲート電界効果トランジスタおよび該トランジスタの製造方法に関する。
パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は完全にオンまたはオフするスイッチとして一般に使用されている。しかし、ＭＯＳＦＥＴは、ＭＯＳＦＥＴを過電圧スパイクから自己保護するために線形動作領域で使用することもでき、また電流を安全な状態へ切り換えるのに十分な短期間の間電流を制限するために線形動作領域で使用することもできる。
他にも線形モードの動作を必要とする回路がある。例えば、ファンモータのような多くの簡単なモータはこのように制御される。
最新のパワーＭＯＳＦＥＴ、特にトレンチＭＯＳＦＥＴ及び縦型二重拡散ＭＯＳＦＥＴ（ＶＤＭＯＳ）を線形領域で動作させるとき問題が生じる。最新のデバイスは一般に小さいセルピッチ（＜１０μｍ）を有し、これらのデバイスは熱暴走を受けやすい。
小形デバイスの熱暴走の理由は、臨界電流密度Jcの存在、すなわち、それ以上では電流密度が温度の上昇とともに減少するがそれ以下では電流密度が温度の上昇とともに増大する臨界電流密度Jcの存在にある。ＦＥＴが臨界電流密度Jc以下で動作する場合、温度の小さな上昇は電流密度を増大し、温度の上昇を生じ、更に高い電流密度を生じ、すなわち熱暴走を生じる。
臨界電流密度Jcの値は２つの競合効果によって決まる。第１に、温度が上昇するにつれて、チャネルの抵抗値が増大する。これは温度の上昇とともに電流密度を減少させる。第２に、温度の上昇につれて、ＭＯＳＦＥＴの閾値電圧が減少する。この閾値電圧の変化は、ＭＯＳＦＥＴが強くスイッチオンされる際には問題とならない。しかし、線形領域では、閾値電圧の減少は実行ゲート電圧を変化させ、温度の上昇とともに電流密度を増大させる。利得が増大するにつれて、第２の効果が相対的に重要となる。最新のＭＯＳＦＥＴは高い値のゲート幅／面積を有し、第２の効果が優勢となる電流で動作する。すなわち、最新のＭＯＳＦＥＴはJc以下で動作する。
このことは、最新のＭＯＳＦＥＴは熱暴走を受けやすく、デバイス故障を引き起こし得ることを意味する。
当業者に認識されるように、この問題はオキサイドオンシリコンを用いるデバイスに限定されず、任意のパワーＦＥＴにも起こり得る。
従って、この問題が緩和されるＦＥＴの設計が必要とされている。
この問題に関するいくつかの先行技術が存在する。一つの解決が特許文献１に記載され、これには、各本体領域内に多数のソース領域が設けられた複雑な構成が記載されている。このようなデバイスは製造が複雑である。
他のデバイスが特許文献２に記載され、これにはいくつかのアプローチが示されている。一つのアプローチでは、セルを異なる閾値電圧を有する２つの部分に分割している。しかし、このデバイスも製造が複雑である。
他のアプローチは高及び低の異なる閾値電圧を有するセルを使用する（特許文献３参照）。しかし、多数の異なる閾値電圧の使用はこのタイプのデバイスを製造困難にする。
米国特許第５，０９５，０４３号明細書 米国特許第６，６６４，５９４号明細書 米国特許第２００３／０２３０７６６号明細書
本発明によれば、請求項１に記載の絶縁ゲート電界効果トランジスタが提供される。
多数のセルを設け、これらのセルのうちのいくつかをアクティブに、いくつかを完全に非アクティブにすることによって、デバイスの線形領域動作が向上する。本発明者等は、非対称チャネルまたは複雑な構造を有する多数の異なる閾値電圧またはセルを用いる必要はないことを確かめた。多数のセルのいくつかを使用し他のセルを使用しないだけで十分であることが確かめられた。
アクティブセルが密集しないという事実のおかげで、電流はホットスポットを避けてデバイスに均等に広がる。アクティブセルは非アクティブセルと均等に分布させるのが好ましい。
本発明の本当の利点は、改善された線形動作が極めて製造容易な構造で得られる点にある。
本発明は、ゲートが第１主表面から基板内へ延在する絶縁ゲートである縦型トランジスタとして実現するのが好ましい。
この構成は、本発明の利点を奏するパワーＭＯＳＦＥＴを提供しやすい。
セルはＦＥＴの本体領域を含み、セル間のトレンチ内に絶縁ゲートを有するものとすることができる。ソース領域はアクティブセルにのみ設けることができる。
セルは六角形配列に配列し、アクティブセル対非アクティブセルの比を１：２とすることができる。この構成は六角形配列を容易にし、デバイスのターンオン時に十分な数のアクティブセルが電流を流す。
セルピッチは１１μｍ以下にすることができる。本発明は、零温度係数電流が高くなるために熱不安定性が特に問題になるこのような小さいセルピッチを有するデバイスに特に適用可能である。
アクティブセル対非アクティブセルの比は１：２にすることができる。これは中程度のセルピッチに対して良好な結果を与える適切な比である。
しかし、セルピッチを小さくするにつれて、１：２のセル比は不安定なデバイスを生じ得る。この場合には、各非アクティブセルに対して少数のアクティブセルを使用することができる。従って、本発明は、セルピッチが8μｍ以下であり且つアクティブセル数／非アクティブセル数の分数が１／３以下の値を有するデバイスを含む。
本発明の他の態様では、請求項１０に記載の電界効果トランジスタの製造方法を提供する。
前記トランジスタを構成するステップは、
前記セル間にて前記第１の主表面から前記基板内に延在するトレンチをエッチングし、
前記トレンチの側壁及び底面上にゲート絶縁層を堆積し、
前記トレンチをゲート導体で満たすステップを含むことができる。
前記トランジスタを構成するステップは、更に、
ｐ型本体領域を注入して前記セルを構成し、
前記トレンチの形成後に、ソース領域を前記アクティブセル内に前記トレンチに隣接して注入するが非アクティブセルには注入しないステップを含むことができる。
本発明の実施の形態を図面を参照して、純粋に一例として、以下に説明する。
図１につき説明すると、ｎ＋ドープ半導体基板２は、基板の第１(上)主表面４側に形成された多数のセル６からなる半導体デバイスのドレインとして機能する。セルはアクティブセル８と非アクティブセル１０とに分けられる。基板は、例えば、１０１５ｃｍ−３〜１０１８ｃｍ−３の範囲のドーピング濃度を有する市販のシリコン基板とすることができる。必要に応じ、他の材料及びドーピング濃度を使用することもできる。
Ｐ-ドープ本体領域１２がアクティブセル８及び非アクティブセル１０の各々に設けられる。
セル６は絶縁ゲートトレンチ１４で分離される。絶縁ゲートトレンチ１４は側壁及び底面上にゲート絶縁体１６を有するとともにトレンチ内にゲートとして作用する導体１８を有する。
図２に示されるように、セル６は基板の第１主表面４に六角形配列に分布され、絶縁ゲートトレンチ１４はゲート導体１８が連結されるように接続する。
アクティブセル８は、本体領域１２の第１主表面４に高ドープｎ＋ソース領域２０を更に具えるが、非アクティブセル１０ではこのような領域は省略される点で非アクティブセル１０と相違する。
絶縁体２２がトレンチ１４の全部及びソース領域２０の一部の上に設けられ、トレンチを絶縁する。ソース領域は例えばリング形状とし、リングの中心部を本体領域１２の一部分として残すことができる。
次いで、メタライズ層２４が絶縁体２２の表面及び第１主表面上に設けられ、ソース領域２０及び本体領域１２に接触するソース接点が形成される。トレンチの深さ及び幅は必要とされるデバイス特性に応じて変化させることができること明らかである。
背面接点２８が基板２の背面に設けられ、ゲート接点３０がゲート導体１８に接続される。
これらの接点及びメタライズ層２４，２８，３０には、Ａｌ及びその合金（例えばＡｌＳｉ）またはポリシリコンを含む標準の材料を使用でき、また当業者に知られているので特定しないが種々の接点材料を使用することもできる。ゲート絶縁体１６は任意の好適材料、例えば酸化シリコン、窒化シリコン及び酸窒化シリコンで造ることができる。必要に応じ、多層ゲートを使用することもできる。
アクティブセル８は基板の表面に図２に示すように分布され、図２ではアクティブセル８は非アクティブセル１０と区別するために斜線が付されている。この実施例のパターンは、三角形２６で示されるように、２つの非アクティブセル１０と１つのアクティブセル８の繰返しパターンであり、非アクティブセル対アクティブセルの比は２：１である。
セルピッチ、すなわち隣接セル間の中心間隔は本例では９μｍである。
このデバイスは殆ど通常のプロセスで製造できるため、製造プロセスについてはこれ以上説明しない。
しかし、ソース拡散を非アクティブセルに実施しないという一つの変更が必要である。これは、本体領域１２に高ドープｎ+領域２０をインプラントするインプランテーションステップを実施する前に、アクティブセルに対してはセルの中心部を覆い非アクティブセルに対してはセル全体を覆うマスクパターンを生成することにより実施される。このようにして、ソース領域２０をアクティブセルにのみ形成する。
本発明の実施例によるデバイスとアクティブセルのみを有する比較例について実験を行った。図３に２つの温度における電流−電圧特性が示されている。左側の２つの曲線は比較例に関するものであり、右側の２つの曲線は本発明実施例に関するものである。２つの温度は各例に対して２５℃及び１７５℃である。零温度係数点電流は、異なる温度でその電流を発生するのに同じ電圧が必要とされる点の電流、すなわち２つの曲線が交差する点の電流である。
図に示されているように、零温度係数点電流は比較例の約８０Ａから本発明実施例の約３５Ａへ低下する。
デバイスの良好な歩留まりが得られた
比較例を用いる場合よりも本発明の実施例を用いる場合に線形モードにおいてはるかに良好な安定性が得られた。図４には、いくつかの故障点、すなわち所定の期間印加されると故障を生じる電流及び電圧の値が示されている。ある場合には、１００ｍｓの期間を使用し、他の場合にはＤＣ信号を使用した。本発明の実施例の１００ｍｓ故障点は３２で示され、比較例３４の故障点より高い電流値に位置する。
ＤＣでは、本発明実施例のパス点３６が比較例の故障点にほぼ同一の値で生じる。
本発明実施例ははるかに良好な結果を生じることが示されている。
代表的なＲdson（オン抵抗）値は本発明実施例では９ｍオーム、比較例では５．４ｍオームであった。本発明実施例ではセルの１／３しかアクティブでないため、これは良好な結果である。
本発明は上述の実施例に限定されない。例えば、本発明実施例は複数のセルを有し、これらのセルはトレンチで囲まれたトランジスタの本体である。セルをトランジスタのトレンチとし、p型本体をトレンチとして配置することもできる。この場合には、ゲート接点をアクティブセルのみに設けることによってアクティブセルを構成し、非アクティブセルはフローティングゲートのままにすることができる。
セルは六角形にする必要はなく、方形、３角形または任意の他の適当な形状にしてもよい。全てのセルを同じ形状にする必要もない。このような形状及び配列はＵＳ６，３２０，２２３に記載されており、これに記載されている種々のセルバリエーションも参考のためにここに含まれているものとする。
図５に示す代替実施例では、第１主表面がストライプ５０に分割され、アクティブセルがストライプ５０の短領域であり、ストライプの残部が非アクティブセルを構成する。図５に示されるように、いくつかのストライプは非アクティブセルのみを構成する。或いはまた、ストライプはアクティブセルと非アクティブセルを有し、例えば隣接するストライプのアクティブセルをオフセットさせてもよい。
これらの実施例では、非アクティブセル１０のセルサイズがアクティブセル８のセルサイズより大きい点に留意されたい。
ストライプを有する代替構成(図示せず)は、並列に配列されたストライプの形態のセルを有し、ストライプの全長がアクティブセルか非アクティブセルである。アクティブセルストライプ（トランジスタとして作用する）は非アクティブセル間に分布される。
更に、セルピッチは実施例の９μｍにする必要はない。本発明は、１１μｍ以下のピッチを有するデバイスに特に好適である。その理由は、このセルピッチ以上では、デバイスは本発明を使用しなくても安定になり得るからである。
本発明は、９μｍより著しく小さいサイズに使用できる。実施例の１：２のアクティブ対非アクティブセル比が特定のセルサイズに対して線形安定性の十分な増大を与えない場合には、異なるパターン、例えば１：４または１：６のアクティブ対非アクティブセル比を使用することができる。１：４または１：６の比は規則的なセル格子から容易に得られる。
更に、ｎ型及びｐ型ドープ層を交換してｐ型デバイスを得ることもできる。
ＦＥＴは特定の用途に応じてエンハンスメント型またはデプリーション型にすることができる。
本発明の第１の実施例に使用されるアクティブセル及び非アクティブセルの側面図を示す。 本発明の第１の実施例による半導体デバイスの上面図を示す。 本発明の第１の実施例及びアクティブセルのみを用いる比較例に対する異なる温度における電流対電圧のグラフを示す。 本発明によるデバイス及び比較例に対するパス及び故障値の電流および電圧を示す。 図４の一部分の拡大図を示す。 本発明の代替実施例の半導体デバイスの上面図を示す。

Claims (14)

  1. 第１の主表面を有する半導体基板と、
    前記基板を横切って配列され且つアクティブセルと非アクティブセルに分けられた複数のセルを具え、
    各アクティブセルは絶縁ゲートとソースとドレインを有する少なくとも１つの動作可能なトランジスタを構成し、
    各非アクティブセルはトランジスタとして動作し得ないものであり、
    アクティブセルが非アクティブセルより少数であることを特徴とする電界効果トランジスタ。
  2. 前記非アクティブセルが前記基板上でアクティブセルを取り囲むことを特徴とする請求項１記載の電界効果トランジスタ。
  3. 縦型トランジスタの形態の請求項１または２記載の電界効果トランジスタであって、前記セルのゲートが第１の主表面から延在するトレンチ内を基板内まで延在する絶縁ゲートであることを特徴とする電界効果トランジスタ。
  4. 前記セルがＦＥＴの本体領域を含み、前記絶縁ゲートが前記セル間のトレンチ内に設けられ、前記トレンチに隣接するソース領域が前記アクティブセル内にのみ設けられていることを特徴とする請求項３記載の電界効果トランジスタ。
  5. 前記セルが六角形配列に配列されていることを特徴とする請求項１−４のいずれかに記載の電界効果トランジスタ。
  6. 前記基板を横切って延在する複数のストライプを具え、前記アクティブセルが前記ストライプの少なくともいくつかの一部分として構成され、前記ステップとリソースプロセスの残部が非アクティブセルを構成することを特徴とする請求項１−４のいずれかに記載の電界効果トランジスタ。
  7. 前記セルピッチが１１μｍ以下であることを特徴とする請求項１−６のいずれかに記載の電界効果トランジスタ。
  8. アクティブセル対非アクティブセルの比が１：２であることを特徴とする請求項１−７のいずれかに記載の電界効果トランジスタ。
  9. 前記セルピッチが８μｍ以下であり、且つアクティブセル数／非アクティブセル数の分数が１／３以下の値であることを特徴とする請求項１−５のいずれかに記載の電界効果トランジスタ。
  10. 第１主表面を有する半導体基板を用意するステップと、
    前記基板を横切って配列され且つアクティブセルと非アクティブセルに分けられる複数のセルを構成するステップと、
    各アクティブセルは絶縁ゲートとソースとドレインを有する少なくとも１つの動作可能なトランジスタを構成し、各非アクティブセルはトランジスタとして動作し得ないものとするステップと、
    アクティブセルお非アクティブセルより少数とすることを特徴とする電界効果トランジスタの製造方法。
  11. 前記非アクティブセルが前記基板上で前記アクティブセルを取り囲むことを 特徴とする請求項１０記載の電界効果トランジスタの製造方法。
  12. 前記トランジスタを構成するステップは、
    前記セル間の前記第１の主表面から前記基板内に延在するトレンチをエッチングし、
    前記トレンチの側壁及び底面上にゲート絶縁層を堆積し、
    前記トレンチをゲート導体で満たすことを特徴とする請求項１０または１１記載の電界効果トランジスタの製造方法。
  13. 前記トランジスタを構成するステップは、更に、
    ｐ型本体領域を注入して前記セルを構成し、
    前記トレンチの形成後に、前記アクティブセル内に前記トレンチに隣接してソース領域を注入するが非アクティブセルには注入しないことを特徴とする請求項１２記載の電界効果トランジスタの製造方法。
  14. 前記セルは六角形配列に配列することを特徴とする請求項１１、１２または１３記載の電界効果トランジスタの製造方法。
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