WO2010021146A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2010021146A1
WO2010021146A1 PCT/JP2009/003990 JP2009003990W WO2010021146A1 WO 2010021146 A1 WO2010021146 A1 WO 2010021146A1 JP 2009003990 W JP2009003990 W JP 2009003990W WO 2010021146 A1 WO2010021146 A1 WO 2010021146A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit cell
drift layer
impurity region
type impurity
well
Prior art date
Application number
PCT/JP2009/003990
Other languages
English (en)
French (fr)
Inventor
山下賢哉
工藤千秋
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2009801152761A priority Critical patent/CN102217073A/zh
Priority to US12/997,958 priority patent/US8530943B2/en
Priority to JP2010525606A priority patent/JP4698767B2/ja
Publication of WO2010021146A1 publication Critical patent/WO2010021146A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a silicon carbide (SiC) metal oxide semiconductor field effect transistor (MOSFET).
  • SiC silicon carbide
  • MOSFET metal oxide semiconductor field effect transistor
  • FIG. 7 schematically shows a cross section in one direction (x direction) of the conventional vertical SiC power MOSFET 100.
  • the SiC power MOSFET 100 has the same structure in the direction (y direction) perpendicular to the paper surface of FIG. 7, and unit cells U having a structure sandwiched between alternate long and short dash lines are two-dimensionally arranged in the x and y directions. Yes.
  • Each unit cell U includes a SiC semiconductor substrate 102 and an n-type drift layer 103 provided on the SiC semiconductor substrate 102.
  • a P-type well 104a is provided from the surface 103s toward the inside.
  • an n-type source region 105 and a P-type contact region 104b are further provided.
  • the source region 105 and the contact region 104b are in ohmic contact with the source electrode 106 provided on the surface 103s of the drift layer 103.
  • a gate insulating film 107a is provided so as to cover the well 104a exposed on the surface 103s of the drift layer 103 and the surface of the drift layer 103 where the well 104a is not provided, and a gate electrode 108 is provided on the gate insulating film 107a. ing.
  • a drain electrode 101 is provided on the surface of the SiC semiconductor substrate 102 where the drift layer 103 is not provided, and is in ohmic contact with the semiconductor substrate 102.
  • FIG. 8 is a perspective view schematically showing the arrangement of unit cells U in SiC power MOSFET 100. For ease of understanding, a gap is provided between adjacent unit cells U. Further, in FIG. 8, only the well 104a of each unit cell U is shown. The flow of electrons is indicated by dashed arrows.
  • each unit cell U of SiC power MOSFET 100 electrons move from the surface 103 s of drift layer 103 to the thickness direction of SiC semiconductor substrate 102 in the vicinity of the boundary with adjacent unit cell U. Moving. Therefore, in the entire vertical SiC power MOSFET 100, electrons move in the thickness direction of the drift layer 103 and the SiC semiconductor substrate 102 between the wells 104a.
  • the source electrode 106 and the drain electrode 101 are provided so as to be separated from each other in the thickness direction of the drift layer 103 and the SiC semiconductor substrate 102, and electrons as carriers move in the thickness direction.
  • the channel is formed in the vicinity of the outer periphery of the well 104a having a rectangular shape. Therefore, the sum of the lengths of the four sides defining the well 104 on the surface 103s of the drift layer 103 becomes the gate width.
  • the vertical SiC power MOSFET 100 having such a structure the smaller the unit cell U, the longer the total gate width.
  • the gate width is 4W.
  • the unit cell U2 having one side of W / 2 four unit cells U2 can be formed with the same area as the unit cell U1, and the gate width of each unit cell U2 is 2W. Is 8W. Therefore, by reducing the unit cell, the amount of current per unit area, that is, the current density can be increased.
  • the on-resistance of the vertical SiC power MOSFET is constituted by the sum of source contact resistance, source sheet resistance, channel resistance, JFET resistance, drift resistance, substrate resistance, and drain contact resistance.
  • the key is to effectively reduce channel resistance and JFET resistance.
  • the channel resistance is a resistance of a channel formed below the gate insulating film 107a.
  • the channel mobility is low and the channel resistance is large due to the reason attributable to the SiC material and the manufacturing process.
  • channel mobility of about 30 to 60 cm 2 / Vs can be realized even on the (0001) plane of 4H—SiC.
  • the inventors of the present application have examined that in a SiC power MOSFET having a unit cell size of 10 ⁇ m or less, if the channel length is set to 1 ⁇ m or less, the channel resistance can be reduced to about 1.5 to 2 m ⁇ cm 2 . .
  • the JFET resistance is the resistance of the JFET region 111 sandwiched between adjacent wells 104a of the drift layer 103, which is a path of electrons moving from the source to the drain, as shown in FIG. .
  • the depletion layer 110 is formed by the junction of the P-type well 104a and the n-type drift layer 103, and the current path is narrowed. Therefore, the resistance of the JFET region 111 is increased.
  • the depletion layer 110 spreads and does not pinch off the electron path moving through the JFET region 111 when the MOSFET is in the ON state. Thus, it is necessary to set the interval L to 3 ⁇ m or more. Even in this case, the JFET resistance becomes relatively high.
  • the unit cell U becomes large and the channel density is reduced. This increases the channel resistance of the entire SiC power MOSFET. Furthermore, the source contact occupancy ratio decreases, and there is a problem that the source contact resistance increases. For this reason, it is difficult to effectively reduce the on-resistance of the SiC power MOSFET.
  • Patent Document 1 discloses a technique for suppressing the spread of the depletion layer by increasing the carrier concentration of the JFET region 111 from 1 ⁇ 10 16 cm ⁇ 3 to about 5 ⁇ 10 17 cm ⁇ 3. Is disclosed. Patent Document 1 discloses that a SiC power MOSFET is used as long as the concentration in the JFET region 111 is different from the concentration in the other region of the drift layer, particularly when the concentration in the JFET region 111 is higher than the concentration in the other region of the drift layer. It is described that the effect of improving the on-characteristic can be obtained.
  • the distance L can be set as close as possible to 0 ⁇ m.
  • the inventor of the present application has made a device in which the concentration of the JFET region 111 is increased and the distance L is shortened, and various studies have been made. As a result, it has been confirmed that the JFET resistance is reduced in the on state. In other words, under the condition where a high voltage is applied to the drain electrode, an increase in drain leakage current, a decrease in source-drain breakdown voltage, and an increase or breakdown of leakage in the gate insulating film due to a high drain electric field may arise as new problems. I understood.
  • An object of the present invention is to solve such problems of the prior art, and to provide a semiconductor device that has low on-resistance and can ensure reliability in an off state even when a unit cell is made small. To do.
  • the semiconductor device of the present invention is a semiconductor device including a plurality of unit cells arranged at least one dimension, each unit cell is formed on a substrate composed of a wide band gap semiconductor, An n-type drift layer composed of a wide band gap semiconductor, a p-type well provided in the drift layer, a first n-type impurity region provided in the well, and the first n A source electrode electrically connected to the type impurity region and in the drift layer, between the well and the well of the adjacent unit cell, having an impurity concentration higher than that of the drift layer.
  • n-type impurity regions at least part of the second n-type impurity region, at least part of the well, and less of the first n-type impurity region
  • a gate insulating film provided on a part of the gate insulating film, a gate electrode provided on the gate insulating film, in the drift layer, adjacent to the second n-type impurity region, and A third n-type impurity region formed at a position including the apex of the unit cell when the drift layer is viewed in the thickness direction from the surface of the drift layer, the impurity concentration being the second n-type impurity;
  • a third n-type impurity region lower than the region.
  • each unit cell further includes a drain electrode provided on the back surface of the substrate opposite to the surface on which the drift layer is formed, and the voltage with a polarity that can maintain a high breakdown voltage in the drain electrode.
  • the impurity concentration of the third n-type impurity region is set so that the third n-type impurity region is depleted before the second n-type impurity region is completely depleted. Yes.
  • the third n-type impurity region is located at a distance exceeding a / 2 from the outer periphery of the well.
  • the unit cells are arranged two-dimensionally.
  • the unit cells when the drift layer is viewed from the surface of the drift layer in the thickness direction, the unit cells have a quadrangular shape and are arranged in a staggered manner.
  • each unit cell when the drift layer is viewed from the surface of the drift layer in the thickness direction, each unit cell has a quadrangular shape and is arranged in a lattice shape.
  • each unit cell when the drift layer is viewed from the surface of the drift layer in the thickness direction, each unit cell has a hexagonal shape, and each unit cell has a vertex of three adjacent unit cells. They are arranged so as to overlap.
  • the second n-type impurity region includes an outer periphery defining a well of each unit cell and each unit cell when the drift layer is viewed in a thickness direction from the surface of the drift layer.
  • the third n-type impurity region is provided between the wells of each unit cell so as to be in contact with the well only between portions where the outer peripheries defining the wells of adjacent unit cells are substantially parallel to each other. In FIG. 3, the region other than the second n-type impurity region is filled.
  • each unit cell is formed on at least part of the second n-type impurity region, on at least part of the well, and on at least part of the first n-type impurity region.
  • the semiconductor device further includes a channel layer provided below the gate insulating film.
  • the wide band gap semiconductor is SiC.
  • the impurity concentration of the third n-type impurity region is less than 1 ⁇ 10 17 cm ⁇ 3 .
  • the semiconductor device is turned off by the third n-type impurity region which is lower in impurity concentration than the second n-type impurity region provided between the wells and is provided at a position including the apex of the unit cell.
  • the drain electrode when the drain electrode is at a high potential, the electric field in the vicinity of the apex of the unit cell is relaxed, drain leakage can be suppressed, and variations in breakdown voltage of individual semiconductor devices can be suppressed.
  • the strength of the electric field applied to the gate insulating film is reduced at the apex of the unit cell, the breakdown of the gate insulating film is suppressed, and the reliability of the gate insulating film can be improved.
  • the on-resistance of the semiconductor device can be reduced without impairing the effect of reducing the JFET resistance between the wells. . Therefore, the distance between the wells can be shortened to reduce the size of the unit cell, and a semiconductor device driven with a large current can be realized.
  • FIG. 2 is a cross-sectional view taken along line A-A ′ in FIG. 1.
  • FIG. 2 is a cross-sectional view taken along the line Q-Q ′ in FIG. 1.
  • It is a schematic diagram which expands and shows the structure of the apex vicinity of the unit cell of the SiC power MOSFET of 1st Embodiment.
  • It is a top view which shows 2nd Embodiment of SiC power MOSFET by this invention.
  • It is a top view which shows 3rd Embodiment of SiC power MOSFET by this invention.
  • It is a top view which shows 4th Embodiment of SiC power MOSFET by this invention.
  • the SiC power MOSFET 100 when the SiC power MOSFET 100 is in the off state, a large potential difference is generated between the gate electrode 108 and the drain electrode 101.
  • the depletion layer 110 is formed in the JFET region 111, the electric field due to the potential difference between the gate electrode 108 and the drain electrode 101 is concentrated in a region other than the depletion layer 110. More specifically, the point R in the JFET region 111 that is approximately the same distance from the two adjacent wells 104a is farthest from the interface between the well 104a and the drift layer 103, so that the depletion layer 110 is formed. Hateful. For this reason, the electric field in the OFF state is concentrated at the position of the point R in the JFET region 111.
  • FIG. 10 is a graph showing the relationship between the distance L between the wells 104a at the point R and the concentration n j of the JFET region and the electric field strength applied to the gate insulating film 107a in the off state. As is apparent from FIG.
  • each element size and impurity concentration in the unit cell are determined in such a range that the maximum electric field strength at the point R is not problematic for ensuring the reliability of the gate insulating film.
  • FIG. 11 shows the arrangement of the unit cells U viewed from the drift layer 103 in the thickness direction from the surface (upper surface) of the drift layer 103.
  • the unit cells are arranged in a staggered manner.
  • the impurity concentration of the JFET region 111 is uniformly increased, the highest electric field is applied to the gate insulating film in the OFF state not at the point R but at the point S.
  • the distance to the well 104a is the longest at the position of the apex of the polygon, and the electric field strength is the highest for the reason described above. Because.
  • the standard of the maximum value of the electric field that can be applied to the PN junction in the SiC crystal when the SiC power MOSFET is turned off is about 2 MV / cm.
  • the electric field applied to the gate insulating film at this time is about 3 MV / cm.
  • the design value is exceeded at the apex of the unit cell, such a design is not preferable in consideration of long-term reliability.
  • Such a problem is a problem that has not occurred in the Si power MOSFET in which the maximum value of the electric field is about one digit smaller.
  • the inventor of the present application has invented a SiC power MOSFET having a novel structure, which will be described in detail below, based on such studies.
  • FIG. 1 is a plan view showing the structure of the SiC power MOSFET 51 according to the first embodiment.
  • the drift layer 3a viewed from the surface (upper surface) of the drift layer 3a in the thickness direction is shown in FIG.
  • the structure is shown.
  • SiC power MOSFET 51 includes a plurality of unit cells U.
  • the unit cell U has a quadrangular shape as viewed from the drift layer 3a side, and the quadrangular shapes are arranged in a staggered manner. More specifically, the arrangement of the unit cells U in the y direction is shifted by 1 ⁇ 2 cycle.
  • seven unit cells U are shown. When each unit cell U has a square shape when viewed from the surface side of the drift layer 3a, the unit cells can be arranged in a lattice shape without providing a gap between the unit cells, and the density of the unit cells is increased. can do.
  • a unit cell is the smallest structural unit having the same structure. Further, when the unit cells are arranged in a lattice shape, the shape of each unit cell viewed from the surface of the drift layer 3a is a line segment connecting the center of each unit cell and the centers of a plurality of adjacent unit cells. It is defined by a region surrounded by a plurality of straight lines that respectively pass through the midpoints and are perpendicular to the line segment. As shown in FIG. 11, the unit cells in the case where the unit cells are arranged in a zigzag pattern are considered to be obtained by shifting the unit cells arranged in a grid pattern.
  • the shape of the unit cell defined in this way is a geometrical shape determined from the layout of the unit cell, in the actual SiC power MOSFET 51, the boundary or apex that defines the shape of the unit cell on the surface of the drift layer 3a There is no specific structure. However, the boundaries and vertex positions that define the shape of the unit cell can be uniquely determined by the above-described definition.
  • FIG. 2A and 2B show the cross-sectional structure of the unit cell
  • FIG. 2A shows the A-A ′ cross section in FIG. 1
  • FIG. 2B shows the Q-Q ′ cross section.
  • the unit cell U includes a substrate 2 mainly composed of a wide band gap semiconductor, and a drift layer 3a formed on the substrate 2 and mainly composed of a wide band gap semiconductor.
  • the substrate 2 and the drift layer 3a may each contain impurities.
  • the wide band gap semiconductor refers to a semiconductor such as SiC, GaN, diamond, BN, or GaAs.
  • the substrate 2 is a low-resistance SiC substrate containing n-type impurities (nitrogen, phosphorus, arsenic, etc.) of 1 ⁇ 10 18 cm ⁇ 3 or more, for example.
  • the drift layer 3a is a SiC semiconductor layer doped with an n-type impurity (for example, nitrogen) of about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 .
  • a buffer layer 3b doped with n-type impurities of about 10 17 cm ⁇ 3 to 10 18 cm ⁇ 3 is provided between the drift layer 3 a and the substrate 2.
  • Drift layer 3a and buffer layer 3b can be formed, for example, by epitaxial growth on substrate 2 by CVD or the like.
  • a p-type well 4a is provided in a part of the drift layer 3a so as to go from the surface to the inside.
  • the well 4a is doped with, for example, a p-type impurity of 5 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a p + -type contact region 4b and a source region 5 that is a first n-type impurity region are formed in a part of the well 4a.
  • the contact region 4b and the source region 5 are formed from the surface of the well 4a toward the inside.
  • the p + -type contact region 4b is doped with a p-type impurity of about 5 ⁇ 10 19 cm ⁇ 3
  • the source region 5 is 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • An n-type impurity is doped.
  • a JFET region 30 as a second n-type impurity region is provided between the well 4a and the well 4a of the adjacent unit cell U.
  • the impurity concentration of the JFET region 30 is higher than the impurity concentration of the drift layer 3a.
  • the JFET region 30 is doped with an n-type impurity, for example, 1 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the third position is located in the drift layer 3a, adjacent to the JFET region 30, and including the apex of the unit cell U when viewed from the surface of the drift layer 3a.
  • a low concentration impurity region 31 which is an n-type impurity region is provided.
  • the unit cell U of the SiC power MOSFET 51 does not have a specific structure showing a vertex. However, the position of the vertex is uniquely determined from the layout of the unit cell U, and the low concentration impurity region 31 is provided so as to include the position of the vertex.
  • the low-concentration impurity region 31 is preferably formed to the same depth as the well 4a or about 10% deeper than the well 4a. Generally, the variation in the depth direction when a well is formed by ion implantation is about 5% including a margin. Therefore, if the low-concentration impurity region 31 is designed to be about 10% deeper than the well 4a, the low-concentration impurity region 31 having a depth equal to or greater than that of the well 4a can be surely formed.
  • the low-concentration impurity region 31 is doped with an n-type impurity to about 1 ⁇ 10 16 cm ⁇ 3 , for example.
  • the impurity concentration of the low concentration impurity region 31 is preferably lower than that of the JFET region 30.
  • the impurity concentration of the low concentration impurity region 31 is not particularly limited in relation to the impurity concentration of the drift layer 3a, and may be higher or lower than the impurity concentration of the drift layer 3a.
  • the impurity concentration of the low concentration impurity region 31 and the impurity concentration of the drift layer 3a may be approximately the same.
  • Well 4a, contact region 4b, source region 5, JFET region 30 and low-concentration impurity region 31 are formed in drift layer 3a by ion implantation, for example.
  • each unit cell in order to realize a low resistance channel, is n-type on at least a part of the JFET region 30, on at least a part of the well 4 a, and on at least a part of the source region 5.
  • a channel layer 7b doped with impurities of about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 is provided.
  • Channel layer 7b is made of SiC, and is formed, for example, by epitaxial growth by a CVD method.
  • the thickness is about 50 nm to 200 nm, and the threshold voltage of the gate voltage is 3V to 6V at this time.
  • ion implantation may be performed on the surface of the well 4a in contact with the channel layer 7b.
  • the channel layer 7b is not necessarily essential, and may be provided with a channel formed by an inversion layer formed in the vicinity of the surface of the well 4a, as in a normal MOSFET.
  • the gate insulating film 7a is provided on the channel layer 7b or on at least a part of the JFET region 30, on at least a part of the well 4a, and on at least a part of the source region 5.
  • a gate electrode 6 is provided on the gate insulating film 7a.
  • the gate insulating film 7a is made of, for example, silicon oxide, and may be patterned by depositing silicon oxide, or may be patterned by thermally oxidizing the surfaces of the drift layer 3a and the channel layer 7b.
  • the gate electrode 6 is made of polysilicon, for example.
  • a source electrode 6 is provided so as to be electrically joined to the source region 5 and the contact region 4b.
  • a drain electrode 1 is provided on the surface of the substrate 2 on which the drift layer 3a is not provided.
  • the source electrode 6 and the drain electrode 1 are made of, for example, a Ni alloy and are in ohmic contact with the source region 5 and the contact region 4b and the substrate 2 by heat treatment.
  • An interlayer insulating film 9 is provided so as to cover the gate electrode 8, and a contact is formed on the interlayer insulating film 9 so that the source electrode 6 is exposed.
  • the source electrode 6 is electrically connected to the source wiring 10.
  • Source electrodes 9 of other unit cells are also connected to the source wiring 10.
  • the SiC power MOSFET 51 includes a low concentration impurity region 31.
  • the low concentration impurity region 31 can be formed by ion implantation, for example. Specifically, after forming the drift layer 3a, a mask defining the low-concentration impurity region 31 is formed on the surface of the drift layer 3a in the same manner as the well 4a, the contact region 4b, the source region 5 and the JFET region 30. It can be formed by ion implantation. Other structures can be manufactured using a semiconductor device manufacturing technique similar to the conventional one.
  • the well 4a, the contact region 4b and the source region 5 are formed in the drift layer 3a by ion implantation, and then the JFET region 30 is formed in a part of the region other than the well 4a of the drift layer 3a. That is, a region other than the well 4 a and the JFET region 30 may be used as the low concentration impurity region 31. In this case, the impurity concentration of the low concentration impurity region 31 matches the impurity concentration of the drift layer 3a.
  • each unit cell of the SiC power MOSFET 51 when a bias voltage equal to or higher than the threshold voltage is applied to the gate electrode 8 with a predetermined voltage applied between the source electrode 6 and the drain electrode 1, the source wiring 10 and Electrons are injected from the source electrode 6 into the channel layer 7 b through the source region 5, and electrons move from the channel layer 7 b through the JFET region 30, the drift region 3 a and the substrate 2 to the drain electrode 1. In this way, each unit cell of the SiC power MOSFET 51 is turned on. Although not shown in FIG. 1 and the like, the gate electrode 8 and the drain electrode 1 of each unit cell are continuous with the gate electrode 8 and the drain electrode 1 of other unit cells. For this reason, each unit cell of the SiC power MOSFET 51 operates simultaneously.
  • the low concentration impurity region 31 In the conventional SiC power MOSFET, all the JFET regions between the wells are doped with a uniform concentration, but in the SiC power MOSFET 51 of this embodiment, the low concentration impurity region 31 having a lower impurity concentration than the JFET region 30 drifts. In the layer 3a, it is provided at a position adjacent to the JFET region 30 and including the apex of the unit cell U when viewed from the surface of the drift layer 3a.
  • the impurity concentration of the low concentration impurity region 31 is determined based on the impurity concentration of the well 4a and the JFET region 30 and the distance between the wells 4a. Specifically, the concentration of the well 4a is generally 5 ⁇ 10 17 cm ⁇ 3 to 2 ⁇ 10 18 cm ⁇ 3 . By setting this concentration range, the well region is depleted when a positive high voltage is applied to the drain electrode 1 in the off state, that is, when a voltage is applied to the drain electrode 1 with a polarity that maintains a high breakdown voltage. The layer can be extended to prevent punch-through with the source region 5. Compared to Si power devices, the well concentration is higher. Note that applying a high voltage to the drain electrode 1 means maintaining the drain electrode 1 at a high potential with respect to the source electrode 6 or the gate electrode 8.
  • the distance L between the wells 4a is preferably 0.5 ⁇ m or more because of limitations on mask formation. A practical range is 0.8 ⁇ m or more and 1.5 ⁇ m or less. At this time, the range of the impurity concentration of the JFET region 30 is preferably 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less. However, if the distance L between the wells 4a can be fabricated with a reproducibility of 0.5 ⁇ m, the impurity concentration of the JFET region 30 may be 5 ⁇ 10 17 cm ⁇ 3 or more, for example, 8 ⁇ 10 17 cm ⁇ 3. Good. In this case, even if a high voltage is applied to the drain electrode in the off state, the depletion layer is designed to quickly extend to the JFET region 30 between the wells 4a, so there is no problem as a function.
  • the distance L between the wells 4a is preferably set to about 1 ⁇ m when the SiC power MOSFET 51 is manufactured using an i-line stepper. Therefore, in this case, the impurity concentration of the JFET region 30 is preferably set in the range of 1 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3 .
  • the impurity concentration of the low concentration impurity region 31 is set lower than that of the JFET region 30.
  • the impurity concentration of the low concentration impurity region 31 is set such that the low concentration impurity region 31 is depleted before the JFET region 30 is completely depleted.
  • the impurity concentration in the well 4a and the JFET region 30 is determined as described above, and the distance L between the wells 4a is determined, the apex of the unit cell is as shown in FIG.
  • the depletion layer should extend about 1.4 times longer than when the JFET region 30 is depleted at the point P.
  • the impurity concentration at the apex of the unit cell U may be about 1 ⁇ 2 or less of the JFET region 30.
  • the impurity concentration of the JFET region 30 is 2.5 ⁇ 10 16 cm ⁇ 3
  • the JFET region 30 is completely depleted if the impurity concentration of the low concentration impurity region 31 is set to about 1 ⁇ 10 16 cm ⁇ 3.
  • the concentration of the low-concentration impurity region 31 may be designed in accordance with whether to improve the reliability of the unit cell or prioritize the reduction of the on-resistance in the on state. In any case, in the case of the staggered arrangement, the impurity concentration of the low concentration impurity region 31 is appropriately 1 ⁇ 2 or less of the concentration of the JFET region 30.
  • FIG. 3 shows the vicinity of the apex Q of the unit cell U in an enlarged manner.
  • the low concentration impurity region 31 is preferably located away from the outer periphery of the well 4a by a distance exceeding a / 2. If the position of the low-concentration impurity region 31 satisfies such a relationship and the impurity concentration is lower than that of the JFET region, even if a high breakdown voltage is applied to the drain electrode in the off state, the SiC in the point Q and the gate insulating film The maximum electric field strength can be reduced.
  • the low-concentration impurity region 31 shows a minimum area, and the same effect can be obtained even if it is slightly larger than the region shown in FIG.
  • the same effect can be obtained by approximating the planar shape of the low-concentration impurity region 31 with a triangular shape connecting the vertices in FIG.
  • the impurity concentration of the JFET region 30 is higher than the impurity concentration of the drift layer 4a, the spread of the depletion layer in the JFET region 30 is suppressed, and the JFET resistance is reduced. For this reason, the distance between the wells 4a can be shortened, and the unit cell can be made small. That is, the current density can be increased while reducing the on-resistance in the on-state.
  • a low concentration impurity region 31 having an impurity concentration lower than that of the JFET region 30 is provided at the apex of each unit cell. Since the distance between the wells is longer than the other portions in the direction including the apex of the unit cell, it is not easily affected by the JFET resistance. In particular, since the depletion layer spreads from the boundary between the well and the JFET region, if the impurity concentration of the JFET region is increased so that other portions reduce the JFET resistance, the unit cell located between the wells In the vicinity of the apex, the influence of the resistance increase due to the depletion layer is small. For this reason, even if the low concentration impurity region 31 is provided, the JFET resistance in the ON state does not increase.
  • the low-concentration impurity region 31 having a low impurity concentration is located in the vicinity of the apex of the unit cell located in the middle between the wells that is not easily affected by the increase in resistance due to the spread of the depletion layer. Therefore, the electric field can be effectively reduced in the portion where the highest electric field is applied to the gate insulating film in the off state. Therefore, drain leakage in the off state can be suppressed, variation in breakdown voltage between unit cells can be reduced, and the reliability of the gate insulating film can be improved.
  • each unit cell of the SiC power MOSFET 51 includes the channel layer 7b.
  • a channel formed by an inversion layer formed in the vicinity of the surface of the well 4a and a gate insulating film formed by oxidizing the surface of the drift layer 3a may be provided.
  • the portion of the gate insulating film located on the low concentration impurity region 31 has a low impurity concentration in the low concentration impurity region 31.
  • the quality of the gate insulating film is improved. This is because the crystal concentration in the low concentration impurity region 31 is reduced due to the low impurity concentration in the low concentration impurity region 31, so that an electrical adverse effect is exerted on the channel layer, the gate insulating film and the like located on the low concentration impurity region 31. It is thought that this is because giving is suppressed.
  • the electric field strength applied to the gate insulating film at the apex Q of the unit cell U in the on state and the off state is reduced, and the breakdown voltage in the vicinity of the apex Q of the gate insulating film itself is reduced. More enhanced. As a result, the breakdown voltage of the SiC power MOSFET can be further improved and high reliability can be obtained.
  • the effect of improving the breakdown voltage of the oxide film generated by oxidizing the semiconductor by reducing the impurity concentration of the semiconductor layer is remarkable when the impurity concentration is smaller than 1 ⁇ 10 17 cm ⁇ 3 .
  • the impurity concentration of the low-concentration impurity region 31 smaller than 1 ⁇ 10 17 cm ⁇ 3 , in addition to the above-described effects, it is possible to obtain the effect of improving the breakdown voltage by improving the quality of the gate insulating film.
  • FIG. 4 is a plan view showing a second embodiment of the SiC power MOSFET according to the present invention.
  • the SiC power MOSFET 52 shown in FIG. 4 includes a plurality of unit cells U having the same structure as that of the first embodiment.
  • the second embodiment is different from the first embodiment in that the arrangement of the unit cells U viewed from the drift layer 3a is not a staggered pattern but a lattice pattern.
  • the JFET region 30 when viewed from the surface side of the drift layer 3a, the JFET region 30 is located around the well 4a, and the low concentration is at a position where the apexes of the four adjacent unit cells U overlap. Impurity region 31 is located. Since the cell arrangement is point-symmetric with respect to the point where the vertices of the four unit cells U overlap, the element design is easy and the device can be stabilized.
  • the SiC power MOSFET 52 of the present embodiment includes the low-concentration impurity region 31, thereby reducing the concentration of the electric field due to the voltage applied to the drain electrode in the off state.
  • a SiC power MOSFET with more stable off characteristics can be realized.
  • each unit cell U has a quadrangular shape when viewed from the surface side of the drift layer 3a. Therefore, the unit cells are arranged in a lattice pattern without providing a gap between the unit cells. And the density of the unit cell can be increased.
  • FIG. 5 is a plan view showing a third embodiment of the SiC power MOSFET according to the present invention.
  • the SiC power MOSFET 53 shown in FIG. 5 includes a plurality of unit cells U having the same structure as that of the first embodiment, but is different in that the shape of the unit cell U viewed from the surface side of the drift layer 3a is a hexagon. Different from the first embodiment.
  • the JFET region 30 when viewed from the surface side of the drift layer 3a, the JFET region 30 is located around the well 4a, and the low concentration is at a position where the apexes of the adjacent three unit cells U overlap. Impurity region 31 is located. Since the cell arrangement is point-symmetric with respect to the point where the vertices of the three unit cells U overlap, the element design is easy and the device is stabilized.
  • the SiC power MOSFET 53 of the present embodiment includes the low-concentration impurity region 31, thereby reducing the concentration of the electric field due to the voltage applied to the drain electrode in the off state. Therefore, it is possible to realize a SiC power MOSFET with more stable off characteristics.
  • FIG. 6 is a plan view showing a fourth embodiment of the SiC power MOSFET according to the present invention.
  • the SiC power MOSFET 54 shown in FIG. 6 includes a plurality of unit cells U having the same structure as that of the first embodiment.
  • the rectangular unit cell U is shown as viewed from the surface side of the drift layer 3a, but the unit cell U may be polygonal.
  • the arrangement of the unit cells U may be staggered or latticed as long as it has periodicity, and may be arranged in another pattern.
  • each unit cell U includes a well 4a.
  • the JFET region is not provided in the entire periphery of the well 4a, but is provided only in the portion closest to the well 4a of the adjacent unit cell U, and the low concentration impurity region 31 is provided in the other regions. Is provided. More specifically, the JFET region 30 has an outer periphery that defines the well 4a of each unit cell U and an outer periphery that defines the well 4a of the adjacent unit cell U when the drift layer 3a is viewed from the surface side. It is provided so as to be in contact with the well 4a only between the substantially parallel portions. This region is a region where the distance between adjacent wells 4a is the shortest.
  • the low concentration impurity region 31 is provided so as to fill a region other than the JFET region 30 between the wells 4a of the unit cell U. Since the low-concentration impurity region 31 is provided in a portion where the interval between the wells 4a is wide, the proportion of the low-concentration impurity region 31 is higher than in the first to third embodiments. For this reason, according to the present embodiment, when the SiC power MOSFET 54 is in the OFF state, the electric field due to the voltage applied to the drain can be further reduced.
  • the shape of the low concentration impurity region 31 is not limited to that shown in FIG. 6, and the low concentration impurity region 31 having various shapes and sizes may be provided. In this case, the optimum shape changes depending on which of the on-resistance and drain withstand voltage electrical characteristics that are in a trade-off relationship is preferentially considered.
  • the present invention has been described by taking the SiC power MOSFET as an example. However, as long as it is a wide band gap semiconductor, a power MOSFET using GaN may be used. The effects of the present invention as described above can be obtained similarly.
  • the shape of the unit cell U viewed from the surface side of the drift layer 3a is a square or a hexagon, but may be another polygon.
  • the unit cells U are two-dimensionally arranged. However, if the unit cells U are arranged at least one dimension, the same effects as those of the above embodiments can be obtained. Further, the vertexes of the polygons of the unit cell U as viewed from the surface side of the drift layer 3a are not necessarily sharp and may be somewhat rounded.
  • the present invention is suitably used for power MOSFETs and various control devices and drive devices using power MOSFETs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　ワイドバンドギャップ半導体からなる基板２およびドリフト層３ａと、ドリフト層内に設けられたｐ型のウェル４ａおよび第１のｎ型不純物領域５と、第１のｎ型不純物領域５と電気的に接続されたソース電極５と、ウェル４ａと隣接するユニットセルＵのウェル４ａとの間に設けられた第２のｎ型不純物領域３０と、第２のｎ型不純物領域、ウェル４ａ、および第１のｎ型不純物領域の各々少なくとも一部の上に設けられたゲート絶縁膜７ｂと、ゲート絶縁膜上に設けられたゲート電極８と、ドリフト層中であって、第２のｎ型不純物領域に隣接し、かつ、ユニットセルの頂点を含む位置に形成され、不純物濃度がドリフト層より高く、かつ、第２のｎ型不純物領域よりも低い第３のｎ型不純物領域３１とを備える。

Description

半導体装置
　本発明は、半導体装置に関し、特に、シリコンカーバイド（ＳｉＣ）金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
　縦型ＳｉＣパワーＭＯＳＦＥＴは、縦型Ｓｉパワーデバイスよりも耐圧に優れ、大電流で駆動が可能なデバイスとして期待されている。図７を参照しながら従来の縦型ＳｉＣパワーＭＯＳＦＥＴの構造を説明する。図７は、従来の縦型ＳｉＣパワーＭＯＳＦＥＴ１００の一方向（ｘ方向）における断面を模式的に示している。ＳｉＣパワーＭＯＳＦＥＴ１００は図７の紙面と垂直な方向（ｙ方向）にも同じ構造を有しており、一点鎖線で挟まれる構造を有するユニットセルＵがｘ方向およびｙ方向に２次元に配列されている。
　各ユニットセルＵは、ＳｉＣ半導体基板１０２とＳｉＣ半導体基板１０２上に設けられたｎ型のドリフト層１０３とを備えている。ドリフト層１０３内には、表面１０３ｓから内部に向かってＰ型のウェル１０４ａが設けられている。ウェル１０４ａ内において、さらにｎ型のソース領域１０５およびＰ型のコンタクト領域１０４ｂが設けられている。ソース領域１０５およびコンタクト領域１０４ｂはドリフト層１０３の表面１０３ｓに設けられたソース電極１０６とオーミック接合されている。ドリフト層１０３の表面１０３ｓに露出したウェル１０４ａおよびウェル１０４ａが設けられていないドリフト層１０３の表面を覆うようにゲート絶縁膜１０７ａが設けられており、ゲート絶縁膜１０７ａ上にゲート電極１０８が設けられている。ＳｉＣ半導体基板１０２のドリフト層１０３が設けられていない側の表面にはドレイン電極１０１が設けられ、半導体基板１０２とオーミック接合されている。
　縦型ＳｉＣパワーＭＯＳＦＥＴ１００のユニットセルＵにおいて、ゲート電極１０８に電圧を印加すると、ゲート電極１０８の下方に位置するウェル１０４ａのゲート絶縁膜１０７ａとの界面近傍にチャネルとなる反転層が形成される。このため、破線で示すように、ソース電極１０６から注入される電子は、ウェル１０４ａ内の反転層を通ってドリフト層１０３をその厚さ方向に移動し、ＳｉＣ半導体基板１０２を通ってドレイン電極１０１へ到達する。このため、ゲート電極１０８に印加する電圧に応じて、ドレイン電極１０１とソース電極１０６との間を流れる電流を制御することができる。
　前述したようにユニットセルＵは紙面と垂直なｙ方向にも同じ構造を有している。このため、ドリフト層１０３の表面１０３ｓから見ると、ウェル１０４ａは矩形形状を有している。図８はＳｉＣパワーＭＯＳＦＥＴ１００における、ユニットセルＵの配置を模式的に示す斜視図である。分かり易さのため、隣接ユニットセルＵとの間に間隙を設けて示している。また、図８において各ユニットセルＵのウェル１０４ａのみを示している。電子の流れを破線矢印で示している。
　図７を参照して説明したように、ＳｉＣパワーＭＯＳＦＥＴ１００の各ユニットセルＵにおいて、電子は、隣接するユニットセルＵとの境界近傍をドリフト層１０３の表面１０３ｓからＳｉＣ半導体基板１０２の厚さ方向へ移動する。したがって、縦型ＳｉＣパワーＭＯＳＦＥＴ１００全体としては、ウェル１０４ａの間を電子がドリフト層１０３やＳｉＣ半導体基板１０２の厚さ方向に移動することになる。このように、ソース電極１０６とドレイン電極１０１がドリフト層１０３やＳｉＣ半導体基板１０２の厚さ方向に隔てて設けられ、厚さ方向にキャリアである電子が移動するため、「縦型」と呼ばれる。
　縦型ＳｉＣパワーＭＯＳＦＥＴ１００のユニットセルＵにおいて、チャネルは矩形を有するウェル１０４ａの外周近傍に形成される。このため、ドリフト層１０３の表面１０３ｓにおいてウェル１０４を規定する４辺の長さの和がゲート幅になる。このような構造の縦型ＳｉＣパワーＭＯＳＦＥＴ１００では、ユニットセルＵが小さいほど、総ゲート幅は長くなる。
　図９に示すように、ユニットセルＵ１の一辺がＷであるとすると、ゲート幅は４Ｗとなる。一方、一辺がＷ／２のユニットセルＵ２を考えると、ユニットセルＵ１と同じ面積でユニットセルＵ２を４つ形成することができ、各ユニットセルＵ２のゲート幅は２Ｗであるため、総ゲート幅は８Ｗとなる。したがって、ユニットセルを小さくすることによって、単位面積あたりの電流量、つまり電流密度を高めることができる。
　こうした理由から、縦型ＳｉＣパワーＭＯＳＦＥＴではユニットセルをできるだけ小さくすることが試みられている。ただし、図７に示すように、ウェル１０４ａ内には、ソース領域１０５やコンタクト領域１０４ｂを形成する必要があるため、これらの領域の形成精度を維持するためにウェル１０４ａをあまり小さくすることはできない。このため、ウェル１０４ａ間の距離Ｌを短くすることが縦型ＳｉＣパワーＭＯＳＦＥＴでは重要な課題になっている。
　一方、縦型ＳｉＣパワーＭＯＳＦＥＴを大電流で駆動させるためには、オン抵抗を低減することも重要である。縦型ＳｉＣパワーＭＯＳＦＥＴのオン抵抗は、ソース接触抵抗、ソースシート抵抗、チャネル抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、基板抵抗およびドレイン接触抵抗の和で構成される。これらの抵抗の中でも、チャネル抵抗およびＪＦＥＴ抵抗を効果的に低下させることが鍵となる。
　チャネル抵抗とは、ゲート絶縁膜１０７ａの下方に形成されるチャネルの抵抗のことである。ＳｉＣ－ＭＯＳＦＥＴに関する技術においては、ＳｉＣ材料および製造プロセスに起因する理由からチャネル移動度が低くチャネル抵抗が大きいという課題があった。ところが近年の酸化膜形成技術の進展により、４Ｈ－ＳｉＣの（０００１）面上でもチャネル移動度が３０～６０ｃｍ2／Ｖｓ程度は実現できるようになった。このため、本願発明者が検討したところ、ユニットセルサイズが１０μｍ以下のＳｉＣパワーＭＯＳＦＥＴでは、チャネル長を１μｍ以下に設定すれば、チャネル抵抗が１．５～２ｍΩｃｍ2程度まで低減できることが確認できた。
　ＪＦＥＴ抵抗とは、縦型ＳｉＣパワーＭＯＳＦＥＴの場合、図７に示すように、ソースからドレインへ移動する電子の通路であるドリフト層１０３の隣接するウェル１０４ａに挟まれたＪＦＥＴ領域１１１の抵抗をいう。Ｐ型のウェル１０４ａとｎ型のドリフト層１０３との接合によって空乏層１１０が形成され、電流経路が狭くなるため、ＪＦＥＴ領域１１１の抵抗は高くなる。
　ドリフト層１０３の不純物濃度が一般的な５×１０15ｃｍ-3程度である場合、ＭＯＳＦＥＴがＯＮの状態であるときに、空乏層１１０が広がり、ＪＦＥＴ領域１１１を移動する電子の通路をピンチオフしないように、間隔Ｌを３μｍ以上に設定する必要がある。また、この場合でもＪＦＥＴ抵抗は比較的高くなってしまう。
　このため、ユニットセルＵが大きくなり、チャネル密度が低減する。これにより、ＳｉＣパワーＭＯＳＦＥＴ全体のチャネル抵抗が増大してしまう。さらに、ソースコンタクト占有率が減少してしまい、ソースコンタクト抵抗が増大するとい課題も生じる。このため、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗を効果的に低減することは困難となる。
　このような課題を解決するために、特許文献１は、ＪＦＥＴ領域１１１のキャリア濃度を１×１０16ｃｍ-3から５×１０17ｃｍ-3程度に高め、空乏層が広がるのを抑制する技術を開示している。特許文献１は、ＪＦＥＴ領域１１１における濃度が、ドリフト層の他の領域の濃度と異なっていても、特にＪＦＥＴ領域１１１における濃度がドリフト層の他の領域の濃度よりも高ければ、ＳｉＣパワーＭＯＳＦＥＴとしてのオン特性改善の効果が得られると記載している。
特表２００６－５１１９６１号公報
　ＪＦＥＴ領域１１１の不純物濃度を高くし、ウェル１０４ａ間の距離Ｌを短くすれば、ユニットセルのサイズを小さくでき、チャネル抵抗をさらに低減することが可能となる。したがって、距離Ｌは短いほどＳｉＣパワーＭＯＳＦＥＴのオン抵抗の低減化には有利である。半導体のキャリア濃度の上限および半導体製造プロセス上の許容誤差を考慮する必要はあるが、原理的には距離Ｌは限りなく０μｍに近く設定することができる。
　しかし、本願発明者がＪＦＥＴ領域１１１の濃度を高め、距離Ｌを短くしたデバイスを作製し、種々の検討を行ったところ、オン状態ではＪＦＥＴ抵抗が低減するのが確認できたが、オフ状態、つまり、ドレイン電極に高電圧が印加された状況下で、ドレインリーク電流の増大、ソースドレイン耐圧の低下および高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくは破壊が新たな課題として生じることが分かった。
　本発明は、このような従来技術の課題を解決し、ユニットセルを小さくしても、オン抵抗が低く、また、オフ状態の信頼性を確保することのできる半導体装置を提供することを目的とする。
　本発明の半導体装置は、少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、ワイドバンドギャップ半導体により構成される基板と、前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、前記ドリフト層内に設けられたｐ型のウェルと、前記ウェル内に設けられた第１のｎ型不純物領域と、前記第１のｎ型不純物領域と電気的に接続されたソース電極と、前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域とを備える。
　ある好ましい実施形態において、各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている。
　ある好ましい実施形態において、前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している。
　ある好ましい実施形態において、前記ユニットセルが、二次元に配列されている。
　ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている。
　ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている。
　ある好ましい実施形態において、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている。
　ある好ましい実施形態において、前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている。
　ある好ましい実施形態において、各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える。
　ある好ましい実施形態において、前記ワイドバンドギャップ半導体はＳｉＣである。
　ある好ましい実施形態において、前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい。
　本発明によれば、ウェル間に設けられた第２のｎ型不純物領域よりも不純物濃度が低く、ユニットセルの頂点を含む位置に設けられた第３のｎ型不純物領域によって、半導体装置がオフ状態にあり、ドレイン電極が高電位にある場合において、ユニットセルの頂点付近における電界が緩和され、ドレインリークを抑制し、個々の半導体装置の耐圧のバラつきを抑制することができる。また、ユニットセルの頂点において、ゲート絶縁膜に印加される電界の強度も小さくなるため、ゲート絶縁膜の破壊等が抑制され、ゲート絶縁膜の信頼性を高めることができる。
　また、オン状態にある場合には、第３のｎ型不純物領域にも電流が流れるため、ウェル間のＪＦＥＴ抵抗を低減する効果が損なわれることなく、半導体装置のオン抵抗を低減することができる。このため、ウェル間の距離を短くして、ユニットセルのサイズを小さくすることが可能であり、大電流で駆動する半導体装置を実現することができる。
本発明によるＳｉＣパワーＭＯＳＦＥＴの第１の実施形態を示す平面図である。 図１におけるＡ－Ａ’断面図である。 図１におけるＱ－Ｑ’断面図である。 第１の実施形態のＳｉＣパワーＭＯＳＦＥＴのユニットセルの頂点近傍の構造を拡大して示す模式図である。 本発明によるＳｉＣパワーＭＯＳＦＥＴの第２の実施形態を示す平面図である。 本発明によるＳｉＣパワーＭＯＳＦＥＴの第３の実施形態を示す平面図である。 本発明によるＳｉＣパワーＭＯＳＦＥＴの第４の実施形態を示す平面図である。 従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す断面図である。 従来のＳｉＣパワーＭＯＳＦＥＴのユニットセルの配列を示す模式図である。 従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す平面図である。 ウェル間距離およびＪＦＥＴ領域における不純物濃度とゲート絶縁膜に印加される電界強度との関係を示すグラフである。 従来のＳｉＣパワーＭＯＳＦＥＴの構造を示す平面図である。
　本願発明者は、従来のＳｉＣパワーＭＯＳＦＥＴにおいて、ＪＦＥＴ領域の濃度を高め、ウェル間の距離を短くすると、オフ状態において、ドレインリーク電流が増大し、ソースドレイン耐圧の低下し、ゲート絶縁膜のリークの増加や破壊が生じる原因について詳細に検討した。その結果、これらの原因は共通していることが分かった。以下、詳細に原因を説明する。
　図７に示すように、ＳｉＣパワーＭＯＳＦＥＴ１００がオフ状態にあるとき、ゲート電極１０８とドレイン電極１０１間には大きな電位差が生じている。このときＪＦＥＴ領域１１１内には空乏層１１０が形成されるため、空乏層１１０以外の領域に、ゲート電極１０８とドレイン電極１０１との電位差による電界が集中する。より具体的には、ＪＦＥＴ領域１１１内の、隣接する２つのウェル１０４ａからの距離がほぼ等しい点Ｒは、ウェル１０４ａとドリフト層１０３との界面から最も離れているため、空乏層１１０が形成されにくい。このため、ＪＦＥＴ領域１１１内の点Ｒの位置において、オフ状態における電界が集中する。
　ＪＦＥＴ領域１１１の不純物濃度を高めると、オン抵抗を低減することができるが、添加された不純物はオフ状態においてもＪＦＥＴ領域１１１の抵抗を下げ、ゲート絶縁膜に印加される電圧を高める。また、ウェル間１０４ａの距離Ｌが長くなると、ＪＦＥＴ領域１１１の中央付近にまで空乏層が延びにくくなるため、オフ状態における点Ｒの位置での電圧が高くなる。図１０は、点Ｒにおけるウェル間１０４ａの距離ＬおよびＪＦＥＴ領域の濃度ｎjと、オフ状態において、ゲート絶縁膜１０７ａに印加される電界強度との関係を示すグラフである。図１０から明らかなように、距離Ｌが長くなるほど、また、ＪＦＥＴ領域の濃度ｎjが高くなるほど、ゲート絶縁膜に印加される電界強度は強くなる。したがって、点Ｒにおける最大電界強度がゲート絶縁膜の信頼性を保障する上で問題がない範囲で、ユニットセル内各要素サイズおよび不純物濃度が決定される。
　図１１は、ドリフト層１０３の表面（上面）から厚さ方向にドリフト層１０３から見たユニットセルＵの配置を示している。図１１では、ユニットセルが千鳥状に配置されている。この場合、ＪＦＥＴ領域１１１の不純物濃度を一様に高くすると、オフ状態で、ゲート絶縁膜に最も高い電界が印加されるのは、点Ｒの位置ではなく、点Ｓにおいてである。これは、ユニットセルＵのドリフト層１０３の表面から見た形状が多角形である場合、多角形の頂点の位置においてウェル１０４ａまでの距離が最も長くなり、上述した理由から電界強度が最も高くなるからである。
　ＳｉＣパワーＭＯＳＦＥＴがオフ動作時に、ＳｉＣ結晶中のＰＮ接合に印加され得る電界の最大値の目安は２ＭＶ／ｃｍ程度である。ところがこの時にゲート絶縁膜に印加される電界は３ＭＶ／ｃｍ程度になってしまう。特にユニットセルの頂点においてはこの設計値を超えてしまうので、長期信頼性を考慮するとこのような設計は好ましくない。このような課題は電界の最大値が一桁程度小さいＳｉパワーＭＯＳＦＥＴでは起こらなかった課題である。
　本願発明者が詳細に検討したところ、上述した理由から、ＪＦＥＴ領域１１１の不純物濃度が一様であるとして、図１１の点Ｓにおけるゲート絶縁膜に印加される電界強度が信頼性の条件を満たすＪＦＥＴ領域１１１の不純物濃度を求めたところ、特許文献１で示される不純物濃度よりもＪＦＥＴ領域１１１の不純物濃度を低くする必要があることが分かった。また、このときの濃度では、本来のＪＦＥＴ抵抗低減効果は薄れてしまうことがわかった。また、このとき、オン抵抗を小さくするためには、ウェル１０４ａ間の距離Ｌを長くする必要があり、ユニットセルの縮小およびＳｉＣパワーＭＯＳＦＥＴの電流密度の向上も困難となることが分かった。
　本願発明者はこのような検討に基づき、以下において詳細に説明する新規な構造のＳｉＣパワーＭＯＳＦＥＴを発明するに至った。
（第１の実施の形態）
　以下に、本発明による半導体装置の第１の実施形態を説明する。図１は、第１の実施形態であるＳｉＣパワーＭＯＳＦＥＴ５１の構造を示す平面図であり、以下において詳細に説明するようにドリフト層３ａの表面（上面）から厚さ方向に見たドリフト層３ａの構造を示している。ＳｉＣパワーＭＯＳＦＥＴ５１は、複数のユニットセルＵを含む。ユニットセルＵは本実施形態では、ドリフト層３ａ側から見て四角形状を有しており四角形状が千鳥状に配置されている。より具体的にはｙ方向へのユニットセルＵの配置が１／２周期シフトしている。図１では、ユニットセルＵは７つ示されている。ドリフト層３ａの表面側から見て各ユニットセルＵが四角形状を有している場合、ユニットセル間に隙間を設けることなく格子状にユニットセルを配列させることができ、ユニットセルの密度を高くすることができる。
　なお、ユニットセルは同じ構造を有する最小の構造単位である。また、ユニットセルが格子状に配置されている場合、ドリフト層３ａの表面から見た各ユニットセルの形状は、各ユニットセルの中心と隣接する複数のユニットセルの中心とをそれぞれ結ぶ線分の中点をそれぞれ通り、かつ、その線分にそれぞれ垂直な複数の直線に囲まれる領域で規定される。図１１に示すように、ユニットセルが千鳥状に配列される場合のユニットセルは、格子状に配置されたユニットセルをシフトさせたものと考える。
　このように規定されるユニットセルの形状は、ユニットセルのレイアウトから定まる幾何学的なものであるため、実際のＳｉＣパワーＭＯＳＦＥＴ５１において、ドリフト層３ａの表面にユニットセルの形状を規定する境界や頂点に具体的な構造物が存在するわけではない。しかし、ユニットセルの形状を規定する境界や頂点の位置は上述した定義によって一義的に定めることができる。
　図２Ａおよび図２Ｂはユニットセルの断面構造を示しており、図２Ａは図１におけるＡ－Ａ’断面を示し、図２ＢはＱ－Ｑ’断面を示している。
　以下、ユニットセルＵの構造を詳細に説明する。ユニットセルＵは、主としてワイドバンドギャップ半導体により構成される基板２と、基板２上に形成され、主としてワイドバンドギャップ半導体により構成されるドリフト層３ａとを備える。基板２およびドリフト層３ａにはそれぞれ不純物が含まれていてもよい。本願明細書においてワイドバンドギャップ半導体とは、ＳｉＣ、ＧａＮ、ダイヤモンド、ＢＮまたはＧａＡｓ等の半導体を言う。本実施形態では、基板２は、たとえば、１×１０18ｃｍ-3以上のｎ型不純物（窒素、リン、砒素など）を含む低抵抗のＳｉＣ基板である。また、ドリフト層３ａは、１×１０15ｃｍ-3～１×１０16ｃｍ-3程度のｎ型不純物（たとえば窒素）がドープされたＳｉＣ半導体層である。本実施形態では、ドリフト層３ａと基板２との間に１０17ｃｍ-3～１０18ｃｍ-3程度のｎ型不純物がドープされているバッファ層３ｂが設けられている。ドリフト層３ａおよびバッファ層３ｂは、たとえば、基板２上にＣＶＤ法などによってエピタキシャル成長させることにより形成することができる。
　ドリフト層３ａの一部に、その表面から内部に向かうようにｐ型のウェル４ａが設けられている。ウェル４ａは、たとえば、５×１０17ｃｍ-3～１×１０19ｃｍ-3のｐ型不純物がドープされている。
　また、ウェル４ａの一部に、ｐ+型のコンタクト領域４ｂと第１のｎ型不純物領域であるソース領域５が形成されている。コンタクト領域４ｂおよびソース領域５はウェル４ａの表面から内部に向かって形成されている。ｐ+型のコンタクト領域４ｂには、約５×１０19ｃｍ-3のｐ型不純物がドープされており、ソース領域５には、１×１０19ｃｍ-3～１×１０20ｃｍ-3のｎ型不純物がドープされている。
　ドリフト層３ａ中であって、ウェル４ａと、隣接するユニットセルＵのウェル４ａとの間に第２のｎ型不純物領域であるＪＦＥＴ領域３０が設けられている。ＪＦＥＴ領域３０の不純物濃度は、ドリフト層３ａの不純物濃度よりも高い。具体的には、ＪＦＥＴ領域３０は、ｎ型の不純物がたとえば、１×１０16ｃｍ-3～５×１０17ｃｍ-3ドープされている。さらに、図１および図２Ｂに示すように、ドリフト層３ａ中であって、ＪＦＥＴ領域３０に隣接し、かつ、ドリフト層３ａの表面から見た場合にユニットセルＵの頂点を含む位置に第３のｎ型不純物領域である低濃度不純物領域３１が設けられている。上述したように、ＳｉＣパワーＭＯＳＦＥＴ５１のユニットセルＵに頂点を示す具体的な構造があるわけではない。しかし、ユニットセルＵのレイアウトから頂点の位置は一義的に定まり、その頂点の位置を含むように低濃度不純物領域３１が設けられている。
　低濃度不純物領域３１はウェル４ａと同程度の深さか、ウェル４ａより１０％程度深く形成されていることが好ましい。一般的にイオン注入法によってウェルを形成する際の深さ方向のバラツキはマージンを含め５％程度である。したがって、低濃度不純物領域３１をウェル４ａより１０％程度深く設計すれば、確実にウェル４ａと同程度以上の深さを有する低濃度不純物領域３１を形成することができる。低濃度不純物領域３１は、ｎ型不純物がたとえば、１×１０16ｃｍ-3程度にドープされている。以下において詳細に説明するように、低濃度不純物領域３１の不純物濃度は、ＪＦＥＴ領域３０よりも低いことが好ましい。ただし、低濃度不純物領域３１の不純物濃度は、ドリフト層３ａの不純物濃度との関係において特に制限はなく、ドリフト層３ａの不純物濃度よりも高くてもよいし、低くてもよい。あるいは、低濃度不純物領域３１の不純物濃度とドリフト層３ａの不純物濃度とは同程度であってもよい。
　ウェル４ａ、コンタクト領域４ｂ、ソース領域５、ＪＦＥＴ領域３０および低濃度不純物領域３１は、たとえば、イオン注入によってドリフト層３ａ内に形成される。
　本実施形態では、低抵抗なチャネルを実現するため、各ユニットセルはＪＦＥＴ領域３０の少なくとも一部の上、ウェル４ａの少なくとも一部の上、およびソース領域５の少なくとも一部の上にｎ型不純物が１×１０15ｃｍ-3～１×１０16ｃｍ-3程度ドープされたチャネル層７ｂを備える。チャネル層７ｂはＳｉＣからなり、たとえばＣＶＤ法によるエピタキシャル成長によって形成される。厚さは５０ｎｍ～２００ｎｍ程度であり、このときゲート電圧の閾値は３Ｖ～６Ｖである。閾値を制御するために、チャネル層７ｂと接するウェル４ａの表面にイオン注入をおこなってもよい。ただし、チャネル層７ｂは必ずしも必須ではなく、通常のＭＯＳＦＥＴと同様、ウェル４ａ表面近傍に形成される反転層によるチャネルを備えていてもよい。
　チャネル層７ｂ上、あるいは、ＪＦＥＴ領域３０の少なくとも一部の上、ウェル４ａの少なくとも一部の上、およびソース領域５の少なくとも一部の上にゲート絶縁膜７ａが設けられている。また、ゲート絶縁膜７ａ上にはゲート電極６が設けられている。ゲート絶縁膜７ａは、たとえば酸化シリコンからなり、酸化シリコンを堆積してパターニングしてもよいし、ドリフト層３ａやチャネル層７ｂの表面を熱酸化し、パターニングしてもよい。ゲート電極６はたとえばポリシリコンからなる。
　ソース領域５およびコンタクト領域４ｂと電気的に接合されるようにソース電極６が設けられている。また、基板２のドリフト層３ａが設けられていない側の面にはドレイン電極１が設けられている。ソース電極６およびドレイン電極１は、たとえば、Ｎｉ合金からなり、熱処理によって、ソース領域５およびコンタクト領域４ｂ、ならびに基板２とオーミック接触している。
　ゲート電極８を覆うように層間絶縁膜９が設けられ、層間絶縁膜９にはソース電極６が露出するようにコンタクトが形成されている。ソース電極６はソース配線１０に電気的に接続されている。ソース配線１０には他のユニットセルのソース電極９も接続される。
　ＳｉＣパワーＭＯＳＦＥＴ５１の主要な特徴の１つは低濃度不純物領域３１を備えている点にあるが、低濃度不純物領域３１は上述したように、たとえば、イオン注入によって形成することができる。具体的には、ドリフト層３ａを形成した後、ウェル４ａ、コンタクト領域４ｂ、ソース領域５およびＪＦＥＴ領域３０の形成と同様にして、低濃度不純物領域３１を規定するマスクをドリフト層３ａの表面に形成し、イオン注入を行うことによって形成することができる。その他の構造は、従来と同様の半導体装置製造技術を用いて作製することができる。
　あるいは、イオン注入によって、ドリフト層３ａ中にウェル４ａ、コンタクト領域４ｂおよびソース領域５を形成し、その後、ドリフト層３ａのウェル４ａ以外の領域の一部にＪＦＥＴ領域３０を形成することによって、残りの部分、つまり、ウェル４ａおよびＪＦＥＴ領域３０以外の領域を低濃度不純物領域３１としてもよい。この場合、低濃度不純物領域３１の不純物濃度はドリフト層３ａの不純物濃度と一致する。
　ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルにおいて、ソース電極６とドレイン電極１との間に所定の電圧が印加された状態で、ゲート電極８に閾値電圧以上のバイアス電圧が印加されると、ソース配線１０およびソース電極６からソース領域５を経てチャネル層７ｂに電子が注入され、チャネル層７ｂからＪＦＥＴ領域３０、ドリフト領域３ａおよび基板２を経てドレイン電極１まで電子が移動する。このようにしてＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルがオン状態となる。なお、図１などには示していないが、各ユニットセルのゲート電極８およびドレイン電極１は他のユニットセルのゲート電極８およびドレイン電極１と連続している。このため、ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルは同時に動作する。
　次に低濃度不純物領域３１を詳細に説明する。従来のＳｉＣパワーＭＯＳＦＥＴでは、ウェル間のＪＦＥＴ領域は全て均一濃度で不純物がドープされていたが、本実施形態のＳｉＣパワーＭＯＳＦＥＴ５１では、ＪＦＥＴ領域３０よりも不純物濃度の低い低濃度不純物領域３１がドリフト層３ａ中であって、ＪＦＥＴ領域３０に隣接し、かつ、ドリフト層３ａの表面から見てユニットセルＵの頂点を含む位置に設けられている。
　低濃度不純物領域３１の不純物濃度はウェル４ａおよびＪＦＥＴ領域３０の不純物濃度とウェル４ａ間の距離に基づいて定められる。具体的には、ウェル４ａの濃度は５×１０17ｃｍ-3～２×１０18ｃｍ-3が一般的である。この濃度範囲に設定することにより、オフ状態において、ドレイン電極１に正の高電圧を印加した時、つまり、高耐圧を保持でいる極性でドレイン電極１に電圧を印加した時にウェル領域にも空乏層が伸びてソース領域５とのパンチスルーを防ぐことができる。Ｓｉのパワーデバイスと比較した場合、ウェルの濃度が高めである。なお、ドレイン電極１に高電圧を印加するとは、ソース電極６またはゲート電極８に対してドレイン電極１を高電位に維持することを言う。
　ウェル４ａ間の距離Ｌはマスク形成上の制限から０．５μｍ以上が好ましい。現実的な範囲としては０．８μｍ以上１．５μｍ以下である。この時、ＪＦＥＴ領域３０の不純物濃度の範囲は１×１０16ｃｍ-3以上５×１０17ｃｍ-3以下が好ましい。しかし、ウェル４ａ間の距離Ｌを再現性よく０．５μｍに作製できるのであれば、ＪＦＥＴ領域３０の不純物濃度は５×１０17ｃｍ-3以上でもよく、たとえば、８×１０17ｃｍ-3でもよい。この場合、オフ状態でドレイン電極に高電圧が印加されても、空乏層はウェル４ａ間のＪＦＥＴ領域３０に速やかに伸びきる設計となるので機能としては問題ない。
　しかし、ウェル４ａ間の距離Ｌは、ｉ線のステッパーを用いてＳｉＣパワーＭＯＳＦＥＴ５１を製造する場合は１μｍ程度に設定することが好ましい。したがって、この場合にはＪＦＥＴ領域３０の不純物濃度は１×１０16ｃｍ-3～５×１０16ｃｍ-3の範囲で設定することが好ましい。
　低濃度不純物領域３１の不純物濃度は、ＪＦＥＴ領域３０よりも低くする。好ましくは、ドレイン電極に電圧を印加した場合、ＪＦＥＴ領域３０が完全に空乏化する前に低濃度不純物領域３１が空乏化するように、低濃度不純物領域３１の不純物濃度が設定される。たとえば、ユニットセルを千鳥状の配置とし、上述したようにウェル４ａおよびＪＦＥＴ領域３０の不純物濃度を決定し、ウェル４ａ間の距離Ｌを定めた場合、図１に示すように、ユニットセルの頂点Ｑの位置において低濃度不純物領域３１が空乏化するためには、点ＰにおいてＪＦＥＴ領域３０が空乏化する場合に比べて、空乏層が１．４倍程度長く伸びるようにすればよい。このためには、ユニットセルＵの頂点での不純物濃度は、ＪＦＥＴ領域３０の約１／２以下であればよい。ＪＦＥＴ領域３０の不純物濃度が２．５×１０16ｃｍ-3である場合、低濃度不純物領域３１の不純物濃度をおよそ１×１０16ｃｍ-3に設定すれば、ＪＦＥＴ領域３０が完全に空乏化する前に低濃度不純物領域３１が空乏化するため、オン状態のチャネル抵抗、ＪＦＥＴ抵抗を犠牲にすること無く、オフ状態で点Ｑにおけるゲート絶縁膜７ａおよびＪＥＦＴ領域３０に印加される電界強度を小さくすることができる。もちろん、それ以下のたとえば、１×１０15ｃｍ-3といった値にも設定してもよい。しかしこの場合、ユニットセル頂点近傍で電流が流れない部分ができてしまい、オン状態での特性を犠牲にしてしまうことになる。したがって、ユニットセルでの信頼性向上を図るか、オン状態におけるオン抵抗低減を優先させるかに応じて低濃度不純物領域３１の濃度を設計すればよい。いずれにしても千鳥配置の場合、低濃度不純物領域３１の不純物濃度はＪＦＥＴ領域３０の濃度の１／２以下が適当である。
　図３はユニットセルＵの頂点Ｑ近傍を拡大して示している。ウェル４ａと隣接するユニットセルのウェル４ａとの最小間隔をａとした場合、低濃度不純物領域３１はウェル４ａの外周からａ／２を超える距離だけ離れて位置していることが好ましい。低濃度不純物領域３１の位置がこのような関係を満たし、かつ、不純物濃度がＪＦＥＴ領域よりも低ければ、オフ状態においてドレイン電極に高耐圧が印加されても、点ＱにおけるＳｉＣ中およびゲート絶縁膜中の最大電界強度を低減させることができる。
　その結果、オフ状態においてドレイン電極に高電圧が印加されていても、ユニットセルＵの頂点付近における絶縁膜中電界およびドレイン電界が緩和され、ドレインリークを抑制し、ユニットセル間の耐圧のバラつきを小さくすることができる。また、ユニットセルＵの頂点Ｑにおけるゲート絶縁膜７ａにかかる電界強度も小さくなるので、ゲート絶縁膜のより高い信頼性を実現することが可能となる。
　図３では、低濃度不純物領域３１は、最小限の面積を示しており、図３に示す領域よりも多少大きくても同様の効果を得ることができる。たとえば、低濃度不純物領域３１の平面形状を図３の各頂点を結ぶ三角形の形状で近似しても同様の効果を得ることができる。
　このように本発明によれば、ＪＦＥＴ領域３０の不純物濃度がドリフト層４ａの不純物濃度よりも高いため、ＪＦＥＴ領域３０における空乏層の広がりを抑制し、ＪＦＥＴ抵抗を低下させる。このため、ウェル４ａ間の距離を短くすることができ、ユニットセルを小さくすることができる。つまり、オン状態におけるオン抵抗を低減しつつ、電流密度を高めることができる。
　一方、各ユニットセルの頂点にはＪＦＥＴ領域３０よりも不純物濃度の低い低濃度不純物領域３１が設けられている。ウェル間の距離はユニットセルの頂点を含む方向において他の部分に比べて長くなっているため、ＪＦＥＴ抵抗の影響を受けにくい。特に、ウェルとＪＦＥＴ領域との境界から空乏層が広がることから、他の部分がＪＦＥＴ抵抗を低減するようにＪＦＥＴ領域の不純物濃度が高められていれば、ウェル間の中間に位置するユニットセルの頂点付近では、空乏層による抵抗増大の影響は小さい。このため、低濃度不純物領域３１を設けてもオン状態におけるＪＦＥＴ抵抗は増大しない。
　一方、オフ状態では、空乏層の広がりにより抵抗増大の影響を受けにくいウェル間の中間に位置するユニットセルの頂点付近に不純物濃度の低い低濃度不純物領域３１が位置することになる。このため、オフ状態において最もゲート絶縁膜に高い電界が印加される部分において、効果的に電界を低下させることができる。したがって、オフ状態におけるドレインリークを抑制し、ユニットセル間の耐圧のバラつきを小さくすることができ、ゲート絶縁膜の信頼性を高めることが可能となる。
　なお、本実施形態では、ＳｉＣパワーＭＯＳＦＥＴ５１の各ユニットセルは、チャネル層７ｂを備えていた。しかし、上述したように、ウェル４ａ表面近傍に形成される反転層によるチャネルと、ドリフト層３ａの表面を酸化することによって形成されるゲート絶縁膜を備えていてもよい。
　チャネル層７ｂを有するか否か、および、ゲート絶縁膜の形成方法に関わらず、ゲート絶縁膜のうち、低濃度不純物領域３１上に位置する部分では、低濃度不純物領域３１の不純物濃度が低いことによって、ゲート絶縁膜の品質が向上する。これは、低濃度不純物領域３１の不純物濃度が低いことにより低濃度不純物領域３１における結晶欠陥が減少するため、低濃度不純物領域３１上に位置するチャネル層、ゲート絶縁膜等に電気的な悪影響を与えることが抑制されるからであると考えられる。
　このため、低濃度不純物領域３１を設けることによって、オン状態およびオフ状態におけるユニットセルＵの頂点Ｑにおけるゲート絶縁膜にかかる電界強度が低減されるともに、ゲート絶縁膜自体の頂点Ｑ近傍における耐圧がより高められる。その結果、より一層、ＳｉＣパワーＭＯＳＦＥＴの耐圧が向上し、高い信頼性を得ることができる。このような、半導体層の不純物濃度の低減により、半導体を酸化することによって生成する酸化膜の耐圧改善の効果は、不純物濃度が１×１０17ｃｍ-3より小さい場合に顕著である。
　したがって、低濃度不純物領域３１の不純物濃度を１×１０17ｃｍ-3より小さくすることによって、上述した効果に加え、ゲート絶縁膜の品質向上による耐圧向上の効果も得ることができる。
（第２の実施の形態）
　図４は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第２の実施形態を示す平面図である。図４に示すＳｉＣパワーＭＯＳＦＥＴ５２は、第１の実施形態と同じ構造のユニットセルＵを複数含む。本第２の実施形態はドリフト層３ａから見たユニットセルＵの配列が千鳥状ではなく、格子状であるという点で、第１の実施形態と異なっている。
　第１の実施形態と同様、ドリフト層３ａの表面側から見て、ウェル４ａの周囲にＪＦＥＴ領域３０が位置しており、隣接する４つのユニットセルＵの頂点が１つに重なる位置に低濃度不純物領域３１が位置する。この４つのユニットセルＵの頂点が１つに重なる点に対して、セル配置が点対称であるため、素子の設計が容易であり、デバイスの安定化に貢献する。
　本実施形態のＳｉＣパワーＭＯＳＦＥＴ５２は、第１の実施形態と同様に、低濃度不純物領域３１を備えていることによって、オフ状態において、ドレイン電極に印加される電圧による電界が集中するのを低減することができ、よりオフ特性が安定したＳｉＣパワーＭＯＳＦＥＴが実現する。また、第１の実施形態と同様、ドリフト層３ａの表面側から見て各ユニットセルＵが四角形状を有しているため、ユニットセル間に隙間を設けることなく格子状にユニットセルを配列させることができ、ユニットセルの密度を高くすることができる。
（第３の実施の形態）
　図５は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第３の実施形態を示す平面図である。図５に示すＳｉＣパワーＭＯＳＦＥＴ５３は、第１の実施形態と同じ構造のユニットセルＵを複数含んでいるが、ドリフト層３ａの表面側から見たユニットセルＵの形状が六角形である点で第１の実施形態と異なる。
　第１の実施形態と同様、ドリフト層３ａの表面側から見て、ウェル４ａの周囲にＪＦＥＴ領域３０が位置しており、隣接する３つのユニットセルＵの頂点が１つに重なる位置に低濃度不純物領域３１が位置する。この３つのユニットセルＵの頂点が１つに重なる点に対して、セル配置が点対称であるため、素子の設計が容易であり、デバイスの安定化に貢献する。
　本実施形態のＳｉＣパワーＭＯＳＦＥＴ５３は、第１の実施形態と同様に、低濃度不純物領域３１を備えていることによって、オフ状態において、ドレイン電極に印加される電圧による電界が集中するのを低減することができ、よりオフ特性が安定したＳｉＣパワーＭＯＳＦＥＴを実現することができる。
（第４の実施の形態）
　図６は、本発明によるＳｉＣパワーＭＯＳＦＥＴの第４の実施形態を示す平面図である。図６に示すＳｉＣパワーＭＯＳＦＥＴ５４は、第１の実施形態と同じ構造のユニットセルＵを複数含む。図６では、ドリフト層３ａの表面側から見て四角形状のユニットセルＵを示しているが、ユニットセルＵの形状は多角形であればよい。また、ユニットセルＵの配列は、周期性を有していれば、千鳥状や格子状であってもよく、他のパターンで配列されていてもよい。
　第１の実施形態と同様に、各ユニットセルＵはウェル４ａを含んでいる。本実施形態では、ＪＦＥＴ領域がウェル４ａの周囲全体に設けられているのではなく、隣接するユニットセルＵのウェル４ａと最も近接する部分にのみ設けられ、他の領域には低濃度不純物領域３１が設けられている。より具体的には、ＪＦＥＴ領域３０は、ドリフト層３ａを表面側から見た場合に、各ユニットセルＵのウェル４ａを規定する外周と隣接するユニットセルＵのウェル４ａを規定する外周とが互いに略平行になっている部分の間にのみ、ウェル４ａと接するように設けられている。この領域は隣接するウェル４ａ間の距離が最も短い領域である。低濃度不純物領域３１は、ユニットセルＵのウェル４ａ間のＪＦＥＴ領域３０以外の領域を埋めるように設けられている。ウェル４ａの間隔の広い部分には、低濃度不純物領域３１が設けられているため、第１から第３の実施形態に比べ、低濃度不純物領域３１の占める割合が高い。このため、本実施形態によれば、ＳｉＣパワーＭＯＳＦＥＴ５４がオフ状態にあるとき、ドレインに印加される電圧による電界をより一層低減することができる。
　なお、低濃度不純物領域３１の形状は図６に示すものに限られず、種々の形状および大きさの低濃度不純物領域３１を設けてもよい。この場合、トレードオフの関係にあるオン抵抗およびドレイン耐圧のいずれの電気特性を優先的に考慮するかによって最適な形状は変化する。
　以上、第１から第４の実施形態では、ＳｉＣパワーＭＯＳＦＥＴを例にして本発明を説明したが、ワイドバンドギャップ半導体であれば他の半導体、たとえばＧａＮを用いたパワーＭＯＳＦＥＴであってもよく、上述したような本発明の効果を同様に得ることができる。
　また、第１から第４の実施形態では、ドリフト層３ａの表面側から見たユニットセルＵの形状は四角形または六角形であったが他の多角形であってもよい。また、上記各実施形態はユニットセルＵが二次元に配列されていたが、少なくとも一次元に配列されていれば、上記各実施形態と同様の効果を得ることができる。また、ドリフト層３ａの表面側から見たユニットセルＵの多角形の頂点は、必ずしも尖っている必要はなく、多少丸みを持っていてもよい。
　本発明はパワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
　　１、１０１　　ドレイン電極
　　２、１０２　　基板
　　３ａ、１０３　ドリフト層
　　３ｂ　バッファ層
　　４ａ、１０４ａ　ウェル
　　４ｂ　コンタクト領域
　　５、１０５　　ソース領域
　　６、１０６　　ソース電極
　　７ａ、１０７　ゲート絶縁膜
　　７ｂ　チャネル層
　　８、１０８　　ゲート電極
　　９　　層間絶縁膜
　　１０　ソース配線
　　３０　ＪＦＥＴ領域
　　３１　低濃度不純物領域
　　５１、５２、５３、５４　　半導体装置

Claims (11)

  1. 　少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
    　ワイドバンドギャップ半導体により構成される基板と、
    　前記基板上に形成され、前記ワイドバンドギャップ半導体により構成されるｎ型のドリフト層と、
    　前記ドリフト層内に設けられたｐ型のウェルと、
    　前記ウェル内に設けられた第１のｎ型不純物領域と、
    　前記第１のｎ型不純物領域と電気的に接続されたソース電極と、
    　前記ドリフト層中であって、前記ウェルと、隣接するユニットセルのウェルとの間に設けられた、不純物濃度が前記ドリフト層よりも高い第２のｎ型不純物領域と、
    　前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　前記ドリフト層中であって、前記第２のｎ型不純物領域に隣接し、かつ、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合の前記ユニットセルの頂点を含む位置に形成された第３のｎ型不純物領域であって、不純物濃度が前記第２のｎ型不純物領域よりも低い第３のｎ型不純物領域と、
    を備えた半導体装置。
  2. 　前記各ユニットセルは、前記基板の前記ドリフト層が形成された面と反対側の裏面に設けられたドレイン電極をさらに有し、
    　前記ドレイン電極に高耐圧を保持できる極性で電圧を印加し、前記第２のｎ型不純物領域が完全に空乏化する前に前記第３のｎ型不純物領域が空乏化するように、前記第３のｎ型不純物領域の不純物濃度が設定されている請求項１に記載の半導体装置。
  3. 　前記ウェルと隣接するユニットセルのウェルとの最小間隔をａとした場合、前記第３のｎ型不純物領域は前記ウェルの外周からａ／２を超える距離に位置している請求項１に記載の半導体装置。
  4. 　前記ユニットセルが、二次元に配列されている請求項１から３のいずれかに記載の半導体装置。
  5. 　前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、千鳥状に配置されている請求項４に記載の半導体装置。
  6. 　前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは四角形状を有しており、格子状に配置されている請求項４に記載の半導体装置。
  7. 　前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合、前記各ユニットセルは六角形状を有しており、各ユニットセルは隣接する３つのユニットセルの頂点が重なるように配置されている請求項４に記載の半導体装置。
  8. 　前記第２のｎ型不純物領域は、前記ドリフト層の表面から厚さ方向に前記ドリフト層を見た場合に、各ユニットセルのウェルを規定する外周と前記各ユニットセルに隣接するユニットセルのウェルを規定する外周とが互いに略平行になっている部分の間にのみ、前記ウェルと接するように設けられ、前記第３のｎ型不純物領域は、各ユニットセルのウェル間において、前記第２のｎ型不純物領域以外の領域を埋めるように設けられている請求項５に記載の半導体装置。
  9. 　各ユニットセルは、前記第２のｎ型不純物領域の少なくとも一部の上、前記ウェルの少なくとも一部の上、および前記第１のｎ型不純物領域の少なくとも一部の上であって、前記ゲート絶縁膜の下方に設けられたチャネル層をさらに備える請求項１から８のいずれかに記載の半導体装置。
  10. 　前記ワイドバンドギャップ半導体はＳｉＣである請求項１から９のいずれかに記載の半導体装置。
  11. 　前記第３のｎ型不純物領域の不純物濃度は１×１０17ｃｍ-3より小さい請求項１から１０のいずれかに記載の半導体装置。
PCT/JP2009/003990 2008-08-21 2009-08-20 半導体装置 WO2010021146A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2009801152761A CN102217073A (zh) 2008-08-21 2009-08-20 半导体装置
US12/997,958 US8530943B2 (en) 2008-08-21 2009-08-20 Semiconductor device
JP2010525606A JP4698767B2 (ja) 2008-08-21 2009-08-20 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-212854 2008-08-21
JP2008212854 2008-08-21

Publications (1)

Publication Number Publication Date
WO2010021146A1 true WO2010021146A1 (ja) 2010-02-25

Family

ID=41707030

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/003990 WO2010021146A1 (ja) 2008-08-21 2009-08-20 半導体装置

Country Status (4)

Country Link
US (1) US8530943B2 (ja)
JP (1) JP4698767B2 (ja)
CN (1) CN102217073A (ja)
WO (1) WO2010021146A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011122670A1 (ja) * 2010-03-30 2011-10-06 ローム株式会社 半導体装置
WO2013161420A1 (ja) * 2012-04-24 2013-10-31 富士電機株式会社 縦型高耐圧半導体装置およびその製造方法
KR20160091882A (ko) * 2013-09-20 2016-08-03 모노리스 세미컨덕터 아이엔씨. 고전압 mosfet 소자 및 상기 소자의 제조방법
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
US10692999B2 (en) 2013-09-20 2020-06-23 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
JP7165822B2 (ja) 2018-07-13 2022-11-04 ウルフスピード インコーポレイテッド ワイドバンドギャップ半導体デバイス
JP7447415B2 (ja) 2019-09-26 2024-03-12 富士電機株式会社 窒化ガリウム半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202692B2 (en) * 2013-12-19 2015-12-01 Texas Instruments Incorporated High voltage depletion mode N-channel JFET
CN112234095B (zh) * 2020-09-30 2023-07-18 济南星火技术发展有限公司 含有增强元胞设计的功率mosfet器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439069A (en) * 1987-04-14 1989-02-09 Nec Corp Field-effect transistor
JPH0334466A (ja) * 1989-06-30 1991-02-14 Nippon Telegr & Teleph Corp <Ntt> 縦形二重拡散ｍｏｓｆｅｔ
JPH05299658A (ja) * 1992-04-20 1993-11-12 Nec Kansai Ltd 半導体装置及びその製造方法
JP2005005578A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005136166A (ja) * 2003-10-30 2005-05-26 Matsushita Electric Ind Co Ltd 縦型ｍｏｓｆｅｔ
JP2006019608A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd Ｍｉｓｆｅｔデバイス
JP2007005398A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Works Ltd Ｍｏｓｆｅｔ
WO2007091360A1 (ja) * 2006-02-07 2007-08-16 Mitsubishi Electric Corporation 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
JP3156300B2 (ja) 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
JP4806852B2 (ja) * 2001-03-12 2011-11-02 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP2006303323A (ja) 2005-04-22 2006-11-02 Rohm Co Ltd 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439069A (en) * 1987-04-14 1989-02-09 Nec Corp Field-effect transistor
JPH0334466A (ja) * 1989-06-30 1991-02-14 Nippon Telegr & Teleph Corp <Ntt> 縦形二重拡散ｍｏｓｆｅｔ
JPH05299658A (ja) * 1992-04-20 1993-11-12 Nec Kansai Ltd 半導体装置及びその製造方法
JP2005005578A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005136166A (ja) * 2003-10-30 2005-05-26 Matsushita Electric Ind Co Ltd 縦型ｍｏｓｆｅｔ
JP2006019608A (ja) * 2004-07-05 2006-01-19 Matsushita Electric Ind Co Ltd Ｍｉｓｆｅｔデバイス
JP2007005398A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Works Ltd Ｍｏｓｆｅｔ
WO2007091360A1 (ja) * 2006-02-07 2007-08-16 Mitsubishi Electric Corporation 半導体装置およびその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011122670A1 (ja) * 2010-03-30 2011-10-06 ローム株式会社 半導体装置
JP2011211020A (ja) * 2010-03-30 2011-10-20 Rohm Co Ltd 半導体装置
US10727318B2 (en) 2010-03-30 2020-07-28 Rohm Co., Ltd. Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film
WO2013161420A1 (ja) * 2012-04-24 2013-10-31 富士電機株式会社 縦型高耐圧半導体装置およびその製造方法
JPWO2013161420A1 (ja) * 2012-04-24 2015-12-24 富士電機株式会社 縦型高耐圧半導体装置およびその製造方法
US9362392B2 (en) 2012-04-24 2016-06-07 Fuji Electric Co., Ltd. Vertical high-voltage semiconductor device and fabrication method thereof
US10361302B2 (en) 2013-09-20 2019-07-23 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
JP2016534581A (ja) * 2013-09-20 2016-11-04 モノリス セミコンダクター インコーポレイテッド 高電圧ｍｏｓｆｅｔデバイスおよび該デバイスを製造する方法
JP2019216252A (ja) * 2013-09-20 2019-12-19 モノリス セミコンダクター インコーポレイテッド 高電圧ｍｏｓｆｅｔデバイスおよび該デバイスを製造する方法
US10692999B2 (en) 2013-09-20 2020-06-23 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
KR20160091882A (ko) * 2013-09-20 2016-08-03 모노리스 세미컨덕터 아이엔씨. 고전압 mosfet 소자 및 상기 소자의 제조방법
KR20210063491A (ko) * 2013-09-20 2021-06-01 모노리스 세미컨덕터 아이엔씨. 고전압 mosfet 장치 및 상기 장치의 제조방법
KR102259531B1 (ko) * 2013-09-20 2021-06-02 모노리스 세미컨덕터 아이엔씨. 고전압 mosfet 장치 및 상기 장치의 제조방법
KR102414729B1 (ko) * 2013-09-20 2022-06-29 모노리스 세미컨덕터 아이엔씨. 고전압 mosfet 장치 및 상기 장치의 제조방법
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
JP7165822B2 (ja) 2018-07-13 2022-11-04 ウルフスピード インコーポレイテッド ワイドバンドギャップ半導体デバイス
JP7447415B2 (ja) 2019-09-26 2024-03-12 富士電機株式会社 窒化ガリウム半導体装置

Also Published As

Publication number Publication date
US20110095305A1 (en) 2011-04-28
JP4698767B2 (ja) 2011-06-08
US8530943B2 (en) 2013-09-10
CN102217073A (zh) 2011-10-12
JPWO2010021146A1 (ja) 2012-01-26

Similar Documents

Publication Publication Date Title
JP4698767B2 (ja) 半導体装置
JP5052025B2 (ja) 電力用半導体素子
JP4900662B2 (ja) ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP5198030B2 (ja) 半導体素子
JP4623956B2 (ja) Ｉｇｂｔ
JP4800286B2 (ja) 半導体装置とその製造方法
JP4564510B2 (ja) 電力用半導体素子
WO2011033550A1 (ja) 半導体装置
JP2011023675A (ja) 半導体装置及びその製造方法
JP2001135819A (ja) 超接合半導体素子
JP2007027266A (ja) 半導体素子及びその製造方法
JP2008091450A (ja) 半導体素子
JP2007116190A (ja) 半導体素子およびその製造方法
JP5833277B1 (ja) 半導体装置
JP2007281034A (ja) 電力用半導体素子
JP2009272397A (ja) 半導体装置
JP5559232B2 (ja) 電力用半導体素子
JP6237064B2 (ja) 半導体装置
JP7290973B2 (ja) 半導体装置
JP2005203565A (ja) 半導体装置およびその製造方法
JP5769818B2 (ja) 半導体装置
US7538388B2 (en) Semiconductor device with a super-junction
JP2006324432A (ja) 半導体装置およびその製造方法
JP4838976B2 (ja) Ｍｏｓｆｅｔ半導体装置の形成方法
JP2013033799A (ja) 半導体装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980115276.1

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09808082

Country of ref document: EP

Kind code of ref document: A1

DPE2 Request for preliminary examination filed before expiration of 19th month from priority date (pct application filed from 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2010525606

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12997958

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09808082

Country of ref document: EP

Kind code of ref document: A1