JP2016534581A - 高電圧mosfetデバイスおよび該デバイスを製造する方法 - Google Patents
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Abstract
Description
本願は、米国仮出願第61/880,214号(2013年9月20日出願、係属中)の利益を主張するものであり、該米国仮出願は、参照したことによって、その全てが本明細書に組み込まれる。
分野
本願は、概しては半導体デバイスおよび該デバイスを製造する方法に関するものであり、とりわけ、より低い特性オン抵抗(specific on-resistance)を持ったSiC MOSFETデバイス、および、該デバイス(複数)を製造する方法に関するものである。
炭化ケイ素の特性は、高電圧パワーエレクトロニクスの用途に適している。ケイ素(シリコン)に対する炭化ケイ素(シリコンカーバイド)の主たる有利な点の1つは、そのより高い臨界破壊電界強度である。炭化ケイ素は、ケイ素の0.3MV/cmに比べて、およそ3MV/cmの破壊電界強度を有する。この10倍(10X)高い炭化ケイ素の破壊電界強度が、より高い逆方向ブロック電圧とより低いオン状態の抵抗とを持った、半導体スイッチおよび整流器(rectifiers)を達成し、そのことが、ケイ素を用いて達成し得るものよりも、優れたパワー電子システムのパフォーマンスを可能にする。炭化ケイ素は、ケイ素よりも高い熱伝導性を持ち、それが、高電圧デバイスにおいて、より好ましい熱放散を可能にし、そして、そのことが転じて、該デバイスがより高いパワー密度で作動することを可能にする。炭化ケイ素の低い固有(intrinsic)のキャリア密度は、ケイ素の高電圧デバイスが可能な温度に比べて、高電圧デバイスのより高い温度の作動を可能にする。
少なくとも1つの半導体セルを有する半導体デバイスが提供され、前記半導体セルは:
第1導電型の半導体基板層を有し;
任意選択的に、該基板層上に第1導電型の半導体材料のバッファ層を有し;
該バッファ層上にまたは該基板上に、第1導電型の半導体材料のドリフト層を有し;
第1導電型とは異なる第2導電型の半導体材料の第1ウェル領域を有し、該第1ウェル領域は、前記ドリフト層中をY方向に延びており;
前記ドリフト層中をY方向に延びる、第2導電型の半導体材料の第2ウェル領域を有し、該第2ウェル領域は、前記Y方向に直交するX方向に、前記第1ウェル領域から間隔をおいて配置されており、かつ、第1および第2ウェル領域の端部は互いに接続されて、前記ドリフト層中のJFET領域に外接する環(ring)を形成しており;
前記第1ウェル領域中にY方向に延びる、第1導電型の半導体材料の第1ソース領域を有し、該第1ソース領域は、第1ウェル領域の深さ未満の深さを有し、それにより、第1ソース領域の下には第1ウェル領域の下層部分があるようになっており、かつ、第1ソース領域は該JFET領域から間隔をおいて配置されており、それにより、第1ウェル領域の一部は該JFET領域と第1ソース領域との間に存続しており;
前記第2ウェル領域中にY方向に延びる、第1導電型の半導体材料の第2ソース領域を有し、該第2ソース領域は、第2ウェル領域の深さ未満の深さを有し、それにより、第2ソース領域の下には第2ウェル領域の下層部分があるようになっており、かつ、第2ソース領域は該JFET領域から間隔をおいて配置されており、それにより、第2ウェル領域の一部が該JFET領域と第2ソース領域との間に存続するようになっており;
第1ソース領域と第2ソース領域との間をX方向に延びる、第2導電型の第1高ドープ領域を有し;
第1ソース領域と第2ソース領域との間をX方向に延び、かつ、前記第1高ドープ領域からY方向に間隔をおいて配置された、第2導電型の第2高ドープ領域を有し;
X方向に延び、かつ、第1高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第1ソースオーミックコンタクトを有し;
X方向に延び、かつ、第2高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第2ソースオーミックコンタクトを有し、該第2ソースオーミックコンタクトは、第1ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ドリフト層上において、第1ソースオーミックコンタクトと第2ソースオーミックコンタクトとの間の、第1ソース領域と第2ソース領域とに接触するゲート誘電体層を有し;
前記第1ゲート誘電体層上にあるゲート電極を有し、該ゲート電極は、第1および第2ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第1ゲート誘電体層の外縁部分上にある、層間誘電体を有し;
前記ソースオーミックコンタクトに接触するソース金属領域を有し;
前記ゲート電極が第1および第2ソース領域の上にX方向に延びている。
第1導電型の半導体材料のドリフト層中に、Y方向に延びる第1および第2ウェル領域をインプラントすることを有し、該ドリフト層は基板上にあり、前記第1および第2ウェル領域は第1導電型とは異なる第2導電型であり、かつ、前記第1および第2ウェル領域は、前記Y方向に直交するX方向に互いに間隔をおいて配置されており、かつ、それらの端部において互いに接続されて、第1導電型の半導体材料のJFET領域に外接する環を形成しており;
前記第1および第2ウェル領域中に、それぞれに、Y方向に延びる第1導電型の第1および第2ソース領域をインプラントすることを有し、第1および第2ソース領域は、第1および第2ウェル領域の深さ未満の深さへとインプラントされており、それにより、第1および第2ソース領域の下には前記第1および第2ウェル領域の下層部分があるようになっており、かつ、第1および第2ソース領域は、該JFET領域からX方向に間隔をおいて配置されており;
ドリフト層中に、第1ソース領域と第2ソース領域との間をX方向に延びる第2導電型の第1高ドープ領域をインプラントすることを有し;
ドリフト層中に、第1ソース領域と第2ソース領域との間をX方向に延び、かつ、前記第1領域からY方向に間隔をおいて配置された、第2導電型の第2高ドープ領域をインプラントすることを有し;
X方向に延び、かつ、第1高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第1ソースオーミックコンタクトを形成することを有し;
X方向に延び、かつ、第2高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第2ソースオーミックコンタクトを形成することを有し、該第2ソースオーミックコンタクトは、第1ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ドリフト層上に、かつ、第1ソースオーミックコンタクトと第2ソースオーミックコンタクトとの間の、第1ソース領域と第2ソース領域とに接触するゲート誘電体層を形成することを有し;
前記ゲート誘電体層上にゲート電極を形成することを有し、該ゲート電極は、第1および第2ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ゲート電極上に、および、前記ゲート電極によって覆われていない前記第1ゲート誘電体層の外縁部分上に、レベル間誘電体層を形成することを有し;かつ
前記レベル間誘電体層上に、および、前記ソースオーミックコンタクトに接触する、ソース金属領域を形成することを有する。
前記アクティブセルのそれぞれは:
前記半導体セルの中央部分に、第1導電型の半導体材料のJFET領域を有し;
前記該JFET領域に外接し、第1導電型とは異なる第2導電型の半導体材料からなるウェル領域を有し;
前記ウェル領域中に形成されかつ前記該JFET領域に外接する、第1導電型のソース領域を有し、該ソース領域は、前記JFET領域から間隔をおいて配置され、かつ、前記ウェル領域の深さ未満の深さを有し、それにより、該ソース領域の下には前記ウェル領域の一部が存続するようになっており;
前記該JFET領域上、前記ウェル領域上、および、前記ソース領域上にある、ゲート誘電体層を有し;
前記ゲート誘電体層上にあるゲート電極を有し;
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第1ゲート誘電体層の外縁部分上にある、層間誘電体を有し;
前記コンタクトセルのそれぞれは:
第2導電型の半導体材料の第1層を有し;
前記第1層上に、第1導電型の半導体材料の第2高ドープ層を有し;
前記第1層中におよび前記第2層中に形成された、第2導電型の高ドープ領域を有し;
該セルの中央部分にあり、かつ、前記高ドープ領域と前記第2層とに接触する、ソースオーミックコンタクトを有し;
前記コンタクトセルの各々の前記第2層は、前記アクティブセルの各々のソース領域と電気的に連絡しており;
前記コンタクトセルの各々の前記第1層は、前記アクティブセルの各々のウェル領域と電気的に連絡しており;
前記アクティブ半導体セルの各々の前記JFET領域と前記ウェル領域、および、前記コンタクトセルの前記第2層が、第1導電型の基板層上の第1導電型の半導体材料のドリフト層上にある。
二重拡散金属酸化物半導体電界効果トランジスタ(Double Diffused Metal Oxide Semiconductor Field Effect Transistor(DMOSFET))は、一般に、パワー半導体スイッチに用いられている。炭化ケイ素中におけるドーパントの拡散が非常に少ないので、イオン注入がSiC中にドープ領域を形成するための主要な方法である。この理由のために、SiCによるDMOSFETは、二重イオン注入された(Double Ion Implanted)MOSFETを意味する。
Claims (29)
- 少なくとも1つの半導体セルを有する半導体デバイスであって、前記半導体セルは:
第1導電型の半導体基板層を有し;
任意選択的に、該基板層上に第1導電型の半導体材料のバッファ層を有し;
該バッファ層上にまたは該基板上に、第1導電型の半導体材料のドリフト層を有し;
第1導電型とは異なる第2導電型の半導体材料の第1ウェル領域を有し、該第1ウェル領域は、前記ドリフト層中をY方向に延びており;
前記ドリフト層中をY方向に延びる、第2導電型の半導体材料の第2ウェル領域を有し、該第2ウェル領域は、前記Y方向に直交するX方向に、前記第1ウェル領域から間隔をおいて配置されており、かつ、第1および第2ウェル領域の端部は互いに接続されて、前記ドリフト層中のJFET領域に外接する環を形成しており;
前記第1ウェル領域中にY方向に延びる、第1導電型の半導体材料の第1ソース領域を有し、該第1ソース領域は、第1ウェル領域の深さ未満の深さを有し、それにより、第1ソース領域の下には第1ウェル領域の下層部分があるようになっており、かつ、第1ソース領域は該JFET領域から間隔をおいて配置されており、それにより、第1ウェル領域の一部は該JFET領域と第1ソース領域との間に存続しており;
前記第2ウェル領域中にY方向に延びる、第1導電型の半導体材料の第2ソース領域を有し、該第2ソース領域は、第2ウェル領域の深さ未満の深さを有し、それにより、第2ソース領域の下には第2ウェル領域の下層部分があるようになっており、かつ、第2ソース領域は該JFET領域から間隔をおいて配置されており、それにより、第2ウェル領域の一部が該JFET領域と第2ソース領域との間に存続するようになっており;
第1ソース領域と第2ソース領域との間をX方向に延びる、第2導電型の第1高ドープ領域を有し;
第1ソース領域と第2ソース領域との間をX方向に延び、かつ、前記第1高ドープ領域からY方向に間隔をおいて配置された、第2導電型の第2高ドープ領域を有し;
X方向に延び、かつ、第1高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第1ソースオーミックコンタクトを有し;
X方向に延び、かつ、第2高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第2ソースオーミックコンタクトを有し、該第2ソースオーミックコンタクトは、第1ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ドリフト層上にあって、かつ、第1ソースオーミックコンタクトと第2ソースオーミックコンタクトとの間の、第1ソース領域と第2ソース領域とに接触する、ゲート誘電体層を有し;
前記第1ゲート誘電体層上にあるゲート電極を有し、該ゲート電極は、第1および第2ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第1ゲート誘電体層の外縁部分上にある、層間誘電体を有し;
前記ソースオーミックコンタクトに接触するソース金属領域を有し;
前記ゲート電極が第1および第2ソース領域の上にX方向に延びている、
前記半導体デバイス。 - 前記ゲート誘電体と前記ゲート電極が、少なくとも第1および第2ソース領域の外側のエッジへと、X方向に延びている、請求項1記載の半導体デバイス。
- 前記半導体セルが、X方向に2から10μmの幅を持っている、請求項1記載の半導体デバイス。
- 前記半導体セルが、Y方向に2から30μmの長さを持っている、請求項1記載の半導体デバイス。
- 前記JFET領域と前記セルの周囲との間のY方向の距離が、1から4μmである、請求項1記載の半導体デバイス。
- 前記JFET領域が、X方向に1から6μmの幅を持っている、請求項1記載の半導体デバイス。
- 前記JFET領域が、X方向に2から30μmの長さを持っている、請求項1記載の半導体デバイス。
- 前記JFET領域、該JFET領域に外接する前記環の外周囲、および、前記半導体セルが、矩形の形状である、請求項1記載の半導体デバイス。
- 前記半導体セルが矩形の形状であり、かつ、該JFET領域に外接する前記環の外周囲が、Y方向に最大の寸法を有する楕円形の形状である、請求項1記載の半導体デバイス。
- 前記半導体セルが矩形の形状であり、かつ、前記JFET領域に外接する前記環の外周囲、および、該JFET領域が、六角形の形状である、請求項1記載の半導体デバイス。
- さらに、
前記ドリフト層上をY方向に延び、前記JFET領域とは反対側で第1ソース領域に隣接する、第2導電型の第3高ドープ領域を有し;かつ
前記ドリフト層上をY方向に延び、前記JFET領域とは反対側で第2ソース領域に隣接する、第2導電型の第4高ドープ領域を有し;
前記第1および第2ソースオーミックコンタクトの各々の一部が、前記第3および第4高ドープ領域上にある、
請求項1記載の半導体デバイス。 - さらに、
前記ウェル領域中をX方向に延び、第1高ドープ領域に隣接する、第1導電型の半導体材料の第3ソース領域を有し、該第3ソース領域は、前記JFET領域から間隔をおいて配置されており、それにより、該ウェル領域の一部が前記JFET領域と該第3ソース領域との間に存続するようになっており;
前記ウェル領域中をX方向に延び、第2高ドープ領域に隣接する、第1導電型の半導体材料の第4ソース領域を有し、該第4ソース領域は、前記JFET領域から間隔をおいて配置されており、それにより、該ウェル領域の一部が前記JFET領域と該第4ソース領域との間に存続するようになっている、
請求項1記載の半導体デバイス。 - さらに、
第2導電型の半導体材料の第3ウェル領域を有し、該第3ウェル領域は、当該デバイスの中央部分において前記ドリフト層中をX方向に延び、かつ、第1ウェル領域と第2ウェル領域を接続し、それにより、第1および第2JFET領域を形成しており;かつ
第1導電型の半導体材料の第5ソース領域を有し、該第5ソース領域は、第3ウェル領域中をX方向に延び、かつ、第1および第2JFET領域から間隔をおいて配置されている、
請求項12記載の半導体デバイス。 - 半導体デバイスを製造する方法であって:
第1導電型の半導体材料のドリフト層中に、Y方向に延びる第1および第2ウェル領域をインプラントすることを有し、該ドリフト層は基板上にあり、前記第1および第2ウェル領域は第1導電型とは異なる第2導電型であり、かつ、前記第1および第2ウェル領域は、前記Y方向に直交するX方向に互いに間隔をおいて配置されており、かつ、それらの端部において互いに接続されて、第1導電型の半導体材料のJFET領域に外接する環を形成しており;
前記第1および第2ウェル領域中に、それぞれに、Y方向に延びる第1導電型の第1および第2ソース領域をインプラントすることを有し、第1および第2ソース領域は、第1および第2ウェル領域の深さ未満の深さへとインプラントされており、それにより、第1および第2ソース領域の下には前記ウェル領域の下層部分があるようになっており、かつ、第1および第2ソース領域は、該JFET領域からX方向に間隔をおいて配置されており;
ドリフト層中に、第1ソース領域と第2ソース領域との間をX方向に延びる第2導電型の第1高ドープ領域をインプラントすることを有し;
ドリフト層中に、第1ソース領域と第2ソース領域との間をX方向に延び、かつ、前記第1領域からY方向に間隔をおいて配置された、第2導電型の第2高ドープ領域をインプラントすることを有し;
X方向に延び、かつ、第1高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第1ソースオーミックコンタクトを形成することを有し;
X方向に延び、かつ、第2高ドープ領域とそれに隣接する第1および第2ソース領域とに接触する、第2ソースオーミックコンタクトを形成することを有し、該第2ソースオーミックコンタクトは、第1ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ドリフト層上に、かつ、第1ソースオーミックコンタクトと第2ソースオーミックコンタクトとの間の、第1ソース領域と第2ソース領域とに接触する、ゲート誘電体層を形成することを有し;
前記ゲート誘電体層上にゲート電極を形成することを有し、該ゲート電極は、前記第1ゲート誘電体層上に接する下部表面と、該下部表面の反対側にある上部表面と、側壁部とを有し、該ゲート電極は、第1および第2ソースオーミックコンタクトからY方向に間隔をおいて配置されており;
前記ゲート電極上に、および、前記ゲート電極によって覆われていない前記第1ゲート誘電体層の外縁部分上に、レベル間誘電体層を形成することを有し;かつ
前記レベル間誘電体層上に、および、前記ソースオーミックコンタクトに接触する、ソース金属領域を形成することを有する、
前記半導体デバイスを製造する方法。 - 前記ゲート誘電体と前記ゲート電極が、少なくとも第1および第2ソース領域の外側のエッジへと、X方向に延びている、請求項14に記載の方法。
- 複数の半導体セルを有する半導体デバイスであって、前記複数の半導体セルは、少なくとも1つのアクティブセルと少なくとも1つのコンタクトセルとを有し、
前記アクティブセルのそれぞれは:
前記半導体セルの中央部分に、第1導電型の半導体材料のJFET領域を有し;
前記該JFET領域に外接し、第1導電型とは異なる第2導電型の半導体材料からなるウェル領域を有し;
前記ウェル領域中に形成されかつ前記該JFET領域に外接する、第1導電型のソース領域を有し、該ソース領域は、前記JFET領域から間隔をおいて配置され、かつ、前記ウェル領域の深さ未満の深さを有し、それにより、該ソース領域の下には前記ウェル領域の一部が存続するようになっており;
前記該JFET領域上、前記ウェル領域上、および、前記ソース領域上にある、ゲート誘電体層を有し;
前記ゲート誘電体層上にあるゲート電極を有し;
前記ゲート電極上にあり、かつ、該ゲート電極によって覆われていない前記第1ゲート誘電体層の外縁部分上にある、層間誘電体を有し;
前記コンタクトセルのそれぞれは:
第2導電型の半導体材料の第1層を有し;
前記第1層上に、第1導電型の半導体材料の第2高ドープ層を有し;
前記第1層中におよび前記第2層中に形成された、第2導電型の高ドープ領域を有し;
該セルの中央部分にあり、かつ、前記高ドープ領域と前記第2層とに接触する、ソースオーミックコンタクトを有し;
前記コンタクトセルの各々の前記第2層は、前記アクティブセルの各々のソース領域と電気的に連絡しており;
前記コンタクトセルの各々の前記第1層は、前記アクティブセルの各々のウェル領域と電気的に連絡しており;
前記アクティブ半導体セルの各々の前記JFET領域と前記ウェル領域、および、前記コンタクトセルの前記第2層が、第1導電型の基板層上の第1導電型の半導体材料のドリフト層上にある、
前記半導体デバイス。 - さらに、前記ドリフト層と前記基板層との間にバッファ層を有する、請求項16記載の半導体デバイス。
- 前記セルが、六角形の形状である、請求項16記載の半導体デバイス。
- 各コンタクトセルが、6つの隣接するアクティブセルによって取り囲まれている、請求項16記載の半導体デバイス。
- 第1導電型がN型であり、かつ、第2導電型がP型である、請求項1記載の半導体デバイス。
- 当該デバイスが、複数の半導体セルを有する、請求項1記載の半導体デバイス。
- 当該デバイスが、SiC半導体デバイスである、請求項1記載の半導体デバイス。
- さらに、金属層を有し、該金属層は、前記アクティブセルの前記層間誘電体層上にあり、かつ、前記コンタクトセルのソースオーミックコンタクトに接触している、請求項16記載の半導体デバイス。
- 縦型DMOSFETデバイスであって、当該デバイスのチャネル領域に隣接するN型領域を有し、かつ、該N型領域に対するケイ化物コンタクトを有し、
電流のうちの50%よりも大きい電流が、当該デバイスの横方向の面内における少なくとも第1方向および第2方向へと、チャネル領域とケイ化物コンタクトとの間を流れ、第1方向と第2方向との間の角度は、少なくとも50度であり;および/または
N型領域に対するケイ化物コンタクトの幅が、前記チャネルの幅の50%よりも小さい、
前記縦型DMOSFETデバイス。 - 前記ソース金属領域が、前記ドリフト層に接触して、内蔵ショットキーコンタクトを形成している、請求項1記載の半導体デバイス。
- 前記ソース金属領域が、第2導電型の前記第1および第2高ドープ領域に隣接する前記ドリフト層に接触して、内蔵ショットキーコンタクトを形成している、請求項1記載の半導体デバイス。
- 第1導電型がN型であり、かつ、第2導電型がP型である、請求項16記載の半導体デバイス。
- 当該デバイスが、SiC半導体デバイスである、請求項16記載の半導体デバイス。
- チャネル電流が、前記チャネルと前記ケイ化物コンタクトとの間のN型領域を通り、第1の距離だけ流れ、かつ、
前記第1の距離が、2μmよりも大きいか、または、
前記第1の距離が、当該デバイスの最小フィーチャーサイズよりも大きい、
請求項24記載の半導体デバイス。
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