JPH04171769A - 縦型mos―fet - Google Patents
縦型mos―fetInfo
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- JPH04171769A JPH04171769A JP29930690A JP29930690A JPH04171769A JP H04171769 A JPH04171769 A JP H04171769A JP 29930690 A JP29930690 A JP 29930690A JP 29930690 A JP29930690 A JP 29930690A JP H04171769 A JPH04171769 A JP H04171769A
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- drain
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- fet
- diode
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型パワーMO8−FETに関するものである
。
。
従来技術による縦型MOS−FETについて、第3図を
参照して説明する。
参照して説明する。
N+型トドレイン1構成している半導体基板の表面にエ
ピタキシャル成長されたN型ドレイン2が形成されてい
る。
ピタキシャル成長されたN型ドレイン2が形成されてい
る。
ゲート酸化膜6とゲート電極5とが形成され、チャネル
を構成するP型層3とN++ソース4とが形成され、眉
間絶縁膜7を介してソース電極8が形成され、裏面にド
レイン電極10が形成されている。
を構成するP型層3とN++ソース4とが形成され、眉
間絶縁膜7を介してソース電極8が形成され、裏面にド
レイン電極10が形成されている。
第4図の等節回路に示すように、縦型MO8−FETの
ソース−ドレイン間には寄生的にPN接合ダイオードが
あり、FETの動作条件では逆バイアスされているが、
直流モータ制御回路など誘導(インダクタンス)負荷の
時に発生する逆起電力により順バイアスされる瞬間があ
る。
ソース−ドレイン間には寄生的にPN接合ダイオードが
あり、FETの動作条件では逆バイアスされているが、
直流モータ制御回路など誘導(インダクタンス)負荷の
時に発生する逆起電力により順バイアスされる瞬間があ
る。
縦型MOS−FETの破壊の問題について、山峡 浩訳
(Edwin S、0xner著)のパワーFET (
Power FET5 and Their Appl
ications ) 、1982、丸善(株)、93
頁を要約する。
(Edwin S、0xner著)のパワーFET (
Power FET5 and Their Appl
ications ) 、1982、丸善(株)、93
頁を要約する。
寄生的に形成されているダイオードはPN接合ダイオー
ドなので、縦型MOS−FETがONからOFFに切り
香った瞬間P型層に蓄積している少数キャリアの電子か
、再結合やN型ドレインへの流出によって放出されるの
に要する逆回復時間(リカバリ)trrがμsec (
マイクロ秒)オーダーとなっている。
ドなので、縦型MOS−FETがONからOFFに切り
香った瞬間P型層に蓄積している少数キャリアの電子か
、再結合やN型ドレインへの流出によって放出されるの
に要する逆回復時間(リカバリ)trrがμsec (
マイクロ秒)オーダーとなっている。
これは少数キャリアが放出されるまでの間(逆回復時間
の間)、グイオートか逆バイアスされているにもかかわ
らす、ドレイン電流が流れ続けることを意味する。
の間)、グイオートか逆バイアスされているにもかかわ
らす、ドレイン電流が流れ続けることを意味する。
ところがMo3−FETの逆回復時間は、n5ec(ナ
ノ秒)オーダーとダイオードの逆回復時間より遥かに速
い。
ノ秒)オーダーとダイオードの逆回復時間より遥かに速
い。
このときタイオードの逆回復時間より早くMo5−FE
Tのスイッチングを行なうと、再び空乏層を形成するの
に一定の時間を要する。
Tのスイッチングを行なうと、再び空乏層を形成するの
に一定の時間を要する。
少数キャリアか除かれるまでの間、ダイオードか逆バイ
アスされているにもかかわらず、順方向に電流か流れつ
づけるということである、そのためダイオードによる低
抵抗の電流路が形成されて熱暴走するため、PN接合に
回復不能な損傷を受けることがある。
アスされているにもかかわらず、順方向に電流か流れつ
づけるということである、そのためダイオードによる低
抵抗の電流路が形成されて熱暴走するため、PN接合に
回復不能な損傷を受けることがある。
本発明の目的は、同一半導体基板内にリカバリの速いシ
ョットキダイオードを内蔵することにより、PN接合破
壊を防止することにある。
ョットキダイオードを内蔵することにより、PN接合破
壊を防止することにある。
本発明の縦型MOS−FETは、半導体基板の表面にソ
ース電極とゲート酸化膜を挟むケート電極とを有し、ソ
ース電極と電気的に接続された金属が前記半導体基板と
接触することにより、ショットキダイオードを形成して
いるものである。
ース電極とゲート酸化膜を挟むケート電極とを有し、ソ
ース電極と電気的に接続された金属が前記半導体基板と
接触することにより、ショットキダイオードを形成して
いるものである。
ドレイン−ソース間にショットキダイオードを形成する
ことにより、リカバリ特性を改善することができる。
ことにより、リカバリ特性を改善することができる。
つぎに古川 清二部と松材 正清共著の電子デバイス〔
T〕 (株)昭晃堂100頁を要約する。
T〕 (株)昭晃堂100頁を要約する。
ショットキバリアダイオードは、少数キャリアがほとん
ど電気伝導に寄与しないから、少数キャリアの流れに基
づく効果、特に少数キャリアの蓄積効果はほとんど生じ
ない。
ど電気伝導に寄与しないから、少数キャリアの流れに基
づく効果、特に少数キャリアの蓄積効果はほとんど生じ
ない。
そのなめPN接合タイオードよりも高速スイッチングが
可能になる。
可能になる。
また同一電流を流すのに要する電圧も低い。
本発明の第1の実施例について、第1図を参照して説明
する。
する。
シリコンにアンチモンなどV族の不純物がドープされた
、比抵抗8〜18mΩ・cmのN4型ドレイン1の上に
、リンなどのN型不純物がドープされた、比抵抗1〜数
10Ω・cmのN型ドレイン2かエピタキシャル成長さ
れている。
、比抵抗8〜18mΩ・cmのN4型ドレイン1の上に
、リンなどのN型不純物がドープされた、比抵抗1〜数
10Ω・cmのN型ドレイン2かエピタキシャル成長さ
れている。
ポリシリコンからなるゲート電極5がゲート酸化膜6を
挟んで形成されている。
挟んで形成されている。
PN接合ダイオードを形成しているP型層3がN++ソ
ース4を囲んで、ヂャネルを構成している。
ース4を囲んで、ヂャネルを構成している。
酸化シリコン膜または窒化シリコン膜からなる眉間絶縁
膜7を介して、ソース電極8がN+型ソ−ス4とP型層
3とでオーミック接触をなし、さらにN型ドレイン2と
ショットキ接合タイオート部11を構成している。
膜7を介して、ソース電極8がN+型ソ−ス4とP型層
3とでオーミック接触をなし、さらにN型ドレイン2と
ショットキ接合タイオート部11を構成している。
ショットキ接合を形成するなめ、ソース電極8の材質と
しては、A、R−Mo、Pt、Tiなどの金属が用いら
れる。
しては、A、R−Mo、Pt、Tiなどの金属が用いら
れる。
N+型トドレイン1は蒸着法など用いて形成された、金
(Au)などからなるドレイン電極10が形成されてい
る。
(Au)などからなるドレイン電極10が形成されてい
る。
つぎに本発明の第2の実施例について、第2図を参照し
て説明する。
て説明する。
ここではP型層3の一部9aが深くなっていて、PN接
合がブレークタウンする電圧以下で空乏層がピンチオフ
するように設計されているなめ、さらに高耐圧化か可能
になる。
合がブレークタウンする電圧以下で空乏層がピンチオフ
するように設計されているなめ、さらに高耐圧化か可能
になる。
ソース−ドレイン間のPNダイオードを形成しているP
型層を縮小して、ソース電極金属とN型ドレインとでリ
カバリの速いショットキタイオードを構成することによ
り、高速スイッチングに適した縦型MOS−PETを得
ることができた。
型層を縮小して、ソース電極金属とN型ドレインとでリ
カバリの速いショットキタイオードを構成することによ
り、高速スイッチングに適した縦型MOS−PETを得
ることができた。
縦型MOS−FETと同一半導体基板上にショットキダ
イオードか形成されているため、容易に高速スイッチン
グや高周波動作に適した特性を得ることができる。
イオードか形成されているため、容易に高速スイッチン
グや高周波動作に適した特性を得ることができる。
第1図は本発明の第1の実施例を示す断面図、第2図は
本発明の第2の実施例を示す断面図、第3図は従来技術
による縦型MOS−FETの断面図、第4図は縦型MO
S−FETの等節回路図である。 1・・・N+型トドレイン2・・・N型ドレイン、3・
・・P型層、4・・・N++ソース、5・・・ゲート電
極、6・・・ゲート酸化膜、7・・・層間絶縁膜、8・
・・ソース電極、9,9a・・・PN接合ダイオード部
、10・・・ドレイン電極、11・・・ショットキ接合
ダイオード部。
本発明の第2の実施例を示す断面図、第3図は従来技術
による縦型MOS−FETの断面図、第4図は縦型MO
S−FETの等節回路図である。 1・・・N+型トドレイン2・・・N型ドレイン、3・
・・P型層、4・・・N++ソース、5・・・ゲート電
極、6・・・ゲート酸化膜、7・・・層間絶縁膜、8・
・・ソース電極、9,9a・・・PN接合ダイオード部
、10・・・ドレイン電極、11・・・ショットキ接合
ダイオード部。
Claims (1)
- 半導体基板の表面にソース電極とゲート酸化膜を挟む
ゲート電極とを有し、裏面にドレイン電極を有する縦型
MOS−FETにおいて、前記ソース電極と電気的に接
続された金属が前記半導体基板とショットキ接合をなし
て、ショットキダイオードを形成していることを特徴と
する縦型MOS−FET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29930690A JPH04171769A (ja) | 1990-11-05 | 1990-11-05 | 縦型mos―fet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29930690A JPH04171769A (ja) | 1990-11-05 | 1990-11-05 | 縦型mos―fet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04171769A true JPH04171769A (ja) | 1992-06-18 |
Family
ID=17870832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29930690A Pending JPH04171769A (ja) | 1990-11-05 | 1990-11-05 | 縦型mos―fet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04171769A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5789779A (en) * | 1994-10-31 | 1998-08-04 | Nec Corporation | IGFET circuit preventing parasitic diode current |
JP2006066770A (ja) * | 2004-08-30 | 2006-03-09 | Nissan Motor Co Ltd | 半導体装置 |
JP2021108380A (ja) * | 2013-09-20 | 2021-07-29 | モノリス セミコンダクター インコーポレイテッド | 高電圧mosfetデバイスおよび該デバイスを製造する方法 |
-
1990
- 1990-11-05 JP JP29930690A patent/JPH04171769A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5789779A (en) * | 1994-10-31 | 1998-08-04 | Nec Corporation | IGFET circuit preventing parasitic diode current |
JP2006066770A (ja) * | 2004-08-30 | 2006-03-09 | Nissan Motor Co Ltd | 半導体装置 |
JP2021108380A (ja) * | 2013-09-20 | 2021-07-29 | モノリス セミコンダクター インコーポレイテッド | 高電圧mosfetデバイスおよび該デバイスを製造する方法 |
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