JP2003526923A - モノリシック集積半導体素子 - Google Patents

モノリシック集積半導体素子

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Abstract

(57)【要約】 本発明はモノリシック集積半導体素子に関するものであり、このモノリシック半導体素子は、第１のキャリアドーピングの第１のキャリア領域（１２）と、当該第１のキャリア領域内に相互に離して配置された、逆のキャリアドーピングを有する少なくとも２つの構造化された第２のキャリア領域（１４）と、当該第２のキャリア領域内に構造化された、前記第１のキャリアドーピングを有する第３のキャリア領域（１６）とを有しており、前記第２のキャリア領域（１４）と前記第３のキャリア領域（１６）との間のＰＮ接合が、ボンディング部（２０）を介して短絡しており（ソース端子）、前記第１のキャリア領域にはコンタクト（１８）（ドレイン端子）が設けられており、前記第２のキャリア領域（１４）は、ボンディング部（２６）により、前記第１のキャリア領域（１２）と前記第３のキャリア領域（１６）との間の領域で反転可能であり、前記キャリア領域（１２）及び前記キャリア領域（１６）に並列に少なくとも１つのショットキーダイオードが接続されている。本発明の企図するところは、前記第１のキャリア領域（１２）がさらに１つのボンディング部（２８）を有し、当該ボンディング部が、前記第１の領域（１２）の不純物濃度に応じて、より濃度の高い、表面付近の別のキャリア領域（３２）と共に表面付近でドープされており、これによりオーム接触が生じ、前記少なくとも１つのショットキーダイオード（３０）のアノード端子と接続されていることである。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１の上位概念において示された特徴を有するモノリシック集
積半導体素子に関する。
【０００２】 技術の情況 前記上位概念に示されているような形式のモノリシック集積半導体素子は公知
である。これらの半導体素子のうちには、例えば、縦型ＭＯＳ（金属−酸化物−
シリコン）トランジスタが含まれる。縦型ＭＯＳトランジスタは、比較的低い濃
度でドープされた基板領域と、比較的高い濃度でドープされた同じ伝導型のボン
ディング部（ドレイン端子）のための層とを有している。基板領域内には、逆伝
導型の少なくとも１つの伝導領域が組み込まれ、伝導領域は第１の伝導型の別の
伝導領域をそれぞれ包囲する。
【０００３】 これにより２つのＰＮ接合が形成される。これら２つのＰＮ接合のうち、第１
のＰＮ接合はソース端子によって短絡している。基板表面にはＭＯＳ構造が形成
されており、このＭＯＳ構造によって、第２のキャリア領域の表面付近領域を反
転することができ、その結果、ソース端子とドレイン端子との間の導電接続が生
じる。第２のキャリア領域はソース端子を介して第３のキャリア領域と導電接続
されており−第１のＰＮ接合の短絡−、これにより寄生インバースダイオードが
形成される。必然的に形成されるこの寄生インバースダイオードは、異なる回路
変種においては環流ダイオードとして使用してもよい。モノリシック集積素子を
用いて、例えば誘導電荷を処理する場合、環流ダイオードにより電流の整流が可
能である。誘導電荷が、例えば、ブーストチョッパ回路内のパルスインバータと
して接続されている少なくとも２つのＭＯＳトランジスタから成るブリッジ回路
によって制御されると、第１のＭＯＳトランジスタはパルス制御され、その結果
、誘導電荷は、別のＭＯＳトランジスタの寄生インバースダイオードを介して環
流するか、又は導通制御された第２のＭＯＳトランジスタを介して再充電される
。その際、パルス制御されるＭＯＳトランジスタのターンオン動作がクリティカ
ルである。というのも、他のＭＯＳトランジスタが導通していないので、インバ
ースダイオードが通電し、電荷が除去されるからである。これによりいわゆる電
流破壊作用が生じ、過度に急峻なΔＩ／Δｔの上昇がもたらされる。これはまた
過電圧と高周波振動とを生じ、不所望の妨害作用をもたらす。
【０００４】 比較的低い順電圧を有するショットキーダイオードを寄生インバースダイオー
ドに並列接続することは公知である。これにより、寄生インバースダイオードは
非活動状態に留まるので、蓄積電荷をＭＯＳトランジスタの基板領域から除去す
る必要がない。ＥＰ ０ ８９９ ７９１ Ａ２号明細書から、ショットキーダ
イオードを並列環流ダイオードとしてモノリシック素子に集積することが公知で
ある。この場合、障壁の調整のために付加的なキャリア注入が必要である。しか
し、この付加的なキャリア注入は大きな技術コストを要するため、プロセスのコ
ストが上昇してしまう。
【０００５】 発明の利点 これに対して、請求項１に記載された特徴を有するモノリシック集積半導体素
子は、寄生インバースダイオードに並列接続されるショットキーダイオードを簡
単に実現することができるという利点を有している。第１のキャリア領域がさら
に１つのボンディング部を有し、少なくとも１つのショットキーダイオードのア
ノード端子と接続されるようにすることによって、付加的なボンディング部が第
２のキャリア領域の電位を超えた電位に置かれると、第１のキャリア領域内に保
護構造が形成される。なお、前記した別のボンディング部は、第１の領域の不純
物濃度に応じて、より濃度の高い、表面付近の別のキャリア領域と共に、表面付
近でドープされている。これにより、阻止電圧の高いＭＯＳトランジスタにおい
て、いわゆるショットキークランプを信頼性をもって設計することが可能となる
。その際、降伏電圧の所要安全率は−順電圧の許容誤差を考慮した上で−下げる
ことができ、場合によっては考慮しなくてもよい。降伏電圧に対する安全率を下
げることによって、これらの安全率に基づいて、導通状態のときに生じる付加的
な電圧降下を防ぐことができる。それゆえ、降伏電圧の許容誤差は、寄生インバ
ースダイオードの接合電圧に対して実質的な影響を与えない。この接合電圧は、
阻止電圧の高いＭＯＳトランジスタの場合、寄生インバースダイオードの順方向
動作を防ぐために、いずれにせよ６５０ｍＶよりも低くなければならない。
【０００６】 第１のキャリア領域の付加的なボンディング部は、単に本発明を変形するため
に設けられるものであり、モノリシック集積半導体素子を製造する際のわずかな
プロセスの変更によって簡単に達成される。これは、ソース端子のボンディング
部のためにメタライゼーションをデポジットする際に、同時に付加的なボンディ
ング部のために少なくとも１つの付加的なマスク開口部を設けることによって行
われる。必要なのは、メタライゼーションを行うためのマスキング面のレイアウ
トの変更だけである。
【０００７】 付加的なボンディング部を介して回路内に組み込み可能なショットキーダイオ
ードによって、ショットキーダイオードの阻止状態ないし導通状態における電力
損失がさらに低減される。第１のキャリア領域において付加的なボンディング部
の下方に生じる保護構造のため、ショットキーダイオードを介する阻止電圧の降
下はほんの僅かである。それゆえ、ショットキーダイオードに典型的な大きな阻
止電流を減少させることも、又は逆に比較的低い順電圧を実現することもできる
。
【０００８】 さらに、有利には、モノリシック集積半導体素子に対するショットキーダイオ
ードの簡単な適合を行ってもよい。付加的ボンディング部に外部から接続される
ショットキーダイオードは、例えば変化する阻止電圧要求又は熱要求に関して、
選定可能である。最後に、今や簡単に可能な、ショットキーダイオードとＭＯＳ
トランジスタとの空間的分離配置によって、ショットキーダイオードの付加的な
電力損失を、電力損失がモノリシック集積半導体素子の温度上昇に寄与しないよ
うな領域に移すことができる。その上、ショットキーダイオードを外部から簡単
に使用できるようにすることによって、ＭＯＳトランジスタ構造の並列回路にお
いて、各々のトランジスタ構造に１つの固有のショットキーダイオードを割当て
る必要がなくなり、むしろ複数のトランジスタ構造に対して１つの共通のショッ
トキーダイオードを接続することができる。
【０００９】 本発明の別の有利な実施形態は、従属請求項に記載されたその他の特徴から得
られる。
【００１０】 図面 以下、添付した図面に基づいて実施例により本発明をより詳細に説明する。
【００１１】 図１〜３は、本発明によるモノリシック集積素子の概略的断面図であり、 図４〜９は、本発明による半導体素子の種々のレイアウトバリエーションを示す
ものである。
【００１２】 実施例の説明 図１には、ＭＯＳ電界効果トランジスタとして形成されたモノリシック集積半
導体素子１０が示されている。半導体素子１０は、第１のキャリアドーピングに
よる（例えばｎドープされた）ドリフト領域１２を有している。ドリフト領域１
２内には、第１のキャリア領域（ドリフト領域）１２とは逆のキャリアドーピン
グを有する（例えばｐドープされた）キャリア領域１４が組み込まれている。キ
ャリア領域１４内には、別のキャリア領域１６が集積されている。キャリア領域
１６は、キャリア領域１２と同じキャリアドーピングを有するが、より高い濃度
でドープされている（例えばｎ＋ドープ）。キャリア領域１２は層１８上に配置
されており、層１８はキャリア領域１２と同じキャリアドーピングを有するが、
より高い濃度でドープされている（例えばｎ＋ドープ）。半導体素子１０の表面
には、メタライゼーションが構造化されており、このメタライゼーションによっ
て、キャリア領域１４及び１６はそれらのＰＮ接合２２の領域で短絡する。キャ
リア領域１４と１２の間のＰＮ接合２４の上方には、図示されていない酸化物を
介して、別のメタライゼーション（ボンディング部）２６が配置されている。こ
の場合、メタライゼーション２６はチャネル領域全域に亘って延在している。
【００１３】 キャリア領域１２には、第１のキャリアタイプの（例えばｎ＋ドープされた）
高濃度ドープ領域を用いて、別のメタライゼーション（ボンディング部）２８が
設けられている。このメタライゼーション２８は隣り合うＰＮ接合２４の間に位
置している。この場合、メタライゼーション２８とＰＮ接合２４との間の間隔ａ
はそれぞれ等しい。メタライゼーション２８は外部ショットキーダイオード３０
を介してメタライゼーション２０と接続されており、またメタライゼーション２
８はそれぞれショットキーダイオード３０のアノードと接続されている。
【００１４】 メタライゼーション２０はＭＯＳトランジスタのソース端子を形成し、層１８
はドレイン端子を形成し、メタライゼーション２６はゲート端子を形成している
。ゲート端子２６に制御電圧が印加されると、キャリア領域１４内において表面
付近に導電チャネルが形成され、これによりソース端子２０がドレイン端子１８
と導電接続され、ＭＯＳトランジスタが導通制御される。
【００１５】 キャリア領域１４の全間隔ａ＋ｂ＋ａによって、ＰＮ接合２４を介した阻止電
圧がどの程度になると、キャリア領域１２の高濃度ドープ領域３２が固定電位に
留まるようになるかが決定される。ここで、高濃度ドープ領域３２はボンディン
グ部のために表面付近に位置しており、上記固定電位はドレイン電圧のさらなる
上昇には依存しない。それゆえ、領域３２の電位は一定の形状寸法に依存する定
数（ａ＋ｂ＋ａ）に制限されている。したがって、メタライゼーション２８を介
して接触するショットキーダイオード３０は、領域３２の電位によって定まる比
較的低い阻止電圧用に設計することができる。それゆえ、領域３２はショットキ
ーダイオード３０の電気的使用に対する保護構造を形成し、この保護構造によっ
て、上記した阻止電圧の制限が可能になる。これにより同時に阻止電流及びショ
ットキーダイオード３０の電力損失が減少する。ショットキーダイオード３０は
−公知のように−環流ダイオードとして、例えば冒頭に記した、誘導電荷処理用
のブリッジ回路において使用してもよい。
【００１６】 図２には変更された実施形態が示されており、この実施形態では、図１と同じ
部分には同じ参照番号が付されており、再度説明はされない。ソース側ドレイン
コンタクトが実現されている図１の実施形態とは異なり、図２では、チャネル側
（メタライゼーション２６の制御時にキャリア領域１４を通る導電チャネル）ド
レインコンタクトが実現されている。機能に関しては、図１の説明が参照される
。
【００１７】 図３に示されている変更実施形態では、キャリア領域１４の間にキャリア領域
３４が埋め込まれて配置されており、キャリア領域３４はキャリア領域１４と同
じキャリアドーピングを有している。キャリア領域３４は格子構造内に配置され
ており、これにより、キャリア領域１４の間に導電接続３６が生じる。なお、導
電接続３６はここでは輪郭が示されているだけである。埋め込まれた構造３４と
導電接続３６とによって、それ自体は公知であるＪＦＥＴ構造が形成される。Ｊ
ＦＥＴ構造はここでは領域３２の保護構造と一致する。したがって、領域３２に
おける電位の上昇は同様に制限されており、このことが、上記したショットキー
ダイオード３０の必要な阻止電圧の低下をもたらす。
【００１８】 図４〜９には、素子１０の種々のレイアウトバリエーションが概略的に平面図
で示されている。図４〜６はいわゆるストライプデザインであり、一方、図７〜
９はいわゆるセルデザインである。個々のドープ領域には図１〜３で説明した参
照番号が付されているので、配置に関してはこれの図が参照される。
【００１９】 これに関して、図４及び７は図１に対応し、図５及び８は図２に対応し、図６
及び９は図３に対応している。
【図面の簡単な説明】
【図１】 本発明によるモノリシック集積素子の概略的断面図である。
【図２】 本発明によるモノリシック集積素子の概略的断面図である。
【図３】 本発明によるモノリシック集積素子の概略的断面図である。
【図４】 本発明による半導体素子の種々のレイアウトバリエーションを示す。
【図５】 本発明による半導体素子の種々のレイアウトバリエーションを示す。
【図６】 本発明による半導体素子の種々のレイアウトバリエーションを示す。
【図７】 本発明による半導体素子の種々のレイアウトバリエーションを示す。
【図８】 本発明による半導体素子の種々のレイアウトバリエーションを示す。
【図９】 本発明による半導体素子の種々のレイアウトバリエーションを示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年３月８日（２００２．３．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 27/06 １０２Ａ 21/8234 29/78 ６５８Ａ 27/06 【要約の続き】 １つのボンディング部（２８）を有し、当該ボンディン グ部が、前記第１の領域（１２）の不純物濃度に応じ て、より濃度の高い、表面付近の別のキャリア領域（３ ２）と共に表面付近でドープされており、これによりオ ーム接触が生じ、前記少なくとも１つのショットキーダ イオード（３０）のアノード端子と接続されていること である。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 モノリシック集積半導体素子であって、 第１のキャリアドーピングの第１のキャリア領域（１２）と、当該第１のキャ
    リア領域内に相互に離して配置された、逆のキャリアドーピングを有する少なく
    とも２つの構造化された第２のキャリア領域（１４）と、当該第２のキャリア領
    域内に構造化された、前記第１のキャリアドーピングを有する第３のキャリア領
    域（１６）とを有しており、 前記第２のキャリア領域（１４）と前記第３のキャリア領域（１６）との間の
    ＰＮ接合が、ボンディング部（２０）を介して短絡しており（ソース端子）、 前記第１のキャリア領域にはコンタクト（１８）（ドレイン端子）が設けられ
    ており、 前記第２のキャリア領域（１４）は、ボンディング部（２６）により、前記第
    １のキャリア領域（１２）と前記第３のキャリア領域（１６）との間の領域で反
    転可能であり、 前記キャリア領域（１２）及び前記キャリア領域（１６）に並列に接続された
    少なくとも１つのショットキーダイオード３０を有する形式の半導体素子におい
    て、 前記第１のキャリア領域（１２）はさらに１つのボンディング部（２８）を有
    しており、当該ボンディング部は、前記第１の領域（１２）の不純物濃度に応じ
    て、より濃度の高い、表面付近の別のキャリア領域（３２）と共に表面付近でド
    ープされており、これによりオーム接触が生じ、前記少なくとも１つのショット
    キーダイオード（３０）のアノード端子と接続されている、ことを特徴とするモ
    ノリシック集積半導体素子。
  2. 【請求項２】 前記ボンディング部（２８）が、ドレイン電圧印加の際に生
    じる保護構造（３２）の領域内に配置されている、請求項１記載の半導体素子。
  3. 【請求項３】 前記保護構造（３２）が、前記ＰＮ接合（２４）に近接する
    第２キャリア領域（１４）の間隔（ａ＋ｂ＋ａ）により定められている、請求項
    １又は２に記載の半導体素子。
  4. 【請求項４】 前記半導体素子（１０）がソース側ドレインコンタクト（１
    ８）を有する、請求項１から３のいずれか１項に記載の半導体素子。
  5. 【請求項５】 前記半導体素子（１０）がチャネル側ドレインコンタクト（
    １８）を有する、請求項１から４のいずれか１項に記載の半導体素子。
  6. 【請求項６】 前記保護構造（３２）が、埋め込まれたＪＦＥＴ構造（３４
    ，４６）により画定されている、請求項１から５のいずれか１項に記載の半導体
    素子。
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