JPH11274490A - Mosfet - Google Patents
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Abstract
パワーMOSFETに並列に接続した回路の入出力端子
に大きな電圧がかからないように保護することができる
パワーMOSFETを提供する。 【解決手段】 パワーMOSFETを構成するN-型半
導体基板11に、P型ボディ層12とN+型ドレイン13との
距離より、P型ボディ層12に近いところにN+型層17を
形成し、N+型層17の上に並列回路を接続することがで
きる電極18を設ける。
Description
並列に接続した回路に、大きな電圧がかからないように
保護することができるパワーMOSFETに関する。
の時、パワーMOSの両端には電源電圧がかかる。その
ために、従来のパワーMOSに並列に接続される回路に
は電源電圧がかかるため、その並列回路も、パワーMO
Sと同じ高電圧仕様にしなければならないという問題点
があった。
圧がかからないように保護することにより、高電圧のパ
ワーMOSに、低電圧の並列回路を接続することができ
るパワーMOSを提供することを目的としている。
に、本発明のパワーMOSは、チャネルとドレインの間
に並列回路と接続できる電極を設けたものである。
33は、パワーMOS32のドレインとソースに接続するた
めに、パワーMOS32が不導通になると、電源電圧が、
パワーMOS32と並列回路33にかかる。そして、パワー
MOSの断面構造は、図5のように、N-型半導体基板1
1の表面に、P型ボディ層12を形成し、そのP型ボディ
層12にN+型ソース層13を形成している。さらに、チャ
ネル部に、SiO2等のゲート絶縁膜14を形成した後、ゲ
ート電極15を形成し、P型ボディ層12とN+型ソース層1
3に接続するようにソース電極16を形成し、N-型半導体
基板11の裏面に、N+型ドレイン層19とドレイン電極20
を形成している。従って、並列回路は、N-型半導体基
板11の裏面のドレイン電極20と、表面のソース電極16に
接続される。
縁膜14の上のゲート電極15の電圧によって、導通−不導
通になるチャネル部と、P型ボディ層12によってN-型
半導体基板11に形成される空乏層の大小により導通−不
導通になるジャンクションFET(JFET)部で構成
されている。
箇所に、外部の並列回路と接続できる電極を形成するこ
とにより、並列回路に大きな電圧がかからないように保
護するパワーMOSを作ることができる。
造を、図1により説明する。基本構造は、図6と同じで
あるので、図6と同じところは、説明を省く。N+型ソ
ース層13を形成する時に、2つのP型ボディ層12に挟ま
れたN-型半導体基板11の表面に、N+型層17を形成し、
その上に電極18を形成する。この電極18とソース電極16
に、外部の並列回路を接続する。
る。図4のジャンクションFET31は、図1の構造図の
JFET部であり、図4のN型MOS32は、図1のチャ
ネル部であり、図4のジャンクションFET31とN型M
OS32の接続箇所Tが、図1のN+型層17と電極18であ
る。
通の時は、電極18には、ドレイン電圧とほぼ同じ電圧が
かかるが、パワーMOSが不導通の時は、P型ボディ層
12によってN-型半導体基板11に形成される空乏層が大
きくなり、N+型層17がその空乏層に包まれるので、ド
レインに大きな電圧(電源電圧)がかかっても、電極18
には、N+型層17がその空乏層に包まれる時の電圧を越
える電圧はかからない。
型)の構造を、図2により説明する。図1の構造と同じ
ところは、説明を省く。N-型半導体基板11の表面に、
N+型ソース層13を形成する時に、P型ボディ層12から
離れたところにN+型ドレイン層21を形成し、P型ボデ
ィ層12とN+型ドレイン層21の間のP型ボディ層12から
少し離れたところにN+型層17を形成し、それぞれの上
に並列回路を接続する電極18とドレイン電極20を形成す
る。この電極18とソース電極16に、外部の並列回路を接
続する。
1の間で、P型ボディ層12から、P型ボディ層12とN+型
層17の距離より、少し遠く離れたところにN+型層17'を
形成し、その上に電極18'を形成する。この電極18'とソ
ース電極16に、別の外部の並列回路を接続する。
7、17'と電極18、18'は、必要に合わせて1組、あるい
は、複数組を形成することができる。
は、電極18、18'には、ドレイン電圧とほぼ同じ電圧が
かかるが、パワーMOSが不導通の時は、P型ボディ層
12によるN-型半導体基板11の空乏層に、N+型層17、1
7'が包まれるので、ドレインに大きな電圧がかかって
も、電極18には、N+型層17がその空乏層に包まれる時
の電圧を、そして、電極18'には、N+型層17'がその空
乏層に包まれる時の電圧を越える電圧はかからない。
に接続するように電極16を形成するのではなく、P型ボ
ディ層12に接続する電極と、N+型ソース層13の電極を
別々に形成して、それぞれの電極に違った電圧をかける
こともできる。
OSの構造を、図3により説明する。N-型半導体基板1
1の表面に、P型ボディ層23を形成し、そのP型ボディ
層23にN+型ソース層24を形成している。さらに、チャ
ネル部に、SiO2等のゲート絶縁膜26を、P型ボディ層
23とN+型ソース層24を貫通してN-型半導体基板11に達
するように形成した後、ゲート絶縁膜26の内に溝を形成
し、その溝を埋めるようにゲート電極28を形成し、P型
ボディ層23とN+型ソース層24に接続するようにソース
電極27を形成し、N-型半導体基板11の裏面に、N+型ド
レイン層19とドレイン電極20を形成する。そして、N+
型ソース層24を形成する時に、2つのP型ボディ層23に
挟まれたN-型半導体基板11の表面に、N+型層25を形成
し、その上に電極29を形成する。この電極29とソース電
極27に、外部の並列回路を接続する。
ャネル部とは反対側でP型ボディ層23から離れたN-型
半導体基板11の表面に形成しているが、図1の実施例と
同様に、パワーMOSが導通の時は、電極29には、ドレ
イン電圧とほぼ同じ電圧がかかるが、パワーMOSが不
導通の時は、P型ボディ層23によってN-型半導体基板1
1に形成される空乏層に、N+型層25が包まれるので、ド
レインに大きな電圧がかかっても、電極29には、N+型
層25がその空乏層に包まれる時の電圧を越える電圧はか
からない。
MOSにおける電圧降下がある値を越すと、パワーMO
Sのゲート電圧を下げる保護回路を並列回路として接続
し、パワーMOSのゲートにも接続して、パワーMOS
を保護することもできる。
電極18、18'、29と繋がったN+型層17、17'、25は、N-
型半導体基板11の表面部に形成しているが、P型層12、
23の下部に埋め込み構造としてN-型半導体基板11に形
成することもできる。
GBT)においても、並列回路を接続するための電極を
設けて、本発明の実施例を構成することができる。
ているので、以下に記載されるような効果を奏する。
より、低電圧の回路、また、素子を使用することがで
き、並列回路の設計の自由度が大きくなる。
む場合、チップ上の設計の自由度が非常に大きくなる。
並列回路を接続する電極18を形成するセルの数を、用途
に合わせて調整することにより、チップ面積をほとんど
大きくすることなく、パワーMOSを生産できる。
ることにより、並列回路にかかる電圧を調整することが
できる。
複数のN+型層17、17'を形成することにより、電圧仕様
が違う並列回路を複数接続することができる。
である。
である。
構造図である。
る。
Claims (10)
- 【請求項1】 P型ボディ層(12、23)とソース層(1
3、24)とチャネル部とドレイン層(19、21)を形成し
たN-型半導体基板(11)に、前記P型ボディ層(12、2
3)と前記ドレイン層(19、21)との距離より、前記P
型ボディ層(12、23)に近いところに外部と接続するこ
とができるN+型層(17、17'、25)と電極(18、18'、2
9)を設けた構造のMOSFET。 - 【請求項2】 チャネル部とドレイン層(19、21)の間
で、P型ボディ層(12)から離れたところにN+型層(1
7、17')と電極(18、18')を設けた構造の請求項1記
載のMOSFET。 - 【請求項3】 P型ボディ層(12)からの距離が異なる
複数のN+型層(17、17')と電極(18、18')を設けた
構造の請求項1記載のMOSFET。 - 【請求項4】 P型ボディ層(23)のチャネル部とは反
対側で、P型ボディ層(23)から離れたところにN+型
層(25)と電極(29)を設けた構造のMOSFET。 - 【請求項5】 複数のP型ボディ層(12、23)の間にN
+型層(17、25)と電極(18、29)を設けた構造の請求
項1記載のMOSFET。 - 【請求項6】 N-型半導体基板(11)の表面部に形成
されたP型ボディ層(12)と、前記P型ボディ層(12)
の表面部にチャネル部が設定されるようにして形成され
たN+型ソース層(13)と、前記N-型半導体基板(11)
の表面部の2個の前記P型ボディ層(12)の間に形成さ
れたN+型層(17)と、前記チャネル部に対応する前記
P型ボディ層(12)の表面に、ゲート絶縁膜(14)を介
して形成されたゲート電極(15)と、前記ボディ層(1
2)の表面およびソース層(13)の表面それぞれに結合
されるように形成されたソース電極(16)と、前記N+
型層(17)の表面に結合されるように形成されたソース
電極(18)と、前記N-型半導体基板(11)の裏面部に
形成されたN+型ドレイン層(19)を介して形成された
ドレイン電極(20)を有する請求項2、5記載のMOS
FET。 - 【請求項7】 N-型半導体基板(11)の表面部に形成
されたP型ボディ層(12)と、前記P型ボディ層(12)
の表面部にチャネル部が設定されるようにして形成され
たN+型ソース層(13)と、前記N-型半導体基板(11)
の表面部に形成されたN+型ドレイン層(21)と、前記
N-型半導体基板(11)の表面部の前記P型ボディ層(1
2)と前記N+型ドレイン層(21)との間に形成された複
数のN+型層(17、17')と、前記チャネル部に対応する
前記ボディ層(12)の表面に、ゲート絶縁膜(14)を介
して形成されたゲート電極(15)と、前記ボディ層(1
2)の表面およびソース層(13)の表面それぞれに結合
されるように形成されたソース電極(16)と、前記N+
型ドレイン層(21)の表面に結合されるように形成され
たドレイン電極(22)と、前記N+型層(17、17')の表
面に結合されるように形成されたソース電極(18、1
8')を有する請求項2、3記載のMOSFET。 - 【請求項8】 N-型半導体基板(11)の表面部に形成
されたP型ボディ層(23)と、前記P型ボディ層(23)
の表面部に形成されたN+型ソース層(24)と、前記N-
型半導体基板(11)の表面部の2個の前記P型ボディ層
(23)の間に形成されたN+型層(25)と、チャネル部
が設定されるように前記ボディ層(23)と前記N+型ソ
ース層(24)を貫通して形成されたゲート絶縁膜(26)
の内の溝に形成されたゲート電極(26)と、前記ボディ
層(23)の表面およびソース層(24)の表面それぞれに
結合されるように形成されたソース電極(27)と、前記
N+型層(25)の表面に結合されるように形成されたソ
ース電極(29)と、前記N-型半導体基板(11)の裏面
部に形成されたN+型ドレイン層(19)を介して形成さ
れたドレイン電極(20)を有する請求項4、5記載のM
OSFET。 - 【請求項9】 ジャンクションFET(31)のソースと
MOS(32)のドレインを接続し、前記ジャンクション
FET(31)のゲートを前記MOS(32)のソースに接
続し、並列回路(33)の一方の端子を前記ジャンクショ
ンFET(31)のソースと前記MOS(32)のドレイン
の接続箇所(T)に接続し、他方の端子を前記MOS
(32)のソースに接続し、前記ジャンクションFET
(31)のドレインをプラス、前記MOS(32)のソース
をマイナスとし、前記MOS(32)のゲートを制御電圧
に接続する回路。 - 【請求項10】 並列回路の第3の端子をMOS(32)
のゲートに接続した請求項9記載の回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10089314A JPH11274490A (ja) | 1998-03-18 | 1998-03-18 | Mosfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10089314A JPH11274490A (ja) | 1998-03-18 | 1998-03-18 | Mosfet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11274490A true JPH11274490A (ja) | 1999-10-08 |
Family
ID=13967215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10089314A Pending JPH11274490A (ja) | 1998-03-18 | 1998-03-18 | Mosfet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11274490A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003526923A (ja) * | 2000-02-24 | 2003-09-09 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | モノリシック集積半導体素子 |
WO2015111218A1 (ja) * | 2014-01-27 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-03-18 JP JP10089314A patent/JPH11274490A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003526923A (ja) * | 2000-02-24 | 2003-09-09 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | モノリシック集積半導体素子 |
WO2015111218A1 (ja) * | 2014-01-27 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JPWO2015111218A1 (ja) * | 2014-01-27 | 2017-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9806147B2 (en) | 2014-01-27 | 2017-10-31 | Renesas Electronics Corporation | Semiconductor device |
US10249708B2 (en) | 2014-01-27 | 2019-04-02 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
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A521 | Written amendment |
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