JPH11135734A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11135734A JPH11135734A JP31592697A JP31592697A JPH11135734A JP H11135734 A JPH11135734 A JP H11135734A JP 31592697 A JP31592697 A JP 31592697A JP 31592697 A JP31592697 A JP 31592697A JP H11135734 A JPH11135734 A JP H11135734A
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- impurity
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ダイオードのアバランシェブレークを伴わな
いＥＳＤにおける静電破壊を有効に防止できる半導体装
置の提供。 【解決手段】 ドレイン領域２２のコンタクト３２の辺
５０とウェルタップ領域１４のコンタクト１６の辺１７
との距離をＬ１、コンタクト３２の辺５４とコンタクト
１８の辺１９との距離をＬ２とした場合に、Ｌ２≧Ｌ１
にする。これにより、ドレイン領域２２とｐ型ウェル１
２で構成されるダイオードのアバランシェブレークを伴
わないＥＳＤでの静電破壊を有効に防止できる。入出力
バッファに適用する場合には、入力バッファの前段の拡
散抵抗において同様の関係を成り立たせる。ラテラルバ
イポーラ型保護回路にも適用可能である。
いＥＳＤにおける静電破壊を有効に防止できる半導体装
置の提供。 【解決手段】 ドレイン領域２２のコンタクト３２の辺
５０とウェルタップ領域１４のコンタクト１６の辺１７
との距離をＬ１、コンタクト３２の辺５４とコンタクト
１８の辺１９との距離をＬ２とした場合に、Ｌ２≧Ｌ１
にする。これにより、ドレイン領域２２とｐ型ウェル１
２で構成されるダイオードのアバランシェブレークを伴
わないＥＳＤでの静電破壊を有効に防止できる。入出力
バッファに適用する場合には、入力バッファの前段の拡
散抵抗において同様の関係を成り立たせる。ラテラルバ
イポーラ型保護回路にも適用可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気等のサージから回路を保護する構造に関す
る。
特に静電気等のサージから回路を保護する構造に関す
る。
【０００２】
【背景技術及び発明が解決しようとする課題】半導体装
置においては、静電気などのサージにより内部回路等が
静電破壊されないように、ＥＳＤ性能を高める必要があ
る。このようなＥＳＤ性能の向上に関する従来技術とし
ては、例えば特開平２−２１０８３８号公報、特開平４
−９３０３６号公報などに開示される技術が知られてい
る。
置においては、静電気などのサージにより内部回路等が
静電破壊されないように、ＥＳＤ性能を高める必要があ
る。このようなＥＳＤ性能の向上に関する従来技術とし
ては、例えば特開平２−２１０８３８号公報、特開平４
−９３０３６号公報などに開示される技術が知られてい
る。
【０００３】例えば特開平２−２１０８３８号公報に開
示される従来技術では、ソース領域の角部に凹部を設
け、この凹部の、ゲート電極に平行な辺の長さを長くす
ることでＥＳＤ性能を向上させている。また特開平４−
９４０３６号公報に開示される従来技術では、ソース領
域のコンタクトとドレイン領域のコンタクトとを、ゲー
ト電極に対して互いに線対称にならないように配置する
ことでＥＳＤ性能を向上させている。
示される従来技術では、ソース領域の角部に凹部を設
け、この凹部の、ゲート電極に平行な辺の長さを長くす
ることでＥＳＤ性能を向上させている。また特開平４−
９４０３６号公報に開示される従来技術では、ソース領
域のコンタクトとドレイン領域のコンタクトとを、ゲー
ト電極に対して互いに線対称にならないように配置する
ことでＥＳＤ性能を向上させている。
【０００４】しかしながら、これまでの従来技術では、
ドレイン領域とウェルとで構成されるダイオードのアバ
ランシェブレークを伴うＥＳＤでの静電破壊については
考慮されていたが、アバランシェブレークを伴わないＥ
ＳＤでの静電破壊については考慮されていなかった。
ドレイン領域とウェルとで構成されるダイオードのアバ
ランシェブレークを伴うＥＳＤでの静電破壊については
考慮されていたが、アバランシェブレークを伴わないＥ
ＳＤでの静電破壊については考慮されていなかった。
【０００５】本発明は、以上のような課題を解決するた
めになされたものであり、その目的とするところは、ダ
イオードのアバランシェブレークを伴わないＥＳＤにお
ける静電破壊を有効に防止できる半導体装置を提供する
ことにある。
めになされたものであり、その目的とするところは、ダ
イオードのアバランシェブレークを伴わないＥＳＤにお
ける静電破壊を有効に防止できる半導体装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体装置は、第１導電型の第１領域に
形成され、電源電位が与えられる略方形状の第２導電型
の第１不純物領域と、前記第１不純物領域の隣に所与の
間隔だけ離して形成される略方形状の第２導電型の第２
不純物領域と、前記第２不純物領域と配線層とを接続す
る第１コンタクトと、前記第１領域に少なくとも一部が
重なり合うように形成され、前記電源電位が与えられる
第１導電型の第４不純物領域とを含み、前記第１コンタ
クトの前記第１不純物領域側の一辺と、前記第４不純物
領域において該一辺側に形成される第２コンタクトの一
辺との間の距離をＬ１、前記第１コンタクトの他辺と、
前記第４不純物領域において該他辺側に形成される第３
コンタクトとの距離をＬ２とした場合に、Ｌ２≧Ｌ１で
あることを特徴とする。
に本発明に係る半導体装置は、第１導電型の第１領域に
形成され、電源電位が与えられる略方形状の第２導電型
の第１不純物領域と、前記第１不純物領域の隣に所与の
間隔だけ離して形成される略方形状の第２導電型の第２
不純物領域と、前記第２不純物領域と配線層とを接続す
る第１コンタクトと、前記第１領域に少なくとも一部が
重なり合うように形成され、前記電源電位が与えられる
第１導電型の第４不純物領域とを含み、前記第１コンタ
クトの前記第１不純物領域側の一辺と、前記第４不純物
領域において該一辺側に形成される第２コンタクトの一
辺との間の距離をＬ１、前記第１コンタクトの他辺と、
前記第４不純物領域において該他辺側に形成される第３
コンタクトとの距離をＬ２とした場合に、Ｌ２≧Ｌ１で
あることを特徴とする。
【０００７】例えば静電気などのサージにより、第２不
純物領域と第１領域とにより構成されるダイオードに順
方向の大電流が流れる場合を考える。このような場合
に、本発明によれば、Ｌ２≧Ｌ１であるため、静電気な
どのサージによる電流の大部分を、第２不純物領域の一
辺側（第１不純物領域側）に形成されるダイオードを介
して放電することが可能となる。これにより、第２不純
物領域の他辺側に形成されるダイオードに大電流が流れ
るのを防止できる。この結果、ダイオードのアバランシ
ェブレークを伴わないＥＳＤにおける静電破壊を有効に
防止できるようになる。
純物領域と第１領域とにより構成されるダイオードに順
方向の大電流が流れる場合を考える。このような場合
に、本発明によれば、Ｌ２≧Ｌ１であるため、静電気な
どのサージによる電流の大部分を、第２不純物領域の一
辺側（第１不純物領域側）に形成されるダイオードを介
して放電することが可能となる。これにより、第２不純
物領域の他辺側に形成されるダイオードに大電流が流れ
るのを防止できる。この結果、ダイオードのアバランシ
ェブレークを伴わないＥＳＤにおける静電破壊を有効に
防止できるようになる。
【０００８】また本発明は、第１導電型の第２領域に形
成される略方形状の第２導電型の第３不純物領域と、前
記第３不純物領域と前記配線層とを接続する第４コンタ
クトと、前記第２領域に少なくとも一部が重なり合うよ
うに形成され、前記電源電位が与えられる第１導電型の
第５不純物領域とを含み、前記第４コンタクトの一辺
と、前記第５不純物領域に形成される第５コンタクトの
一辺との間の距離をＬ３とした場合に、Ｌ３≧Ｌ１であ
ることを特徴とする。このようにすることで、静電気な
どのサージによる電流の大部分を、第２不純物領域の一
辺側に形成されるダイオードに流すことができ、第３不
純物領域と第２領域とで構成されるダイオードに大電流
が流れるのを防止できる。これによりＥＳＤ性能の更な
る向上を図れる。
成される略方形状の第２導電型の第３不純物領域と、前
記第３不純物領域と前記配線層とを接続する第４コンタ
クトと、前記第２領域に少なくとも一部が重なり合うよ
うに形成され、前記電源電位が与えられる第１導電型の
第５不純物領域とを含み、前記第４コンタクトの一辺
と、前記第５不純物領域に形成される第５コンタクトの
一辺との間の距離をＬ３とした場合に、Ｌ３≧Ｌ１であ
ることを特徴とする。このようにすることで、静電気な
どのサージによる電流の大部分を、第２不純物領域の一
辺側に形成されるダイオードに流すことができ、第３不
純物領域と第２領域とで構成されるダイオードに大電流
が流れるのを防止できる。これによりＥＳＤ性能の更な
る向上を図れる。
【０００９】なお本発明では、前記第１、第２不純物領
域が、各々、パッドに接続される出力バッファのソース
領域、ドレイン領域であることが望ましい。また前記第
１、第２不純物領域が、各々、ラテラルバイポーラ型の
保護回路のエミッタ領域、コレクタ領域であってもよ
い。
域が、各々、パッドに接続される出力バッファのソース
領域、ドレイン領域であることが望ましい。また前記第
１、第２不純物領域が、各々、ラテラルバイポーラ型の
保護回路のエミッタ領域、コレクタ領域であってもよ
い。
【００１０】
【発明の実施の形態】以下、本発明の良好な実施形態に
ついて説明する。なお以下では、第１導電型をｐ型と
し、第２導電型をｎ型として説明する。またＭＯＳ型ト
ランジスタへの適用例について主に説明する。しかしな
がら、本発明は、第１導電型がｎ型であり、第２導電型
がｐ型である場合にも適用できる。またＭＯＳ型トラン
ジスタ以外にも、ＭＩＳ型トランジスタなどの種々のト
ランジスタに適用できる。更にトランジスタ以外にも、
ラテラルバイポーラ等にも適用できる。
ついて説明する。なお以下では、第１導電型をｐ型と
し、第２導電型をｎ型として説明する。またＭＯＳ型ト
ランジスタへの適用例について主に説明する。しかしな
がら、本発明は、第１導電型がｎ型であり、第２導電型
がｐ型である場合にも適用できる。またＭＯＳ型トラン
ジスタ以外にも、ＭＩＳ型トランジスタなどの種々のト
ランジスタに適用できる。更にトランジスタ以外にも、
ラテラルバイポーラ等にも適用できる。
【００１１】１．本実施形態の構成及び効果 図１（Ａ）に、本実施形態の平面図の一例を示す。また
図１（Ｂ）に、図１（Ａ）におけるＡ１−Ａ２線の断面
概念図を示す。
図１（Ｂ）に、図１（Ａ）におけるＡ１−Ａ２線の断面
概念図を示す。
【００１２】図１（Ａ）、（Ｂ）において、ｎ型の半導
体基板１０にはｐ型ウェル１２（第１領域）が形成され
る。このｐ型ウェル１２は、拡散、イオン注入等の製造
プロセスを用いて形成されたｐ型のウェルタップ領域１
４（第４不純物領域）やコンタクト１６、１８等を介し
て、接地電位ＧＮＤ（下側電源電位）に接続される。な
おウェルタップ領域１４は、少なくともその一部がｐ型
ウェル１２に重なり合うように形成されていればよい。
体基板１０にはｐ型ウェル１２（第１領域）が形成され
る。このｐ型ウェル１２は、拡散、イオン注入等の製造
プロセスを用いて形成されたｐ型のウェルタップ領域１
４（第４不純物領域）やコンタクト１６、１８等を介し
て、接地電位ＧＮＤ（下側電源電位）に接続される。な
おウェルタップ領域１４は、少なくともその一部がｐ型
ウェル１２に重なり合うように形成されていればよい。
【００１３】ｎ型のソース領域２０、２１（第１不純物
領域）は、拡散、イオン注入等の製造プロセスを用いて
ｐ型ウェル１２に形成される。このソース領域２０、２
１は、コンタクト３４、３５等を介してＧＮＤに接続さ
れる。
領域）は、拡散、イオン注入等の製造プロセスを用いて
ｐ型ウェル１２に形成される。このソース領域２０、２
１は、コンタクト３４、３５等を介してＧＮＤに接続さ
れる。
【００１４】ドレイン領域２２（第２不純物領域）は、
ソース領域２０、２１の隣に所与の間隔だけ離して形成
される。即ちドレイン領域２２は、ゲート電極２４、２
５を挟んでソース領域２０、２１の隣に形成される。そ
してドレイン領域２２は、図１（Ｂ）に示すように、コ
ンタクト３２（第１コンタクト）等を介して配線層４０
に接続され、配線層４０はパッド４２に接続される。
ソース領域２０、２１の隣に所与の間隔だけ離して形成
される。即ちドレイン領域２２は、ゲート電極２４、２
５を挟んでソース領域２０、２１の隣に形成される。そ
してドレイン領域２２は、図１（Ｂ）に示すように、コ
ンタクト３２（第１コンタクト）等を介して配線層４０
に接続され、配線層４０はパッド４２に接続される。
【００１５】ソース領域２０、２１、ドレイン領域２２
及びゲート電極２４、２５から成るトランジスタにより
出力バッファが構成される。そしてこの出力バッファ
は、出力バッファ自身及びこれに接続される内部回路の
保護回路として機能する。
及びゲート電極２４、２５から成るトランジスタにより
出力バッファが構成される。そしてこの出力バッファ
は、出力バッファ自身及びこれに接続される内部回路の
保護回路として機能する。
【００１６】さて、これまでの従来技術では、ｎ型のド
レイン領域２２とｐ型ウェル１２により構成されるダイ
オードのアバランシェブレークを伴うＥＳＤに対処する
ために種々の対策を施していた。この場合には、図２
（Ａ）に示すように、ＧＮＤを基準として正極性のサー
ジが出力バッファ（端子ＯＵＴ）のドレイン領域２２に
印加されることになる。
レイン領域２２とｐ型ウェル１２により構成されるダイ
オードのアバランシェブレークを伴うＥＳＤに対処する
ために種々の対策を施していた。この場合には、図２
（Ａ）に示すように、ＧＮＤを基準として正極性のサー
ジが出力バッファ（端子ＯＵＴ）のドレイン領域２２に
印加されることになる。
【００１７】一方、図２（Ｂ）では、ＧＮＤを基準とし
て負極性のサージが出力バッファのドレイン領域２２に
印加される。このような負極性のサージの印加は、ダイ
オードのアバランシェブレークを伴わないＥＳＤとな
る。即ちダイオードには順方向に電流が流れる。
て負極性のサージが出力バッファのドレイン領域２２に
印加される。このような負極性のサージの印加は、ダイ
オードのアバランシェブレークを伴わないＥＳＤとな
る。即ちダイオードには順方向に電流が流れる。
【００１８】なおｐ型のトランジスタの場合には、ＶＤ
Ｄを基準とした負極性のサージの印加がアバランシェブ
レークを伴うＥＳＤとなり、ＶＤＤを基準とした正極性
のサージの印加がアバランシェブレークを伴わないＥＳ
Ｄとなる。
Ｄを基準とした負極性のサージの印加がアバランシェブ
レークを伴うＥＳＤとなり、ＶＤＤを基準とした正極性
のサージの印加がアバランシェブレークを伴わないＥＳ
Ｄとなる。
【００１９】図２（Ｂ）に示すようなアバランシェブレ
ークを伴わないＥＳＤによる静電破壊については、これ
まであまり考慮が払われていなかった。しかしながら、
素子寸法の微細化に伴い、アバランシェブレークを伴う
ＥＳＤでは静電破壊しなかった出力バッファが、アバラ
ンシェブレークを伴わないＥＳＤにおいて静電破壊する
場合があることが判明した。
ークを伴わないＥＳＤによる静電破壊については、これ
まであまり考慮が払われていなかった。しかしながら、
素子寸法の微細化に伴い、アバランシェブレークを伴う
ＥＳＤでは静電破壊しなかった出力バッファが、アバラ
ンシェブレークを伴わないＥＳＤにおいて静電破壊する
場合があることが判明した。
【００２０】このような事態を防止するために本実施形
態では、図１（Ａ）に示すようにＬ２をＬ１以上として
いる。ここでＬ１は、コンタクト３２（第１コンタク
ト）のソース領域２０側の辺５０と、ウェルタップ領域
１４において辺５０側に形成されるコンタクト１６（第
２コンタクト）の辺１７との間の距離に相当する。また
Ｌ２は、コンタクト３２の辺５４と、ウェルタップ領域
１４において辺５４側に形成されるコンタクト１８（第
３コンタクト）の辺１９との間の距離に相当する。なお
コンタクト３２は、ドレイン領域２２に形成されるもの
であり、ゲート電極幅方向において最もウェルタップ領
域１４寄りに形成されるものである。
態では、図１（Ａ）に示すようにＬ２をＬ１以上として
いる。ここでＬ１は、コンタクト３２（第１コンタク
ト）のソース領域２０側の辺５０と、ウェルタップ領域
１４において辺５０側に形成されるコンタクト１６（第
２コンタクト）の辺１７との間の距離に相当する。また
Ｌ２は、コンタクト３２の辺５４と、ウェルタップ領域
１４において辺５４側に形成されるコンタクト１８（第
３コンタクト）の辺１９との間の距離に相当する。なお
コンタクト３２は、ドレイン領域２２に形成されるもの
であり、ゲート電極幅方向において最もウェルタップ領
域１４寄りに形成されるものである。
【００２１】このようにＬ２≧Ｌ１とすることで、負極
性のサージ９０による順方向放電電流のほとんどを図１
（Ｂ）の経路Ｅ１で放電でき、経路Ｅ２に大電流が流れ
るの防止できる。即ち負極性のサージ９０による順方向
放電電流を、ダイオードＤ１を用いて流すことができ
る。これにより、ドレイン領域２２と素子分離膜３８の
境界付近に形成されるダイオードＤ３に順方向の大電流
が流れるのを防止できる。この結果、図１（Ｂ）のＥ３
に示す部分での静電破壊を防止できる。
性のサージ９０による順方向放電電流のほとんどを図１
（Ｂ）の経路Ｅ１で放電でき、経路Ｅ２に大電流が流れ
るの防止できる。即ち負極性のサージ９０による順方向
放電電流を、ダイオードＤ１を用いて流すことができ
る。これにより、ドレイン領域２２と素子分離膜３８の
境界付近に形成されるダイオードＤ３に順方向の大電流
が流れるのを防止できる。この結果、図１（Ｂ）のＥ３
に示す部分での静電破壊を防止できる。
【００２２】経路Ｅ１で放電することでＥＳＤ性能を向
上できるのは以下の理由による。即ち図３に示すよう
に、出力バッファを構成するトランジスタの幅Ｗは一般
的に大きく、ドレイン領域２２の幅ＷＤは小さい。一般
的な出力バッファでは、Ｗは例えば２００〜３００μｍ
程度であり、ＷＤは例えば１０μｍ程度である。従っ
て、図３のＦ１、Ｆ２、Ｆ３に示すように、ソース領域
２０、２１側の方が、素子分離膜３８側よりも電流の通
過面積が大きい。そして本実施形態によれば、Ｌ２≧Ｌ
１となるため、電流通過面積の大きいソース領域２０、
２１側に、大部分の電流を流すことが可能となる。この
結果、電流の集中を防止できＥＳＤ性能を向上できる。
上できるのは以下の理由による。即ち図３に示すよう
に、出力バッファを構成するトランジスタの幅Ｗは一般
的に大きく、ドレイン領域２２の幅ＷＤは小さい。一般
的な出力バッファでは、Ｗは例えば２００〜３００μｍ
程度であり、ＷＤは例えば１０μｍ程度である。従っ
て、図３のＦ１、Ｆ２、Ｆ３に示すように、ソース領域
２０、２１側の方が、素子分離膜３８側よりも電流の通
過面積が大きい。そして本実施形態によれば、Ｌ２≧Ｌ
１となるため、電流通過面積の大きいソース領域２０、
２１側に、大部分の電流を流すことが可能となる。この
結果、電流の集中を防止できＥＳＤ性能を向上できる。
【００２３】これまでは、出力バッファのレイアウト面
積を最小限にするために、図１（Ａ）に示す距離ＬＴを
デザインルールで許される最小距離にするのが一般的で
あった。そして距離ＬＴを最小距離にすると、通常、Ｌ
２はＬ１よりも小さくなってしまう。
積を最小限にするために、図１（Ａ）に示す距離ＬＴを
デザインルールで許される最小距離にするのが一般的で
あった。そして距離ＬＴを最小距離にすると、通常、Ｌ
２はＬ１よりも小さくなってしまう。
【００２４】本実施形態は、このような、本実施形態を
構成する事の妨げとなる事情にあえて反して、Ｌ２≧Ｌ
１とした点に大きな特徴がある。即ちＬ２≧Ｌ１とする
と、図１（Ａ）のＦ４に示す部分が無駄なスペースとな
り、出力バッファのレイアウト面積が大きくなる。本実
施形態は、このようなレイアウト面積の増加をある程度
犠牲にし、ＥＳＤ性能の向上を優先してＬ２≧Ｌ１とし
ている。
構成する事の妨げとなる事情にあえて反して、Ｌ２≧Ｌ
１とした点に大きな特徴がある。即ちＬ２≧Ｌ１とする
と、図１（Ａ）のＦ４に示す部分が無駄なスペースとな
り、出力バッファのレイアウト面積が大きくなる。本実
施形態は、このようなレイアウト面積の増加をある程度
犠牲にし、ＥＳＤ性能の向上を優先してＬ２≧Ｌ１とし
ている。
【００２５】なお図１（Ｂ）のＥ１の経路で電流を放電
しＥ２の経路に大電流を流さないようにするためには、
図１（Ｂ）の寄生抵抗Ｒ２をＲ１以上とすることが肝要
である。ここでＲ１は、コンタクト３２と、ウェルタッ
プ領域１４のコンタクト１６との間の寄生抵抗に相当す
る。またＲ２は、コンタクト３２と、ウェルタップ領域
１４のコンタクト１８との間の寄生抵抗に相当する。そ
してＲ２≧Ｒ１が成り立つならば、Ｌ２をＬ１よりも若
干小さくすることも可能である。
しＥ２の経路に大電流を流さないようにするためには、
図１（Ｂ）の寄生抵抗Ｒ２をＲ１以上とすることが肝要
である。ここでＲ１は、コンタクト３２と、ウェルタッ
プ領域１４のコンタクト１６との間の寄生抵抗に相当す
る。またＲ２は、コンタクト３２と、ウェルタップ領域
１４のコンタクト１８との間の寄生抵抗に相当する。そ
してＲ２≧Ｒ１が成り立つならば、Ｌ２をＬ１よりも若
干小さくすることも可能である。
【００２６】また本実施形態は、図４に示すように、エ
ミッタ領域２２０、２２１（第１不純物領域）、コレク
タ領域２２２（第２不純物領域）、ベース領域２２４、
２２５から構成されるラテラルバイポーラ型の保護回路
にも適用できる。即ちこの場合には、コンタクト２３２
の辺２５０と、ウェルタップ領域２１４のコンタクト２
１６の辺２１７との間の距離Ｌ１よりも、コンタクト２
３２の辺２５４と、ウェルタップ領域２１４のコンタク
ト２１８の辺２１９との間の距離Ｌ２を長くする。
ミッタ領域２２０、２２１（第１不純物領域）、コレク
タ領域２２２（第２不純物領域）、ベース領域２２４、
２２５から構成されるラテラルバイポーラ型の保護回路
にも適用できる。即ちこの場合には、コンタクト２３２
の辺２５０と、ウェルタップ領域２１４のコンタクト２
１６の辺２１７との間の距離Ｌ１よりも、コンタクト２
３２の辺２５４と、ウェルタップ領域２１４のコンタク
ト２１８の辺２１９との間の距離Ｌ２を長くする。
【００２７】２．パッドに接続される他の素子の保護 以上では、出力バッファのＥＳＤ対策について主に説明
した。
した。
【００２８】しかしながら、例えば図５に示すような出
力バッファ６２、入力バッファ６４を有する入出力バッ
ファ６０では、パッド４２からのサージ９０が、配線４
０を介してダイオードＤ４、Ｄ５にも印加される。これ
らのダイオードＤ４、Ｄ５は、入力バッファ６４のゲー
ト電極を保護するための保護抵抗（拡散抵抗）ＲＰの前
段に寄生的に形成されるものである。そして、図１
（Ａ）のドレイン領域２２にＥＳＤ対策を施したよう
に、このダイオードにもＥＳＤ対策を施す必要がある。
力バッファ６２、入力バッファ６４を有する入出力バッ
ファ６０では、パッド４２からのサージ９０が、配線４
０を介してダイオードＤ４、Ｄ５にも印加される。これ
らのダイオードＤ４、Ｄ５は、入力バッファ６４のゲー
ト電極を保護するための保護抵抗（拡散抵抗）ＲＰの前
段に寄生的に形成されるものである。そして、図１
（Ａ）のドレイン領域２２にＥＳＤ対策を施したよう
に、このダイオードにもＥＳＤ対策を施す必要がある。
【００２９】図６に、ＧＮＤ側に設けられるダイオード
Ｄ５の平面図の一例を示す。また図７に、図６における
Ａ３−Ａ４線の断面概念図を示す。
Ｄ５の平面図の一例を示す。また図７に、図６における
Ａ３−Ａ４線の断面概念図を示す。
【００３０】ここでダイオードＤ５のカソード領域７０
（第３不純物領域）は、拡散、イオン注入等の製造プロ
セスを用いてｐ型ウェル６８（第２領域）に形成され
る。なおｐ型ウェル６８は、出力バッファ６２が形成さ
れるｐ型ウェル１２（第１領域）と同じものにしてもよ
い。
（第３不純物領域）は、拡散、イオン注入等の製造プロ
セスを用いてｐ型ウェル６８（第２領域）に形成され
る。なおｐ型ウェル６８は、出力バッファ６２が形成さ
れるｐ型ウェル１２（第１領域）と同じものにしてもよ
い。
【００３１】カソード領域７０は、コンタクト７４（第
４コンタクト）を介して配線層４０に接続される。また
カソード領域７０の周りにはウェルタップ領域８０（第
５不純物領域）が設けられている。そしてウェルタップ
領域８０は、コンタクト７６、７８（第５コンタクト）
等を介してＧＮＤに接続される。
４コンタクト）を介して配線層４０に接続される。また
カソード領域７０の周りにはウェルタップ領域８０（第
５不純物領域）が設けられている。そしてウェルタップ
領域８０は、コンタクト７６、７８（第５コンタクト）
等を介してＧＮＤに接続される。
【００３２】本実施形態では、ダイオードＤ５を保護す
るために、図６に示すようにＬ３をＬ１以上にしてい
る。ここでＬ３は、コンタクト７４（第４コンタクト）
の辺８２や８３と、ウェルタップ領域８０のコンタクト
７６、７８（第５コンタクト）の辺７７や７９との間の
距離に相当する。
るために、図６に示すようにＬ３をＬ１以上にしてい
る。ここでＬ３は、コンタクト７４（第４コンタクト）
の辺８２や８３と、ウェルタップ領域８０のコンタクト
７６、７８（第５コンタクト）の辺７７や７９との間の
距離に相当する。
【００３３】このようにＬ３≧Ｌ１とすることで、負極
性のサージ９０による順方向放電電流のほとんどを出力
バッファ６２のソース領域２０、２１を介して放電で
き、図７の経路Ｅ４に大電流が流れるの防止できる。即
ち放電電流のほとんどを、図１（Ｂ）のダイオードＤ１
を用いて経路Ｅ１で流すことができる。これにより図７
のダイオードＤ５に大きな順方向電流が流れるのを防止
できる。この結果、図７のＥ５に示す部分での静電破壊
を防止できるようになる。
性のサージ９０による順方向放電電流のほとんどを出力
バッファ６２のソース領域２０、２１を介して放電で
き、図７の経路Ｅ４に大電流が流れるの防止できる。即
ち放電電流のほとんどを、図１（Ｂ）のダイオードＤ１
を用いて経路Ｅ１で流すことができる。これにより図７
のダイオードＤ５に大きな順方向電流が流れるのを防止
できる。この結果、図７のＥ５に示す部分での静電破壊
を防止できるようになる。
【００３４】なお図６では入力バッファのダイオードＤ
５においてＬ３≧Ｌ１の関係を成り立たせている。しか
しながらこれに限らず、出力バッファ６２（あるいはラ
テラルバイポーラ型保護回路）に対して電気的に並列に
接続される種々の素子において、Ｌ３≧Ｌ１の関係を成
り立たせることが望ましい。このような素子としては、
例えばプルアップ用のトランジスタやアナログ出力バッ
ファなどを考えることができる。
５においてＬ３≧Ｌ１の関係を成り立たせている。しか
しながらこれに限らず、出力バッファ６２（あるいはラ
テラルバイポーラ型保護回路）に対して電気的に並列に
接続される種々の素子において、Ｌ３≧Ｌ１の関係を成
り立たせることが望ましい。このような素子としては、
例えばプルアップ用のトランジスタやアナログ出力バッ
ファなどを考えることができる。
【００３５】また図１（Ｂ）のＥ１の経路で電流を放電
し、図７のＥ４の経路に大電流を流さないようにするた
めには、図７の寄生抵抗Ｒ３を図１（Ｂ）の寄生抵抗Ｒ
１以上とすることが肝要である。ここでＲ３は、図６の
コンタクト７４と、ウェルタップ領域８０のコンタクト
７６や７８との間の寄生抵抗に相当する。そしてＲ３≧
Ｒ１が成り立つならば、Ｌ３をＬ１よりも若干小さくす
ることも可能である。
し、図７のＥ４の経路に大電流を流さないようにするた
めには、図７の寄生抵抗Ｒ３を図１（Ｂ）の寄生抵抗Ｒ
１以上とすることが肝要である。ここでＲ３は、図６の
コンタクト７４と、ウェルタップ領域８０のコンタクト
７６や７８との間の寄生抵抗に相当する。そしてＲ３≧
Ｒ１が成り立つならば、Ｌ３をＬ１よりも若干小さくす
ることも可能である。
【００３６】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
【００３７】例えば本発明は、出力バッファや入出力バ
ッファ以外にも種々の素子に適用できる。またｎ型トラ
ンジスタのみならずｐ型トランジスタにも適用できる。
ッファ以外にも種々の素子に適用できる。またｎ型トラ
ンジスタのみならずｐ型トランジスタにも適用できる。
【００３８】またドレイン領域、ソース領域、ゲート電
極、ウェルタップ領域などのレイアウトも、本実施形態
で説明したものに限られるものではなく、種々の変形実
施が可能である。
極、ウェルタップ領域などのレイアウトも、本実施形態
で説明したものに限られるものではなく、種々の変形実
施が可能である。
【００３９】また第１〜第３不純物領域（ドレイン領
域、ソース領域、カソード領域）は、ほぼ方形状であれ
ばよく、例えば角に面取り辺を設ける等してもよい。
域、ソース領域、カソード領域）は、ほぼ方形状であれ
ばよく、例えば角に面取り辺を設ける等してもよい。
【００４０】
【図１】図１（Ａ）は本実施形態の平面図の一例であ
り、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２線での断面
概念図である。
り、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２線での断面
概念図である。
【図２】図２（Ａ）、（Ｂ）は、各々、ＧＮＤを基準と
した正極性のサージの印加、ＧＮＤを基準とした負極性
のサージの印加について説明するための図である。
した正極性のサージの印加、ＧＮＤを基準とした負極性
のサージの印加について説明するための図である。
【図３】電流の通過面積の大小について説明するための
図である。
図である。
【図４】ラテラルバイポーラ型の保護回路への本実施形
態の適用例について説明するための図である。
態の適用例について説明するための図である。
【図５】入出力バッファの構成の一例を示す図である。
【図６】ＧＮＤ側に寄生的に形成されるダイオードの平
面図の一例である。
面図の一例である。
【図７】図６におけるＡ３−Ａ４線の断面概念図であ
る。
る。
１０ 半導体基板 １２ ｐ型ウェル（第１領域） １４ ウェルタップ領域（第４不純物領域） １６ コンタクト（第２コンタクト） １７、１９ 辺 １８ コンタクト（第３コンタクト） ２０、２１ ソース領域（第１不純物領域） ２２ ドレイン領域（第２不純物領域） ２４、２５ ゲート電極 ３２ コンタクト（第１コンタクト） ３４、３５ コンタクト ３８ 素子分離膜 ４０ 配線層 ４２ パッド ５０、５４ 辺 ６８ ｐ型ウェル（第２領域） ７０ カソード領域（第３不純物領域） ７４ コンタクト（第４コンタクト） ７６、７８ コンタクト（第５コンタクト） ７７、７９ 辺 ８０ ウェルタップ領域（第５不純物領域） ８２、８３ 辺 ９０ サージ（負極性）
Claims (4)
- 【請求項１】 第１導電型の第１領域に形成され、電源
電位が与えられる略方形状の第２導電型の第１不純物領
域と、 前記第１不純物領域の隣に所与の間隔だけ離して形成さ
れる略方形状の第２導電型の第２不純物領域と、 前記第２不純物領域と配線層とを接続する第１コンタク
トと、 前記第１領域に少なくとも一部が重なり合うように形成
され、前記電源電位が与えられる第１導電型の第４不純
物領域とを含み、 前記第１コンタクトの前記第１不純物領域側の一辺と、
前記第４不純物領域において該一辺側に形成される第２
コンタクトの一辺との間の距離をＬ１、前記第１コンタ
クトの他辺と、前記第４不純物領域において該他辺側に
形成される第３コンタクトとの距離をＬ２とした場合
に、Ｌ２≧Ｌ１であることを特徴とする半導体装置。 - 【請求項２】 請求項１において、 第１導電型の第２領域に形成される略方形状の第２導電
型の第３不純物領域と、 前記第３不純物領域と前記配線層とを接続する第４コン
タクトと、 前記第２領域に少なくとも一部が重なり合うように形成
され、前記電源電位が与えられる第１導電型の第５不純
物領域とを含み、 前記第４コンタクトの一辺と、前記第５不純物領域に形
成される第５コンタクトの一辺との間の距離をＬ３とし
た場合に、Ｌ３≧Ｌ１であることを特徴とする半導体装
置。 - 【請求項３】 請求項１又は２において、 前記第１、第２不純物領域が、各々、パッドに接続され
る出力バッファのソース領域、ドレイン領域であること
を特徴とする半導体装置。 - 【請求項４】 請求項１又は２において、 前記第１、第２不純物領域が、各々、ラテラルバイポー
ラ型の保護回路のエミッタ領域、コレクタ領域であるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31592697A JP3446569B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31592697A JP3446569B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135734A true JPH11135734A (ja) | 1999-05-21 |
| JP3446569B2 JP3446569B2 (ja) | 2003-09-16 |
Family
ID=18071275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31592697A Expired - Lifetime JP3446569B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3446569B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299790A (ja) * | 2006-04-27 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びこれを備えたシステムｌｓｉ |
| KR100796426B1 (ko) | 2006-03-09 | 2008-01-21 | 산요덴키가부시키가이샤 | 반도체 장치 |
| KR100976322B1 (ko) | 2007-05-10 | 2010-08-16 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| US8043900B2 (en) | 2008-09-11 | 2011-10-25 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
-
1997
- 1997-10-31 JP JP31592697A patent/JP3446569B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796426B1 (ko) | 2006-03-09 | 2008-01-21 | 산요덴키가부시키가이샤 | 반도체 장치 |
| JP2007299790A (ja) * | 2006-04-27 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びこれを備えたシステムｌｓｉ |
| US7821096B2 (en) | 2006-04-27 | 2010-10-26 | Panasonic Corporation | Semiconductor integrated circuit and system LSI including the same |
| US8102024B2 (en) | 2006-04-27 | 2012-01-24 | Panasonic Corporation | Semiconductor integrated circuit and system LSI including the same |
| KR100976322B1 (ko) | 2007-05-10 | 2010-08-16 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| US8043900B2 (en) | 2008-09-11 | 2011-10-25 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
| US8354697B2 (en) | 2008-09-11 | 2013-01-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
| US8618579B2 (en) | 2008-09-11 | 2013-12-31 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3446569B2 (ja) | 2003-09-16 |
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