JP4795613B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4795613B2 JP4795613B2 JP2002120488A JP2002120488A JP4795613B2 JP 4795613 B2 JP4795613 B2 JP 4795613B2 JP 2002120488 A JP2002120488 A JP 2002120488A JP 2002120488 A JP2002120488 A JP 2002120488A JP 4795613 B2 JP4795613 B2 JP 4795613B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- substrate
- breakdown voltage
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高耐圧素子を有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、ＩＣの電源端子には低インピーダンスが要求される。そのため、ＩＣの電源端子に、静電破壊対策やノイズ対策用の保護抵抗を挿入することができない。そこで、従来より、静電破壊対策やノイズ対策として、基板に電荷を逃がすための保護ダイオードなどが設けられている。この構成はパワーＩＣにおいても同様である。
【０００３】
【発明が解決しようとする課題】
しかしながら、パワーＩＣでは電源端子に高電圧が印加されるため、保護ダイオードとして特別に高耐圧ダイオードを作製しなければならないという問題点がある。
【０００４】
本発明は、上記問題点を解決するためになされたものであって、パワーＩＣの高電圧が印加される電源端子に対して、静電破壊対策やノイズ対策用の高耐圧の保護ダイオードを特別な製造工程を追加することなく設けることができる構成の半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置においては、第１導電型の半導体基板内に、電源端子に電気的に接続される第２導電型のウェルを形成し、このウェル内に第２導電型のチャネルストッパー領域を形成するとともに、ウェルの外側に第１導電型の基板ピックアップ領域を形成する。そして、この基板ピックアップ領域とチャネルストッパー領域との間隔を、ウェルと基板とにより構成される寄生ダイオードの耐圧が定格電圧以上で、かつウェル内に作製した高耐圧素子の耐圧以下となるような間隔に設定する。
【０００６】
この発明によれば、ウェル内に形成されたチャネルストッパー領域と、ウェルの外側に形成された基板ピックアップ領域とが、ウェルと基板とにより構成される寄生ダイオードの耐圧が定格電圧以上で、かつウェル内に作製した高耐圧素子の耐圧以下となるような間隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の各実施の形態においては、第１導電型をＰ型とし、第２導電型をＮ型として説明するが、本発明は、第１導電型がＮ型で、第２導電型がＰ型の場合にも適用可能である。
【０００８】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の要部を示す平面図であり、図２は図１のＡ−Ａにおける縦断面図である。なお、図１および図２においてゲート電極を二点鎖線で示し、また、絶縁膜、コンタクト部およびその他の電極等については、図１では省略し、図２では二点鎖線で示す。また、図３は、本発明の実施の形態１にかかる半導体装置の構成を示す回路図である。
【０００９】
Ｐ型半導体よりなる基板１１の主面側にＮ型のウェル１２が形成されている。このウェル１２内の、ウェル１２の周囲には、ウェル１２よりも不純物濃度が高いＮ型のチャネルストッパー領域１３が形成されている。チャネルストッパー領域１３は、例えば図１に示すように、ウェル１２内の、ウェル１２の周囲に環状に形成されている。また、ウェル１２の外側で、基板１１の表面には、基板１１よりも不純物濃度が高いＰ型の基板ピックアップ領域１４がチャネルストッパー領域１３と対向するように形成されている。基板ピックアップ領域１４は、例えば図１に示すようにウェル１２の外側に環状に形成されている。
【００１０】
チャネルストッパー領域１３の内側には、Ｐ型のオフセットドレイン領域１５が形成されている。このオフセットドレイン領域１５内にはＰ型のドレイン領域１６が形成されている。また、チャネルストッパー領域１３の内側には、オフセットドレイン領域１５から少し離れてＰ型のソース領域１７が形成されている。オフセットドレイン領域１５とソース領域１７との間の表面上にはゲート絶縁膜１８が形成され、さらにその上にゲート電極１９が形成される。また、オフセットドレイン領域１５の表面上には電界緩和用の厚い酸化膜、すなわちＬＯＣＯＳ酸化膜２０が形成される。
【００１１】
チャネルストッパー領域１３および基板ピックアップ領域１４には、それぞれ層間絶縁膜２１を貫通するコンタクト部を介して第１の金属電極２２および第２の金属電極２３が電気的に接続する。第１の金属電極２２はソース電極を兼ねており、ソース領域１７に電気的に接続する。また、ドレイン領域１６には、ＬＯＣＯＳ酸化膜２０および層間絶縁膜２１を貫通するコンタクト部を介してドレイン電極２４が電気的に接続する。
【００１２】
以上のように構成された高耐圧ＰＭＯＳＦＥＴ１では、図３に示すように、ソース端子となるソース電極、すなわち第１の金属電極２２が電源ライン２を介して図示しない電源端子に電気的に接続される。したがって、ウェル１２は電源ライン２を介して図示しない電源端子に電気的に接続される。第２の金属電極２３は接地されるため、ウェル１２と基板１１との間には、基板１１をアノードとし、ウェル１２をカソードとする寄生ダイオード３が生じることになる。ドレイン端子となるドレイン電極２４は負荷４に接続されるとともに図示しない内部回路に適宜接続される。ゲート端子となるゲート電極１９は図示しない電源制御回路等に適宜接続される。
【００１３】
ここで、基板ピックアップ領域１４とチャネルストッパー領域１３との間隔は、寄生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１の耐圧以下となるように設定される。一例として、高耐圧ＰＭＯＳＦＥＴ１の耐圧が７０Ｖの場合には、マスク上の寸法で基板ピックアップ領域１４とウェル１２との間隔を６μｍとし、かつチャネルストッパー領域１３の、ウェル１２の端（ウェル端）からのアンダーサイズを２μｍに縮小するのがよい。このようにすると、ウェル１２と基板１１との間の耐圧が、高耐圧ＰＭＯＳＦＥＴ１の耐圧（７０Ｖ）よりも低い６０Ｖとなる。したがって、静電気やノイズなどの正のバイアスが電源端子に印加されると、ウェル１２と基板１１との間でブレークダウンが発生して電荷が吸収される。なお、このときの寄生ダイオード３の耐圧が定格電圧以上であるのはいうまでもない。
【００１４】
また、たとえば電源電圧の定格が３０Ｖの場合には、マスク上の寸法で基板ピックアップ領域１４とウェル１２との間隔を２μｍとし、かつチャネルストッパー領域１３の、ウェル１２の端（ウェル端）からのアンダーサイズを０μｍとしてもよい。このようにすれば、ウェル１２と基板１１との間の耐圧を３５Ｖに設定することができる。この値は、電源電圧３０Ｖをばらつきを考慮して保証することができる最小値に相当する。
【００１５】
このように、基板表面にブレークダウンポイントを形成することによって、基板ピックアップ領域１４とウェル１２との距離、基板ピックアップ領域１４とチャネルストッパー領域１３との距離、ウェル１２とチャネルストッパー領域１３との距離に応じて高耐圧ＰＭＯＳＦＥＴ１の周辺耐圧を変えることができるので、電源定格電圧に応じて高耐圧ＰＭＯＳＦＥＴ１の周辺耐圧を最適化することが可能となる。図４は、チャネルストッパー領域１３と基板ピックアップ領域１４との間の等電位線を表す図であり、図５は、図４に示す半導体装置ｎ+のチャネルストッパー領域−Ｐ+基板ピックアップ領域間距離と耐圧との関係を示す特性図である。
【００１６】
上述した実施の形態１によれば、チャネルストッパー領域１３と基板ピックアップ領域１４とが、ウェル１２と基板１１とにより構成される寄生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１の耐圧以下となるような間隔で離れるので、その寄生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１の耐圧以下となる。したがって、静電気やノイズなどが電源端子に印加されると、ウェル１２と基板１１との間でブレークダウンが発生し、それによって電荷が吸収されるので、内部高耐圧ＰＭＯＳＦＥＴや高耐圧ＰＭＯＳＦＥＴに接続されている他の素子、あるいは他の電源端子に接続されている素子などの破壊を防止することができる。
【００１７】
また、上述した実施の形態１によれば、ブレークダウンを起こすためのダイオードとして寄生ダイオード３を利用している。そのため、特別な製造プロセスを追加したり、特別なダイオードを追加したりせずに済む。
【００１８】
また、上述した実施の形態１によれば、高耐圧ＰＭＯＳＦＥＴ１の周囲の耐圧、すなわちウェル１２と基板１１とにより構成される寄生ダイオード３の耐圧は、従来、高耐圧ＰＭＯＳＦＥＴ１の耐圧よりも高いのが一般的であるが、この寄生ダイオード３の耐圧を高耐圧ＰＭＯＳＦＥＴ１の耐圧よりも低くするため、チャネルストッパー領域１３と基板ピックアップ領域１４との間隔が従来よりも小さくなる。したがって、高耐圧ＰＭＯＳＦＥＴ１のサイズが小さくなり、この高耐圧ＰＭＯＳＦＥＴ１を搭載したチップのサイズも縮小される。
【００１９】
なお、図６に示すように、ウェル１２内に作製される高耐圧素子は、図２に示す高耐圧ＰＭＯＳＦＥＴ１の構成に、ソース領域１７を囲むようにＮ型のベース領域２５を設けた高耐圧ＰＤＭＯＳ構造となっていてもよい。
【００２０】
実施の形態２．
図７は、本発明の実施の形態２にかかる半導体装置の要部を示す縦断面図であり、同図においては絶縁膜、コンタクト部および電極等を二点鎖線で示す。また、図８は、本発明の実施の形態２にかかる半導体装置の構成を示す回路図である。
【００２１】
Ｐ型半導体よりなる基板５１の主面側にコレクタ領域となるＮ型のウェル５２が形成されている。このウェル５２内の、ウェル５２の周囲には、ウェル５２よりも不純物濃度が高く、コレクタピックアップ領域を兼ねるＮ型のチャネルストッパー領域５３が形成されている。ウェル５２の外側で、基板５１の表面には、基板５１よりも不純物濃度が高いＰ型の基板ピックアップ領域５４がチャネルストッパー領域５３と対向するように形成されている。
【００２２】
チャネルストッパー領域５３の内側には、Ｐ型のベース領域５５が形成されている。このベース領域５５内にはＮ型のエミッタ領域５６が形成されている。また、ベース領域５５内には、エミッタ領域５６から離れてＰ型のベースピックアップ領域５７が形成されている。ベース領域５５の表面上には電界緩和用の厚い酸化膜、すなわちＬＯＣＯＳ酸化膜６０が形成される。
【００２３】
チャネルストッパー領域５３および基板ピックアップ領域５４には、それぞれ層間絶縁膜６１を貫通するコンタクト部を介して第１の金属電極６２および第２の金属電極６３が電気的に接続する。第１の金属電極６２はコレクタ電極を兼ねる。また、エミッタ領域５６およびベースピックアップ領域５７には、それぞれＬＯＣＯＳ酸化膜６０および層間絶縁膜６１を貫通するコンタクト部を介してエミッタ電極６４およびベース電極６５が電気的に接続する。
【００２４】
以上のように構成された高耐圧ＮＰＮトランジスタ５では、図８に示すように、コレクタ端子となるコレクタ電極、すなわち第１の金属電極６２が電源ライン２を介して図示しない電源端子に電気的に接続される。したがって、ウェル５２は電源ライン２を介して図示しない電源端子に電気的に接続される。第２の金属電極６３は接地されるため、ウェル５２と基板５１との間には、基板５１をアノードとし、ウェル５２をカソードとする寄生ダイオード７が生じることになる。エミッタ端子となるエミッタ電極６４は負荷４に接続されるとともに図示しない内部回路に適宜接続される。ベース端子となるベース電極６５は図示しない電源制御回路等に適宜接続される。
【００２５】
ここで、基板ピックアップ領域５４とチャネルストッパー領域５３との間隔は、寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジスタ５の耐圧以下となるように設定される。一例として、高耐圧ＮＰＮトランジスタ５のエミッタ−コレクタ間耐圧が３０Ｖの場合に、マスク上の寸法で基板ピックアップ領域５４とウェル５２との間隔を２μｍとし、かつチャネルストッパー領域５３の、ウェル５２の端（ウェル端）からのアンダーサイズを０μｍとすると、ウェル５２と基板５１との間の耐圧が、高耐圧ＮＰＮトランジスタ５の耐圧（３０Ｖ）よりも低い２５Ｖとなる。したがって、静電気やノイズなどの正のバイアスが電源端子に印加されると、ウェル５２と基板５１との間でブレークダウンが発生して電荷が吸収される。なお、このときの寄生ダイオード７の耐圧が定格電圧以上であるのはいうまでもない。
【００２６】
上述した実施の形態２によれば、チャネルストッパー領域５３と基板ピックアップ領域５４とが、ウェル５２と基板５１とにより構成される寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジスタ５の耐圧以下となるような間隔で離れるので、その寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジスタ５の耐圧以下となる。したがって、静電気やノイズなどが電源端子に印加されると、ウェル５２と基板５１との間でブレークダウンが発生し、それによって電荷が吸収されるので、内部高耐圧ＮＰＮトランジスタや高耐圧ＮＰＮトランジスタに接続されている他の素子、あるいは他の電源端子に接続されている素子などの破壊を防止することができる。
【００２７】
また、上述した実施の形態２によれば、ブレークダウンを起こすためのダイオードとして寄生ダイオード７を利用している。そのため、特別な製造プロセスを追加したり、特別なダイオードを追加したりせずに済む。
【００２８】
また、上述した実施の形態２によれば、高耐圧ＮＰＮトランジスタ５の周囲の耐圧、すなわちウェル５２と基板５１とにより構成される寄生ダイオード７の耐圧は、従来、高耐圧ＮＰＮトランジスタ５の耐圧よりも高いのが一般的であるが、この寄生ダイオード７の耐圧を高耐圧ＮＰＮトランジスタ５の耐圧よりも低くするため、チャネルストッパー領域５３と基板ピックアップ領域５４との間隔が従来よりも小さくなる。したがって、高耐圧ＮＰＮトランジスタ５のサイズが小さくなり、この高耐圧ＮＰＮトランジスタ５を搭載したチップのサイズも縮小される。
【００２９】
以上において本発明は、上述した各実施の形態に限らず、種々設計変更可能であり、たとえば実施の形態１および実施の形態２において、耐圧や寸法等の数値は一例であり、本発明はこれらの数値に制限されるものではない。
【００３０】
【発明の効果】
本発明によれば、ウェル内に形成されたチャネルストッパー領域と、ウェルの外側に形成された基板ピックアップ領域とが、ウェルと基板とにより構成される寄生ダイオードの耐圧が定格電圧以上で、かつウェル内に作製した高耐圧素子の耐圧以下となるような間隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。それによって、静電気やノイズの発生時に高耐圧素子の周囲の寄生ダイオードがブレークダウンして電荷を吸収するので、高耐圧素子を保護することができる。したがって、特別な製造工程を追加することなく、さらには、特別な高耐圧のダイオードを追加することなく、高電圧が印加される電源端子の静電耐量およびノイズ耐量が向上してなる半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図２】図１のＡ−Ａにおける縦断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の構成を示す回路図である。
【図４】実施の形態１においてチャネルストッパー領域と基板ピックアップ領域との間の等電位線を表す図である。
【図５】図４に示す半導体層のチャネルストッパー領域−基板ピックアップ領域間距離と耐圧との関係を示す特性図である。
【図６】実施の形態１の変形例の要部を示す縦断面図である。
【図７】本発明の実施の形態２にかかる半導体装置の要部を示す縦断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の構成を示す回路図である。
【符号の説明】
１ 高耐圧ＰＭＯＳＦＥＴ（高耐圧素子）
２ 電源ライン（電源端子）
３，７ 寄生ダイオード
５ 高耐圧ＮＰＮトランジスタ（高耐圧素子）
１１，５１ 基板
１２，５２ ウェル
１３，５３ チャネルストッパー領域
１４，５４ 基板ピックアップ領域
１５ オフセットドレイン領域
１６ ドレイン領域
１７ ソース領域
１８ ゲート絶縁膜
１９ ゲート電極
２０，６０ ＬＯＣＯＳ酸化膜
２２，６２ 第１の金属電極
２３，６３ 第２の金属電極
２４ ドレイン電極
２５，５５ ベース領域
５６ エミッタ領域
５７ ベースピックアップ領域
６４ エミッタ電極
６５ ベース電極
【発明の属する技術分野】
本発明は、高耐圧素子を有する半導体装置に関する。
【０００２】
【従来の技術】
一般に、ＩＣの電源端子には低インピーダンスが要求される。そのため、ＩＣの電源端子に、静電破壊対策やノイズ対策用の保護抵抗を挿入することができない。そこで、従来より、静電破壊対策やノイズ対策として、基板に電荷を逃がすための保護ダイオードなどが設けられている。この構成はパワーＩＣにおいても同様である。
【０００３】
【発明が解決しようとする課題】
しかしながら、パワーＩＣでは電源端子に高電圧が印加されるため、保護ダイオードとして特別に高耐圧ダイオードを作製しなければならないという問題点がある。
【０００４】
本発明は、上記問題点を解決するためになされたものであって、パワーＩＣの高電圧が印加される電源端子に対して、静電破壊対策やノイズ対策用の高耐圧の保護ダイオードを特別な製造工程を追加することなく設けることができる構成の半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置においては、第１導電型の半導体基板内に、電源端子に電気的に接続される第２導電型のウェルを形成し、このウェル内に第２導電型のチャネルストッパー領域を形成するとともに、ウェルの外側に第１導電型の基板ピックアップ領域を形成する。そして、この基板ピックアップ領域とチャネルストッパー領域との間隔を、ウェルと基板とにより構成される寄生ダイオードの耐圧が定格電圧以上で、かつウェル内に作製した高耐圧素子の耐圧以下となるような間隔に設定する。
【０００６】
この発明によれば、ウェル内に形成されたチャネルストッパー領域と、ウェルの外側に形成された基板ピックアップ領域とが、ウェルと基板とにより構成される寄生ダイオードの耐圧が定格電圧以上で、かつウェル内に作製した高耐圧素子の耐圧以下となるような間隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の各実施の形態においては、第１導電型をＰ型とし、第２導電型をＮ型として説明するが、本発明は、第１導電型がＮ型で、第２導電型がＰ型の場合にも適用可能である。
【０００８】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の要部を示す平面図であり、図２は図１のＡ−Ａにおける縦断面図である。なお、図１および図２においてゲート電極を二点鎖線で示し、また、絶縁膜、コンタクト部およびその他の電極等については、図１では省略し、図２では二点鎖線で示す。また、図３は、本発明の実施の形態１にかかる半導体装置の構成を示す回路図である。
【０００９】
Ｐ型半導体よりなる基板１１の主面側にＮ型のウェル１２が形成されている。このウェル１２内の、ウェル１２の周囲には、ウェル１２よりも不純物濃度が高いＮ型のチャネルストッパー領域１３が形成されている。チャネルストッパー領域１３は、例えば図１に示すように、ウェル１２内の、ウェル１２の周囲に環状に形成されている。また、ウェル１２の外側で、基板１１の表面には、基板１１よりも不純物濃度が高いＰ型の基板ピックアップ領域１４がチャネルストッパー領域１３と対向するように形成されている。基板ピックアップ領域１４は、例えば図１に示すようにウェル１２の外側に環状に形成されている。
【００１０】
チャネルストッパー領域１３の内側には、Ｐ型のオフセットドレイン領域１５が形成されている。このオフセットドレイン領域１５内にはＰ型のドレイン領域１６が形成されている。また、チャネルストッパー領域１３の内側には、オフセットドレイン領域１５から少し離れてＰ型のソース領域１７が形成されている。オフセットドレイン領域１５とソース領域１７との間の表面上にはゲート絶縁膜１８が形成され、さらにその上にゲート電極１９が形成される。また、オフセットドレイン領域１５の表面上には電界緩和用の厚い酸化膜、すなわちＬＯＣＯＳ酸化膜２０が形成される。
【００１１】
チャネルストッパー領域１３および基板ピックアップ領域１４には、それぞれ層間絶縁膜２１を貫通するコンタクト部を介して第１の金属電極２２および第２の金属電極２３が電気的に接続する。第１の金属電極２２はソース電極を兼ねており、ソース領域１７に電気的に接続する。また、ドレイン領域１６には、ＬＯＣＯＳ酸化膜２０および層間絶縁膜２１を貫通するコンタクト部を介してドレイン電極２４が電気的に接続する。
【００１２】
以上のように構成された高耐圧ＰＭＯＳＦＥＴ１では、図３に示すように、ソース端子となるソース電極、すなわち第１の金属電極２２が電源ライン２を介して図示しない電源端子に電気的に接続される。したがって、ウェル１２は電源ライン２を介して図示しない電源端子に電気的に接続される。第２の金属電極２３は接地されるため、ウェル１２と基板１１との間には、基板１１をアノードとし、ウェル１２をカソードとする寄生ダイオード３が生じることになる。ドレイン端子となるドレイン電極２４は負荷４に接続されるとともに図示しない内部回路に適宜接続される。ゲート端子となるゲート電極１９は図示しない電源制御回路等に適宜接続される。
【００１３】
ここで、基板ピックアップ領域１４とチャネルストッパー領域１３との間隔は、寄生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１の耐圧以下となるように設定される。一例として、高耐圧ＰＭＯＳＦＥＴ１の耐圧が７０Ｖの場合には、マスク上の寸法で基板ピックアップ領域１４とウェル１２との間隔を６μｍとし、かつチャネルストッパー領域１３の、ウェル１２の端（ウェル端）からのアンダーサイズを２μｍに縮小するのがよい。このようにすると、ウェル１２と基板１１との間の耐圧が、高耐圧ＰＭＯＳＦＥＴ１の耐圧（７０Ｖ）よりも低い６０Ｖとなる。したがって、静電気やノイズなどの正のバイアスが電源端子に印加されると、ウェル１２と基板１１との間でブレークダウンが発生して電荷が吸収される。なお、このときの寄生ダイオード３の耐圧が定格電圧以上であるのはいうまでもない。
【００１４】
また、たとえば電源電圧の定格が３０Ｖの場合には、マスク上の寸法で基板ピックアップ領域１４とウェル１２との間隔を２μｍとし、かつチャネルストッパー領域１３の、ウェル１２の端（ウェル端）からのアンダーサイズを０μｍとしてもよい。このようにすれば、ウェル１２と基板１１との間の耐圧を３５Ｖに設定することができる。この値は、電源電圧３０Ｖをばらつきを考慮して保証することができる最小値に相当する。
【００１５】
このように、基板表面にブレークダウンポイントを形成することによって、基板ピックアップ領域１４とウェル１２との距離、基板ピックアップ領域１４とチャネルストッパー領域１３との距離、ウェル１２とチャネルストッパー領域１３との距離に応じて高耐圧ＰＭＯＳＦＥＴ１の周辺耐圧を変えることができるので、電源定格電圧に応じて高耐圧ＰＭＯＳＦＥＴ１の周辺耐圧を最適化することが可能となる。図４は、チャネルストッパー領域１３と基板ピックアップ領域１４との間の等電位線を表す図であり、図５は、図４に示す半導体装置ｎ+のチャネルストッパー領域−Ｐ+基板ピックアップ領域間距離と耐圧との関係を示す特性図である。
【００１６】
上述した実施の形態１によれば、チャネルストッパー領域１３と基板ピックアップ領域１４とが、ウェル１２と基板１１とにより構成される寄生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１の耐圧以下となるような間隔で離れるので、その寄生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１の耐圧以下となる。したがって、静電気やノイズなどが電源端子に印加されると、ウェル１２と基板１１との間でブレークダウンが発生し、それによって電荷が吸収されるので、内部高耐圧ＰＭＯＳＦＥＴや高耐圧ＰＭＯＳＦＥＴに接続されている他の素子、あるいは他の電源端子に接続されている素子などの破壊を防止することができる。
【００１７】
また、上述した実施の形態１によれば、ブレークダウンを起こすためのダイオードとして寄生ダイオード３を利用している。そのため、特別な製造プロセスを追加したり、特別なダイオードを追加したりせずに済む。
【００１８】
また、上述した実施の形態１によれば、高耐圧ＰＭＯＳＦＥＴ１の周囲の耐圧、すなわちウェル１２と基板１１とにより構成される寄生ダイオード３の耐圧は、従来、高耐圧ＰＭＯＳＦＥＴ１の耐圧よりも高いのが一般的であるが、この寄生ダイオード３の耐圧を高耐圧ＰＭＯＳＦＥＴ１の耐圧よりも低くするため、チャネルストッパー領域１３と基板ピックアップ領域１４との間隔が従来よりも小さくなる。したがって、高耐圧ＰＭＯＳＦＥＴ１のサイズが小さくなり、この高耐圧ＰＭＯＳＦＥＴ１を搭載したチップのサイズも縮小される。
【００１９】
なお、図６に示すように、ウェル１２内に作製される高耐圧素子は、図２に示す高耐圧ＰＭＯＳＦＥＴ１の構成に、ソース領域１７を囲むようにＮ型のベース領域２５を設けた高耐圧ＰＤＭＯＳ構造となっていてもよい。
【００２０】
実施の形態２．
図７は、本発明の実施の形態２にかかる半導体装置の要部を示す縦断面図であり、同図においては絶縁膜、コンタクト部および電極等を二点鎖線で示す。また、図８は、本発明の実施の形態２にかかる半導体装置の構成を示す回路図である。
【００２１】
Ｐ型半導体よりなる基板５１の主面側にコレクタ領域となるＮ型のウェル５２が形成されている。このウェル５２内の、ウェル５２の周囲には、ウェル５２よりも不純物濃度が高く、コレクタピックアップ領域を兼ねるＮ型のチャネルストッパー領域５３が形成されている。ウェル５２の外側で、基板５１の表面には、基板５１よりも不純物濃度が高いＰ型の基板ピックアップ領域５４がチャネルストッパー領域５３と対向するように形成されている。
【００２２】
チャネルストッパー領域５３の内側には、Ｐ型のベース領域５５が形成されている。このベース領域５５内にはＮ型のエミッタ領域５６が形成されている。また、ベース領域５５内には、エミッタ領域５６から離れてＰ型のベースピックアップ領域５７が形成されている。ベース領域５５の表面上には電界緩和用の厚い酸化膜、すなわちＬＯＣＯＳ酸化膜６０が形成される。
【００２３】
チャネルストッパー領域５３および基板ピックアップ領域５４には、それぞれ層間絶縁膜６１を貫通するコンタクト部を介して第１の金属電極６２および第２の金属電極６３が電気的に接続する。第１の金属電極６２はコレクタ電極を兼ねる。また、エミッタ領域５６およびベースピックアップ領域５７には、それぞれＬＯＣＯＳ酸化膜６０および層間絶縁膜６１を貫通するコンタクト部を介してエミッタ電極６４およびベース電極６５が電気的に接続する。
【００２４】
以上のように構成された高耐圧ＮＰＮトランジスタ５では、図８に示すように、コレクタ端子となるコレクタ電極、すなわち第１の金属電極６２が電源ライン２を介して図示しない電源端子に電気的に接続される。したがって、ウェル５２は電源ライン２を介して図示しない電源端子に電気的に接続される。第２の金属電極６３は接地されるため、ウェル５２と基板５１との間には、基板５１をアノードとし、ウェル５２をカソードとする寄生ダイオード７が生じることになる。エミッタ端子となるエミッタ電極６４は負荷４に接続されるとともに図示しない内部回路に適宜接続される。ベース端子となるベース電極６５は図示しない電源制御回路等に適宜接続される。
【００２５】
ここで、基板ピックアップ領域５４とチャネルストッパー領域５３との間隔は、寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジスタ５の耐圧以下となるように設定される。一例として、高耐圧ＮＰＮトランジスタ５のエミッタ−コレクタ間耐圧が３０Ｖの場合に、マスク上の寸法で基板ピックアップ領域５４とウェル５２との間隔を２μｍとし、かつチャネルストッパー領域５３の、ウェル５２の端（ウェル端）からのアンダーサイズを０μｍとすると、ウェル５２と基板５１との間の耐圧が、高耐圧ＮＰＮトランジスタ５の耐圧（３０Ｖ）よりも低い２５Ｖとなる。したがって、静電気やノイズなどの正のバイアスが電源端子に印加されると、ウェル５２と基板５１との間でブレークダウンが発生して電荷が吸収される。なお、このときの寄生ダイオード７の耐圧が定格電圧以上であるのはいうまでもない。
【００２６】
上述した実施の形態２によれば、チャネルストッパー領域５３と基板ピックアップ領域５４とが、ウェル５２と基板５１とにより構成される寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジスタ５の耐圧以下となるような間隔で離れるので、その寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジスタ５の耐圧以下となる。したがって、静電気やノイズなどが電源端子に印加されると、ウェル５２と基板５１との間でブレークダウンが発生し、それによって電荷が吸収されるので、内部高耐圧ＮＰＮトランジスタや高耐圧ＮＰＮトランジスタに接続されている他の素子、あるいは他の電源端子に接続されている素子などの破壊を防止することができる。
【００２７】
また、上述した実施の形態２によれば、ブレークダウンを起こすためのダイオードとして寄生ダイオード７を利用している。そのため、特別な製造プロセスを追加したり、特別なダイオードを追加したりせずに済む。
【００２８】
また、上述した実施の形態２によれば、高耐圧ＮＰＮトランジスタ５の周囲の耐圧、すなわちウェル５２と基板５１とにより構成される寄生ダイオード７の耐圧は、従来、高耐圧ＮＰＮトランジスタ５の耐圧よりも高いのが一般的であるが、この寄生ダイオード７の耐圧を高耐圧ＮＰＮトランジスタ５の耐圧よりも低くするため、チャネルストッパー領域５３と基板ピックアップ領域５４との間隔が従来よりも小さくなる。したがって、高耐圧ＮＰＮトランジスタ５のサイズが小さくなり、この高耐圧ＮＰＮトランジスタ５を搭載したチップのサイズも縮小される。
【００２９】
以上において本発明は、上述した各実施の形態に限らず、種々設計変更可能であり、たとえば実施の形態１および実施の形態２において、耐圧や寸法等の数値は一例であり、本発明はこれらの数値に制限されるものではない。
【００３０】
【発明の効果】
本発明によれば、ウェル内に形成されたチャネルストッパー領域と、ウェルの外側に形成された基板ピックアップ領域とが、ウェルと基板とにより構成される寄生ダイオードの耐圧が定格電圧以上で、かつウェル内に作製した高耐圧素子の耐圧以下となるような間隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。それによって、静電気やノイズの発生時に高耐圧素子の周囲の寄生ダイオードがブレークダウンして電荷を吸収するので、高耐圧素子を保護することができる。したがって、特別な製造工程を追加することなく、さらには、特別な高耐圧のダイオードを追加することなく、高電圧が印加される電源端子の静電耐量およびノイズ耐量が向上してなる半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図２】図１のＡ−Ａにおける縦断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の構成を示す回路図である。
【図４】実施の形態１においてチャネルストッパー領域と基板ピックアップ領域との間の等電位線を表す図である。
【図５】図４に示す半導体層のチャネルストッパー領域−基板ピックアップ領域間距離と耐圧との関係を示す特性図である。
【図６】実施の形態１の変形例の要部を示す縦断面図である。
【図７】本発明の実施の形態２にかかる半導体装置の要部を示す縦断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の構成を示す回路図である。
【符号の説明】
１ 高耐圧ＰＭＯＳＦＥＴ（高耐圧素子）
２ 電源ライン（電源端子）
３，７ 寄生ダイオード
５ 高耐圧ＮＰＮトランジスタ（高耐圧素子）
１１，５１ 基板
１２，５２ ウェル
１３，５３ チャネルストッパー領域
１４，５４ 基板ピックアップ領域
１５ オフセットドレイン領域
１６ ドレイン領域
１７ ソース領域
１８ ゲート絶縁膜
１９ ゲート電極
２０，６０ ＬＯＣＯＳ酸化膜
２２，６２ 第１の金属電極
２３，６３ 第２の金属電極
２４ ドレイン電極
２５，５５ ベース領域
５６ エミッタ領域
５７ ベースピックアップ領域
６４ エミッタ電極
６５ ベース電極
Claims (7)
- 第１導電型の半導体基板内に形成された第２導電型のウェルと、
前記ウェル内に作製された高耐圧素子と、
前記ウェル内にて前記高耐圧素子の外側の、当該ウェルの端部から離れた領域に形成され、かつ前記ウェルよりも不純物濃度が高い第２導電型のチャネルストッパー領域と、
前記チャネルストッパー領域と電気的に接続する第１の金属電極と、
前記ウェルの外側に形成され、かつ前記基板よりも不純物濃度が高い第１導電型の基板ピックアップ領域と、
を具備し、
前記高耐圧素子は、互いに離れて形成された第１導電型のソース領域および第１導電型のオフセットドレイン領域と、前記オフセットドレイン領域の表面に形成されたＬＯＣＯＳ酸化膜と、前記オフセットドレイン領域内に形成された第１導電型のドレイン領域と、前記ソース領域と前記オフセットドレイン領域との間の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に電気的に接続され、かつ前記第１の金属電極を兼ねるソース電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、を備え、
前記基板ピックアップ領域は、前記ウェルと前記基板との間の耐圧が定格電圧以上で、かつ前記高耐圧素子の耐圧以下となるように、前記チャネルストッパー領域から離れて設けられ、前記チャネルストッパー領域、前記ウェル、前記基板、および前記基板ピックアップ領域により保護ダイオードが構成されたことを特徴とする半導体装置。 - 前記第１の金属電極に対向するように形成され、かつ前記基板ピックアップ領域を介して前記基板と電気的に接続する第２の金属電極をさらに具備することを特徴とする請求項１に記載の半導体装置。
- 前記ウェルは、回路に電源電圧を供給する電源端子に電気的に接続されることを特徴とする請求項１または２に記載の半導体装置。
- 前記ウェル内にて、前記オフセットドレイン領域から離れ、かつ前記ソース領域を囲む第２導電型のベース領域をさらに具備することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
- 第１導電型の半導体基板内に形成された第２導電型のウェルと、
前記ウェル内に作製された高耐圧素子と、
前記ウェル内にて前記高耐圧素子の外側の、当該ウェルの端部から離れた領域に形成され、かつ前記ウェルよりも不純物濃度が高い第２導電型のチャネルストッパー領域と、
前記チャネルストッパー領域と電気的に接続する第１の金属電極と、
前記ウェルの外側に形成され、かつ前記基板よりも不純物濃度が高い第１導電型の基板ピックアップ領域と、
を具備し、
前記高耐圧素子は、前記ウェルをコレクタ領域とし、前記第１の金属電極をコレクタ電極とし、前記チャネルストッパー領域がコレクタピックアップ領域を兼ねて、さらに、前記チャネルストッパー領域の内側に形成された第１導電型のベース領域と、前記ベース領域の表面に形成されたＬＯＣＯＳ酸化膜と、前記ベース領域内に形成され、かつ前記ベース領域よりも不純物濃度が高い第１導電型のベースピックアップ領域と、前記ベース領域内に形成された第２導電型のエミッタ領域と、前記ベースピックアップ領域を介して前記ベース領域と電気的に接続するベース電極と、前記エミッタ領域と電気的に接続するエミッタ電極と、を備え、
前記基板ピックアップ領域は、前記ウェルと前記基板との間の耐圧が定格電圧以上で、かつ前記高耐圧素子の耐圧以下となるように、前記チャネルストッパー領域から離れて設けられ、前記チャネルストッパー領域、前記ウェル、前記基板、および前記基板ピックアップ領域により保護ダイオードが構成されたことを特徴とする半導体装置。 - 前記チャネルストッパー領域は、平面形状が環状であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
- 前記基板ピックアップ領域は、平面形状が環状であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002120488A JP4795613B2 (ja) | 2001-04-23 | 2002-04-23 | 半導体装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124642 | 2001-04-23 | ||
| JP2001-124642 | 2001-04-23 | ||
| JP2001124642 | 2001-04-23 | ||
| JP2002120488A JP4795613B2 (ja) | 2001-04-23 | 2002-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017694A JP2003017694A (ja) | 2003-01-17 |
| JP4795613B2 true JP4795613B2 (ja) | 2011-10-19 |
Family
ID=26614017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002120488A Expired - Fee Related JP4795613B2 (ja) | 2001-04-23 | 2002-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4795613B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4845410B2 (ja) * | 2005-03-31 | 2011-12-28 | 株式会社リコー | 半導体装置 |
| JP2009145189A (ja) | 2007-12-13 | 2009-07-02 | Fujifilm Corp | バイオセンサー |
| JP5172654B2 (ja) | 2008-12-27 | 2013-03-27 | 株式会社東芝 | 半導体装置 |
| JP5546191B2 (ja) * | 2009-09-25 | 2014-07-09 | セイコーインスツル株式会社 | 半導体装置 |
| CN113421922B (zh) * | 2021-06-25 | 2022-05-13 | 电子科技大学 | 一种具备栅极自钳位功能的三维igbt及其制造方法 |
-
2002
- 2002-04-23 JP JP2002120488A patent/JP4795613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003017694A (ja) | 2003-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6861711B2 (en) | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors | |
| JP3144330B2 (ja) | 半導体装置 | |
| JPH06196634A (ja) | 空乏制御型分離ステージ | |
| US20130113036A1 (en) | Transistor Assembly as an ESD Protection Measure | |
| JPH0828426B2 (ja) | Ｉｇｆｅｔ集積回路の静電放電からの保護 | |
| EP0415255B2 (en) | Protection circuit for use in semiconductor integrated circuit device | |
| US7800180B2 (en) | Semiconductor electrostatic protection device | |
| US5710452A (en) | Semiconductor device having electrostatic breakdown protection circuit | |
| JP2009071173A (ja) | 半導体装置 | |
| US5349227A (en) | Semiconductor input protective device against external surge voltage | |
| US6429491B1 (en) | Electrostatic discharge protection for MOSFETs | |
| JP4795613B2 (ja) | 半導体装置 | |
| JP3590207B2 (ja) | Ｍｏｓキャパシタ | |
| US4520382A (en) | Semiconductor integrated circuit with inversion preventing electrode | |
| JP6838504B2 (ja) | 半導体装置および半導体回路装置 | |
| JP4423466B2 (ja) | 半導体装置 | |
| JPH05505060A (ja) | 低トリガ電圧ｓｃｒ保護装置及び構造 | |
| US6570237B2 (en) | Semiconductor device with a protective diode having a high breakdown voltage | |
| JP2002184988A (ja) | 半導体装置 | |
| JPH06236965A (ja) | 半導体装置 | |
| JP3017083B2 (ja) | 入出力保護回路 | |
| JPH0691206B2 (ja) | 半導体装置 | |
| CN217881507U (zh) | 功率半导体组件 | |
| US20230317712A1 (en) | Esd protection circuit and semiconductor device | |
| JP2001102461A (ja) | 入力保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040812 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080902 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110705 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110728 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4795613 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140805 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |