JP3017083B2 - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JP3017083B2 JP3017083B2 JP8088149A JP8814996A JP3017083B2 JP 3017083 B2 JP3017083 B2 JP 3017083B2 JP 8088149 A JP8088149 A JP 8088149A JP 8814996 A JP8814996 A JP 8814996A JP 3017083 B2 JP3017083 B2 JP 3017083B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ（Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型半導体装置に関し、特に半導体装置の入出力端子
に印加される静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ（以下、ＥＳＤという））等の外
部サージ電圧から該半導体装置を保護する入出力保護回
路に関する。
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型半導体装置に関し、特に半導体装置の入出力端子
に印加される静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ（以下、ＥＳＤという））等の外
部サージ電圧から該半導体装置を保護する入出力保護回
路に関する。
【０００２】
【従来の技術】一般に半導体装置、特に高インピーダン
ス入力を有するＭＩＳ型半導体デバイスでは、静電気等
による外部サージ電圧に対する耐性をもつ保護回路を入
出力端子に備えている。
ス入力を有するＭＩＳ型半導体デバイスでは、静電気等
による外部サージ電圧に対する耐性をもつ保護回路を入
出力端子に備えている。
【０００３】これは、半導体デバイスの入出力端子に静
電気等による外部サージ電圧が印加された場合、ゲート
と、ソース・ドレインの間を絶縁するためのゲート絶縁
膜と半導体基板の間に絶縁電解強度を超える電界が加わ
ると、絶縁破壊が生じ、ゲートと半導体基板の間がショ
ートし、半導体装置の機能を失うためである。
電気等による外部サージ電圧が印加された場合、ゲート
と、ソース・ドレインの間を絶縁するためのゲート絶縁
膜と半導体基板の間に絶縁電解強度を超える電界が加わ
ると、絶縁破壊が生じ、ゲートと半導体基板の間がショ
ートし、半導体装置の機能を失うためである。
【０００４】上述したゲート絶縁膜の絶縁破壊を阻止す
る策として採用されている一般的な保護回路を図４
（ａ），（ｂ）に示す。
る策として採用されている一般的な保護回路を図４
（ａ），（ｂ）に示す。
【０００５】一般的な保護回路は、半導体装置の入力側
を出力側とで回路構成が異なっている。図４（ａ）に示
す保護回路は、半導体装置の入力側に設けるものであ
り、保護抵抗２０とＭＯＳトランジスタ２１の組合せか
らなっている。図４（ｂ）に示す保護回路は、半導体装
置の出力側に設けるものであり、電気的特性、特にアク
セスタイム等の関係から、並列接続のＭＩＳトランジス
タ２２，２３から構成されていた。
を出力側とで回路構成が異なっている。図４（ａ）に示
す保護回路は、半導体装置の入力側に設けるものであ
り、保護抵抗２０とＭＯＳトランジスタ２１の組合せか
らなっている。図４（ｂ）に示す保護回路は、半導体装
置の出力側に設けるものであり、電気的特性、特にアク
セスタイム等の関係から、並列接続のＭＩＳトランジス
タ２２，２３から構成されていた。
【０００６】そして図４（ａ）に示す保護抵抗２０とし
ては、ポリシリコン或いは不純物拡散相が用いられてい
た。また図４（ａ），（ｂ）に示すＭＯＳトランジスタ
２１，２２，２３としては、半導体装置の内部に形成さ
れるＭＯＳトランジスタと同一構造のもの、或いは素子
分離用として設けたフィールド酸化膜をゲート絶縁膜と
して用いた浮遊ＭＯＳトランジスタ構造のものを採用し
ていた。
ては、ポリシリコン或いは不純物拡散相が用いられてい
た。また図４（ａ），（ｂ）に示すＭＯＳトランジスタ
２１，２２，２３としては、半導体装置の内部に形成さ
れるＭＯＳトランジスタと同一構造のもの、或いは素子
分離用として設けたフィールド酸化膜をゲート絶縁膜と
して用いた浮遊ＭＯＳトランジスタ構造のものを採用し
ていた。
【０００７】また図２（ａ）は従来例の半導体装置を示
す平面図、（ｂ）は図２（ａ）のＸ’−Ｙ’線断面図で
あり、１はＰ型半導体基板，２は活性化領域，３はフィ
ールド酸化膜，４はゲート絶縁膜，５は接地端子に接続
されたＮ型不純物拡散層（一般にソースが形成され
る），６は入出力端子に接続されたＮ型不純物拡散層
（一般にドレインが形成される），７はゲート，８は接
地端子とＮ型不純物拡散層５を接続するコンタクト，９
は入出力端子とＮ型不純物拡散層６を接続するコンタク
ト，１０は相関絶縁膜，１１は接地端子に接続される金
属配線層Ａｌ配線層），１２は入出力端子に接続される
金属配線層）である。
す平面図、（ｂ）は図２（ａ）のＸ’−Ｙ’線断面図で
あり、１はＰ型半導体基板，２は活性化領域，３はフィ
ールド酸化膜，４はゲート絶縁膜，５は接地端子に接続
されたＮ型不純物拡散層（一般にソースが形成され
る），６は入出力端子に接続されたＮ型不純物拡散層
（一般にドレインが形成される），７はゲート，８は接
地端子とＮ型不純物拡散層５を接続するコンタクト，９
は入出力端子とＮ型不純物拡散層６を接続するコンタク
ト，１０は相関絶縁膜，１１は接地端子に接続される金
属配線層Ａｌ配線層），１２は入出力端子に接続される
金属配線層）である。
【０００８】
【発明が解決しようとする課題】しかしながら、保護回
路としてＭＯＳトランジスタを用いた場合、ＥＳＤの印
加により、以下のような不具合が発生していた。すなわ
ち図３に示すように、ソース或いはドレインが形成され
て入出力端子に接続されるＮ型不純物拡散層６とゲート
の間に集中する電界により、ゲート絶縁膜４に絶縁破壊
が生じ、Ｎ型不純物拡散層６とゲートがショートしてし
まうという問題があった。
路としてＭＯＳトランジスタを用いた場合、ＥＳＤの印
加により、以下のような不具合が発生していた。すなわ
ち図３に示すように、ソース或いはドレインが形成され
て入出力端子に接続されるＮ型不純物拡散層６とゲート
の間に集中する電界により、ゲート絶縁膜４に絶縁破壊
が生じ、Ｎ型不純物拡散層６とゲートがショートしてし
まうという問題があった。
【０００９】また高電界によって発生したホットエレク
トロンは、Ｎ型不純物拡散層６近傍のフィールド酸化膜
３に注入され、その注入されたホットエレクトロンによ
りＰ型半導体基板１内にホールが誘導され、その誘導さ
れたホールによって、見かけ上Ｎ型不純物拡散層６近傍
のフィールド酸化膜３の真下の基板アクセプタ濃度が上
昇し、Ｎ型不純物拡散層６とＰ型半導体基板１の間で形
成された空乏層Ｄ5の幅が狭まり、ＰＮ接合部の耐圧が
低下してリーク電流が生じてしまうという問題があっ
た。
トロンは、Ｎ型不純物拡散層６近傍のフィールド酸化膜
３に注入され、その注入されたホットエレクトロンによ
りＰ型半導体基板１内にホールが誘導され、その誘導さ
れたホールによって、見かけ上Ｎ型不純物拡散層６近傍
のフィールド酸化膜３の真下の基板アクセプタ濃度が上
昇し、Ｎ型不純物拡散層６とＰ型半導体基板１の間で形
成された空乏層Ｄ5の幅が狭まり、ＰＮ接合部の耐圧が
低下してリーク電流が生じてしまうという問題があっ
た。
【００１０】本発明の目的は、ＥＳＤ等の外部サージ電
圧による電界集中を緩和して、デバイス保護の機能を向
上させた入出力保護回路を提供することにある。
圧による電界集中を緩和して、デバイス保護の機能を向
上させた入出力保護回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る入出力保護回路は、フィールド酸化膜
で区画された活性化領域にＭＯＳ型トランジスタを有
し、該ＭＯＳ型トランジスタを用いて外部サージ電圧か
ら半導体装置を保護する入出力保護回路であって、ＭＯ
Ｓ型トランジスタのソースとドレインが形成された２つ
の不純物拡散層は、前記フィールド酸化膜から内方に離
間して前記活性化領域内に形成され、さらに２つの不純
物拡散層は、相互間に導電型の異なる半導体層を介して
向き合せに配設され、かつ、前記ＭＯＳ型トランジスタ
は、ゲートを排除してゲートを電気的に浮遊させたもの
である。
め、本発明に係る入出力保護回路は、フィールド酸化膜
で区画された活性化領域にＭＯＳ型トランジスタを有
し、該ＭＯＳ型トランジスタを用いて外部サージ電圧か
ら半導体装置を保護する入出力保護回路であって、ＭＯ
Ｓ型トランジスタのソースとドレインが形成された２つ
の不純物拡散層は、前記フィールド酸化膜から内方に離
間して前記活性化領域内に形成され、さらに２つの不純
物拡散層は、相互間に導電型の異なる半導体層を介して
向き合せに配設され、かつ、前記ＭＯＳ型トランジスタ
は、ゲートを排除してゲートを電気的に浮遊させたもの
である。
【００１２】また前記ＭＯＳ型トランジスタのソース
は、接地に接続されるものである。
は、接地に接続されるものである。
【００１３】また前記ＭＯＳ型トランジスタのドレイン
は、保護すべき半導体装置の入力側及び／又は出力側に
接続されるものである。
は、保護すべき半導体装置の入力側及び／又は出力側に
接続されるものである。
【００１４】
【００１５】
【００１６】
【作用】フィールド酸化膜に注入されたホットエレクト
ロンによりフィールド酸化膜直下のアクセプタの濃度が
上昇する。
ロンによりフィールド酸化膜直下のアクセプタの濃度が
上昇する。
【００１７】しかしながら、ＭＯＳ型トランジスタのソ
ースとドレインが形成された２つの不純物拡散層は、フ
ィールド酸化膜から内方に離間して活性化領域内に形成
されているため、フィールド酸化膜付近には、ＭＯＳ型
トランジスタのドレインの不純物拡散層と半導体基板の
間に形成された空乏層が存在せず、空乏層の幅に変化が
なく、従ってＰＮ接合耐圧も変わらないため、リーク電
流が発生しない。
ースとドレインが形成された２つの不純物拡散層は、フ
ィールド酸化膜から内方に離間して活性化領域内に形成
されているため、フィールド酸化膜付近には、ＭＯＳ型
トランジスタのドレインの不純物拡散層と半導体基板の
間に形成された空乏層が存在せず、空乏層の幅に変化が
なく、従ってＰＮ接合耐圧も変わらないため、リーク電
流が発生しない。
【００１８】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【００１９】図１（ａ）は、本発明の実施形態に係る入
出力保護回路を示す平面図、（ｂ）は図１（ａ）のＸ−
Ｙ線断面図である。
出力保護回路を示す平面図、（ｂ）は図１（ａ）のＸ−
Ｙ線断面図である。
【００２０】図において、本発明に係る入出力保護回路
は、フィールド酸化膜３で区画された活性化領域２にＭ
ＯＳ型トランジスタを有し、該ＭＯＳ型トランジスタを
用いて外部サージ電圧から半導体装置を保護しようとす
るものである。
は、フィールド酸化膜３で区画された活性化領域２にＭ
ＯＳ型トランジスタを有し、該ＭＯＳ型トランジスタを
用いて外部サージ電圧から半導体装置を保護しようとす
るものである。
【００２１】以下、具体的に説明する。ＭＯＳ型トラン
ジスタのソースとドレインが形成された２つのＮ型不純
物拡散層５，６は、フィールド酸化膜３から内方に離間
して活性化領域２内に形成されており、さらに２つのＮ
型不純物拡散層５，６は、導電型の異なる半導体層、具
体的にはＰ型半導体基板１を介して向き合せに配設され
ている。２つの不純物拡散層５，６は、その中央部（ゲ
ートに相当する部分）にマスクを置いてイオン注入等に
よりＰ型半導体基板１に形成され、Ｐ型半導体基板１の
一部を導電型の異なる半導体層として向き合わせに配置
されることとなる。またＬ1は５〜１０μｍ，Ｌ2は１．
０μｍに設定することが望ましい。
ジスタのソースとドレインが形成された２つのＮ型不純
物拡散層５，６は、フィールド酸化膜３から内方に離間
して活性化領域２内に形成されており、さらに２つのＮ
型不純物拡散層５，６は、導電型の異なる半導体層、具
体的にはＰ型半導体基板１を介して向き合せに配設され
ている。２つの不純物拡散層５，６は、その中央部（ゲ
ートに相当する部分）にマスクを置いてイオン注入等に
よりＰ型半導体基板１に形成され、Ｐ型半導体基板１の
一部を導電型の異なる半導体層として向き合わせに配置
されることとなる。またＬ1は５〜１０μｍ，Ｌ2は１．
０μｍに設定することが望ましい。
【００２２】また前記マスクを置いた箇所には、ＭＯＳ
型トランジスタのゲートが設けられるが、本発明では、
そのゲートを設けずに、ゲート部分を電気的に浮遊させ
た構造としている。
型トランジスタのゲートが設けられるが、本発明では、
そのゲートを設けずに、ゲート部分を電気的に浮遊させ
た構造としている。
【００２３】したがって本発明の入出力保護回路は、Ｍ
ＯＳ型トランジスタのゲートが存在せずにゲートを電気
的に浮遊させ、ソースとドレインが形成された２つの不
純物拡散層５，６をフィールド酸化物３から一定距離Ｌ
1を隔てて活性化領域２内に設け、かつ２つの不純物拡
散層５，６の間に、導電型の異なる幅Ｌ2の半導体層１
を設けており、本発明で用いたＭＯＳ型トランジスタ
は、ソースのＮ型不純物拡散層５−Ｐ型半導体基板１−
ドレインのＮ型不純物拡散層６によるＮ+−Ｐ−Ｎ+のバ
イポーラ構造を有している。
ＯＳ型トランジスタのゲートが存在せずにゲートを電気
的に浮遊させ、ソースとドレインが形成された２つの不
純物拡散層５，６をフィールド酸化物３から一定距離Ｌ
1を隔てて活性化領域２内に設け、かつ２つの不純物拡
散層５，６の間に、導電型の異なる幅Ｌ2の半導体層１
を設けており、本発明で用いたＭＯＳ型トランジスタ
は、ソースのＮ型不純物拡散層５−Ｐ型半導体基板１−
ドレインのＮ型不純物拡散層６によるＮ+−Ｐ−Ｎ+のバ
イポーラ構造を有している。
【００２４】また、ソースのＮ型不純物拡散層５とＰ型
半導体基板１の間には空乏層Ｄ4が、ドレインのＮ型不
純物拡散層６とＰ型半導体基板１の間には空乏層Ｄ5が
形成される。また１０は層間絶縁膜であって、層間絶縁
膜１０上には、ソースの不純物拡散層５を接地に接続さ
せる金属配線層（Ａｌ配線層）１１と、ドレインの不純
物拡散層６を保護対象の半導体装置の入力側及び／又は
出力側に接続する金属配線層（Ａｌ配線層）１２とが形
成されている。
半導体基板１の間には空乏層Ｄ4が、ドレインのＮ型不
純物拡散層６とＰ型半導体基板１の間には空乏層Ｄ5が
形成される。また１０は層間絶縁膜であって、層間絶縁
膜１０上には、ソースの不純物拡散層５を接地に接続さ
せる金属配線層（Ａｌ配線層）１１と、ドレインの不純
物拡散層６を保護対象の半導体装置の入力側及び／又は
出力側に接続する金属配線層（Ａｌ配線層）１２とが形
成されている。
【００２５】本発明のＭＯＳ型トランジスタを有する入
出力保護回路にＥＳＤなどの外部サージ電圧が印加した
場合、つまり入出力端子に正の高電圧が印加された場
合、保護抵抗を介してドレインの不純物拡散層６に高電
圧が加わる。
出力保護回路にＥＳＤなどの外部サージ電圧が印加した
場合、つまり入出力端子に正の高電圧が印加された場
合、保護抵抗を介してドレインの不純物拡散層６に高電
圧が加わる。
【００２６】保護対象の半導体装置が例えばＭＩＳ型ト
ランジスタである場合、ＭＩＳ型トランジスタのゲート
とＰ型半導体基板の間の絶縁破壊耐圧であるＶGateに比
べて、ＭＩＳ型トランジスタの入出力端子に接続される
本発明のＭＯＳ型トランジスタにおけるドレインのＮ型
不純物拡散層６とＰ型半導体基板１の間のＮＰ接合耐圧
であるＶnp4が低いため、ＮＰ接合が導通し、従って本
発明のＭＯＳ型トランジスタは、ゲート浮遊のＮＰＮバ
イポーラトランジスタとして導通することとなる。
ランジスタである場合、ＭＩＳ型トランジスタのゲート
とＰ型半導体基板の間の絶縁破壊耐圧であるＶGateに比
べて、ＭＩＳ型トランジスタの入出力端子に接続される
本発明のＭＯＳ型トランジスタにおけるドレインのＮ型
不純物拡散層６とＰ型半導体基板１の間のＮＰ接合耐圧
であるＶnp4が低いため、ＮＰ接合が導通し、従って本
発明のＭＯＳ型トランジスタは、ゲート浮遊のＮＰＮバ
イポーラトランジスタとして導通することとなる。
【００２７】フィールド酸化膜３内へホットエレクトロ
ンンが注入して見かけ上ドレインの不純物層６の近傍の
フィールド酸化膜３直下の基板アクセプタ濃度が上昇す
る。
ンンが注入して見かけ上ドレインの不純物層６の近傍の
フィールド酸化膜３直下の基板アクセプタ濃度が上昇す
る。
【００２８】しかし本発明では、ソース，ドレインの不
純物拡散層５，６は、フィールド酸化膜３から一定の距
離（Ｌ1）を隔てているため、その基板アクセプタ濃度
が上昇する現象によってドレインの不純物拡散層６とＰ
型半導体基板１の間に形成された空乏層Ｄ5の幅が狭く
ならず、従ってＰＮ接合耐圧も変わらないこととなり、
これにより特性変動及びリーク電流の発生は生じない。
純物拡散層５，６は、フィールド酸化膜３から一定の距
離（Ｌ1）を隔てているため、その基板アクセプタ濃度
が上昇する現象によってドレインの不純物拡散層６とＰ
型半導体基板１の間に形成された空乏層Ｄ5の幅が狭く
ならず、従ってＰＮ接合耐圧も変わらないこととなり、
これにより特性変動及びリーク電流の発生は生じない。
【００２９】また本発明のＭＯＳ型トランジスタは、ゲ
ートが存在せず、ゲート部分が電気的に浮遊しているた
め、ソース・ドレインの不純物拡散層５，６とゲートの
間に電界集中が発生することはなく、この部分の絶縁膜
が破壊されてショートするという事故を回避することが
できる。
ートが存在せず、ゲート部分が電気的に浮遊しているた
め、ソース・ドレインの不純物拡散層５，６とゲートの
間に電界集中が発生することはなく、この部分の絶縁膜
が破壊されてショートするという事故を回避することが
できる。
【００３０】以上のことからして本発明では、外部サー
ジ電圧に対して、耐性の優れた信頼性の高いデバイスを
提供することができる。
ジ電圧に対して、耐性の優れた信頼性の高いデバイスを
提供することができる。
【００３１】尚、本発明は、公知のＣＭＯＳ半導体装置
の製造方法を用いることにより実現できる。
の製造方法を用いることにより実現できる。
【００３２】
【発明の効果】以上のように本発明によれば、ゲートを
電気的に浮遊させた構造により、ゲートに電界が集中す
ることを回避できる。
電気的に浮遊させた構造により、ゲートに電界が集中す
ることを回避できる。
【００３３】さらに入出力保護回路のＭＯＳ型トランジ
スタにおけるソース・ドレインの不純物拡散層をフィー
ルド酸化膜から一定の距離を隔てて設けることにより、
フィールド酸化膜へのホットエレクトロン注入によっ
て、ソース・ドレインの不純物拡散層と半導体基板の間
に形成された空乏層が悪影響を受けず、リーク電流の発
生をなくすことができる。
スタにおけるソース・ドレインの不純物拡散層をフィー
ルド酸化膜から一定の距離を隔てて設けることにより、
フィールド酸化膜へのホットエレクトロン注入によっ
て、ソース・ドレインの不純物拡散層と半導体基板の間
に形成された空乏層が悪影響を受けず、リーク電流の発
生をなくすことができる。
【図１】（ａ）は、本発明の一実施形態を示す平面図、
（ｂ）は、（ａ）のＸ−Ｙ線断面図である。
（ｂ）は、（ａ）のＸ−Ｙ線断面図である。
【図２】（ａ）は、従来例を示す平面図、（ｂ）は、
（ａ）のＸ’−Ｙ’線断面図である。
（ａ）のＸ’−Ｙ’線断面図である。
【図３】図２（ｂ）の符号１３部分を拡大した、フィー
ルド酸化膜とＮ型不純物拡散層との界面領域を示す拡大
断面図である。
ルド酸化膜とＮ型不純物拡散層との界面領域を示す拡大
断面図である。
【図４】一般的な入出力保護回路を示す回路図である。
１ Ｐ型半導体基板 ２ 活性化領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ 接地端子に接続されたＮ型不純物拡散層 ６ 入出力端子に接続されたＮ型不純物拡散層 ７ ゲート電極 ８ 接地端子とＮ型不純物拡散層を接続するコンタクト ９ 入出力端子とＮ型不純物拡散層を接続するコンタク
ト １０ 層間絶縁膜 １１ 接地端子に接続される金属配線層（Ａｌ配線層） １２ 入出力端子に接続される金属配線層（Ａｌ配線
層） １３ フィールド酸化膜とＮ型不純物拡散層との界面領
域 ＴＲ，ＴＲV，ＴＲG ＭＯＳトランジスタ Ｒ 保護抵抗 Ｌ フィールド酸化膜とＮ型不純物拡散層間距離 Ｐ 入出力端子 Ｄ4 接地端子に接続されたＮ型不純物拡散層−Ｐ型半
導体基板間の空乏層 Ｄ5 入出力端子に接続されたＮ型不純物拡散層−Ｐ型
半導体基板間の空乏層
ト １０ 層間絶縁膜 １１ 接地端子に接続される金属配線層（Ａｌ配線層） １２ 入出力端子に接続される金属配線層（Ａｌ配線
層） １３ フィールド酸化膜とＮ型不純物拡散層との界面領
域 ＴＲ，ＴＲV，ＴＲG ＭＯＳトランジスタ Ｒ 保護抵抗 Ｌ フィールド酸化膜とＮ型不純物拡散層間距離 Ｐ 入出力端子 Ｄ4 接地端子に接続されたＮ型不純物拡散層−Ｐ型半
導体基板間の空乏層 Ｄ5 入出力端子に接続されたＮ型不純物拡散層−Ｐ型
半導体基板間の空乏層
Claims (3)
- 【請求項１】 フィールド酸化膜で区画された活性化領
域にＭＯＳ型トランジスタを有し、該ＭＯＳ型トランジ
スタを用いて外部サージ電圧から半導体装置を保護する
入出力保護回路であって、ＭＯＳ型トランジスタのソー
スとドレインが形成された２つの不純物拡散層は、前記
フィールド酸化膜から内方に離間して前記活性化領域内
に形成され、さらに２つの不純物拡散層は、相互間に導
電型の異なる半導体層を介して向き合せに配設され、か
つ、前記ＭＯＳ型トランジスタは、ゲートを排除してゲ
ートを電気的に浮遊させたものであることを特徴とする
入出力保護回路。 - 【請求項２】 前記ＭＯＳ型トランジスタのソースは、
接地に接続されるものであることを特徴とする請求項１
に記載の入出力保護回路。 - 【請求項３】 前記ＭＯＳ型トランジスタのドレイン
は、保護すべき半導体装置の入力側及び／又は出力側に
接続されるものであることを特徴とする請求項１に記載
の入出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088149A JP3017083B2 (ja) | 1996-04-10 | 1996-04-10 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8088149A JP3017083B2 (ja) | 1996-04-10 | 1996-04-10 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283711A JPH09283711A (ja) | 1997-10-31 |
| JP3017083B2 true JP3017083B2 (ja) | 2000-03-06 |
Family
ID=13934886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8088149A Expired - Fee Related JP3017083B2 (ja) | 1996-04-10 | 1996-04-10 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017083B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065705B2 (ja) * | 1989-08-11 | 1994-01-19 | 株式会社東芝 | 半導体集積回路装置 |
-
1996
- 1996-04-10 JP JP8088149A patent/JP3017083B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283711A (ja) | 1997-10-31 |
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