JPH0828426B2 - Ｉｇｆｅｔ集積回路の静電放電からの保護 - Google Patents
Ｉｇｆｅｔ集積回路の静電放電からの保護Info
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- JPH0828426B2 JPH0828426B2 JP61505026A JP50502686A JPH0828426B2 JP H0828426 B2 JPH0828426 B2 JP H0828426B2 JP 61505026 A JP61505026 A JP 61505026A JP 50502686 A JP50502686 A JP 50502686A JP H0828426 B2 JPH0828426 B2 JP H0828426B2
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Description
【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は絶縁ゲート電界効果形トランジスタ（insula
ted gate field effect transistor、IGFET）集積回路
を静電放電（electrostatic discharge、ESD）から保護
することに関する。
ted gate field effect transistor、IGFET）集積回路
を静電放電（electrostatic discharge、ESD）から保護
することに関する。
2.先行技術の説明 集積回路の静電放電からの保護は集積回路（integrat
ed circuit、IC）設計の重要な一面となっている。しば
しば双極ICに対するESD保護が、典型的には、ダイオー
ド、つまり保護双極トランジスタにて提供される。しか
し、ESD保護は、特に、ICの入力端子の所に過多の電圧
が存在するとき降伏を受けやすいゲート絶縁体、典型的
には、酸化物を持つ絶縁ゲートICに対して重要である。
このゲート絶縁体降伏電圧は、典型的には、100ボルト
以下であり、最近の設計では20ボルトの場合もある。未
来の高密度IC設計においてゲート絶縁体の厚さがますま
す小さくされると、この降伏電圧はますます小さくな
る。一方、静電電圧は集積回路の製造あるいはその後の
取り扱いの際に1000ボルト以上に達することがある。従
って、入力保護構造を使用しないかぎり絶縁ゲート電界
効果形トランジスタの非常に高い入力インピーダンスが
破壊的な降伏を誘発する可能性が非常に大きい。
ed circuit、IC）設計の重要な一面となっている。しば
しば双極ICに対するESD保護が、典型的には、ダイオー
ド、つまり保護双極トランジスタにて提供される。しか
し、ESD保護は、特に、ICの入力端子の所に過多の電圧
が存在するとき降伏を受けやすいゲート絶縁体、典型的
には、酸化物を持つ絶縁ゲートICに対して重要である。
このゲート絶縁体降伏電圧は、典型的には、100ボルト
以下であり、最近の設計では20ボルトの場合もある。未
来の高密度IC設計においてゲート絶縁体の厚さがますま
す小さくされると、この降伏電圧はますます小さくな
る。一方、静電電圧は集積回路の製造あるいはその後の
取り扱いの際に1000ボルト以上に達することがある。従
って、入力保護構造を使用しないかぎり絶縁ゲート電界
効果形トランジスタの非常に高い入力インピーダンスが
破壊的な降伏を誘発する可能性が非常に大きい。
この保護構造は後に幾つかの例えば説明されるように
周知であるが、さらに向上された構造（デバイス）に対
する需要がある。本発明の目的はこれを提供することに
ある。
周知であるが、さらに向上された構造（デバイス）に対
する需要がある。本発明の目的はこれを提供することに
ある。
発明の要約 本発明は絶縁ゲート電界効果形トランジスタにて実現
された集積回路とともに使用されるESD保護構造を提供
する。本構造はある任意の極性の過多の電圧に対する保
護を逆バイアス アバランシ降伏に依存し、反対の極性
の電圧に対する保護をこのダイオードの順バイアス通電
に依存する。このダイオードをそのベースの大部分の上
を延びる導電ゲート（例えば金属）をもたない横形双極
トランジスタ内に形成し、これによって入力電圧に起因
する電界効果チャネルの生成を実質的に避けることがで
きる。別の方法としては、このダイオードは２−ダイオ
ード デバイスのサブシスト（subsist）とすることも
できる。このダイオードはダイオードの総面積に対する
円周をできるだけ小さくするために幅に対して大きな長
さを持つ。ダイオードを長さの大部分に沿ってコンタク
トすることによってESDの際のホットスポットが回避さ
れ保護効果が向上される。
された集積回路とともに使用されるESD保護構造を提供
する。本構造はある任意の極性の過多の電圧に対する保
護を逆バイアス アバランシ降伏に依存し、反対の極性
の電圧に対する保護をこのダイオードの順バイアス通電
に依存する。このダイオードをそのベースの大部分の上
を延びる導電ゲート（例えば金属）をもたない横形双極
トランジスタ内に形成し、これによって入力電圧に起因
する電界効果チャネルの生成を実質的に避けることがで
きる。別の方法としては、このダイオードは２−ダイオ
ード デバイスのサブシスト（subsist）とすることも
できる。このダイオードはダイオードの総面積に対する
円周をできるだけ小さくするために幅に対して大きな長
さを持つ。ダイオードを長さの大部分に沿ってコンタク
トすることによってESDの際のホットスポットが回避さ
れ保護効果が向上される。
図面の簡単な説明 第１図は先行技術による２−ダイオードの保護構造を示
し； 第２図は先行技術による金属ゲート電界効果形トランジ
スタ保護構造を示し； 第３図は第２図の構造の断面図を示し； 第４図は本発明の１つの実施態様の平面図を示し； 第５図は第４図の横形トランジスタ実施態様の断面図を
示し； 第６図は本発明によるダイオード実施態様の平面図を示
し、そして 第７図は第６図のダイオード実施態様の断面図を示す。
し； 第２図は先行技術による金属ゲート電界効果形トランジ
スタ保護構造を示し； 第３図は第２図の構造の断面図を示し； 第４図は本発明の１つの実施態様の平面図を示し； 第５図は第４図の横形トランジスタ実施態様の断面図を
示し； 第６図は本発明によるダイオード実施態様の平面図を示
し、そして 第７図は第６図のダイオード実施態様の断面図を示す。
詳細な説明 先行技術による保護構造はICの入力回路に接続された
２つのダイオードを使用する（第１図参照）。片方のダ
イオードの陰極（ｎタイプ半導体）が正の電源電圧（VC
C）に接続され、他方の陽極（ｐタイプ半導体）が負の
電源電圧（VSS）に接続される。導体15、16が示される
が、これらは誘電層を貫通する窓17、18を介して下側の
保護リング領域にコンタクトする。個々の保護リングは
対応するダイオードの上側のドーブされた領域と同一の
導電タイプのドープされた半導体領域である。保護領域
は、通常、動作におけるラッチアップを防止するためCM
OS設計内に含まれるが、ある場合、例えば、NMOS設計の
場合は省略することもできる。これらダイオードは、IC
が動作されたとき、ボンドパッド10の所の入力電圧が電
源電圧に対して１ダイオード電圧降下、シリコン、ダイ
オードの場合は約0.7ボルトを越えて負あるいは正とな
ると通電する。ただし、あるタイプのICはこれら限界を
越える入力信号にて動作するように設計される。例え
ば、相補形金属酸化物半導体（CMOS）ICは５ボルトの公
称電源電圧にて動作するように設計され、７ボルトとい
う高い入力信号電圧を許容することが必要とされる。第
１図の保護構造ではこの場合ダイオード12が通電するこ
ととなるが、これは多くの場合、望ましくない。
２つのダイオードを使用する（第１図参照）。片方のダ
イオードの陰極（ｎタイプ半導体）が正の電源電圧（VC
C）に接続され、他方の陽極（ｐタイプ半導体）が負の
電源電圧（VSS）に接続される。導体15、16が示される
が、これらは誘電層を貫通する窓17、18を介して下側の
保護リング領域にコンタクトする。個々の保護リングは
対応するダイオードの上側のドーブされた領域と同一の
導電タイプのドープされた半導体領域である。保護領域
は、通常、動作におけるラッチアップを防止するためCM
OS設計内に含まれるが、ある場合、例えば、NMOS設計の
場合は省略することもできる。これらダイオードは、IC
が動作されたとき、ボンドパッド10の所の入力電圧が電
源電圧に対して１ダイオード電圧降下、シリコン、ダイ
オードの場合は約0.7ボルトを越えて負あるいは正とな
ると通電する。ただし、あるタイプのICはこれら限界を
越える入力信号にて動作するように設計される。例え
ば、相補形金属酸化物半導体（CMOS）ICは５ボルトの公
称電源電圧にて動作するように設計され、７ボルトとい
う高い入力信号電圧を許容することが必要とされる。第
１図の保護構造ではこの場合ダイオード12が通電するこ
ととなるが、これは多くの場合、望ましくない。
第２図のもう１つの保護製造は保護要素として電界効
果形トランジスタを使用する。ｎ−チャネル デバイス
の場合は、このトランジスタは入力電圧がトランジスタ
のしきい値、通常は20から80ボルトより正となると通電
する。これは高い正の入力電圧を許容し、しかも保護機
能を供給する。負の入力電圧はドレイン領域（21）とそ
の下側の基板によって形成されるダイオードによって制
限される。ｐ−チャネル デバイスが類似の方法にて保
護する。第１図及び第２図の両方の方法において、入力
と保護デバイスの間に抵抗体が置かれる。
果形トランジスタを使用する。ｎ−チャネル デバイス
の場合は、このトランジスタは入力電圧がトランジスタ
のしきい値、通常は20から80ボルトより正となると通電
する。これは高い正の入力電圧を許容し、しかも保護機
能を供給する。負の入力電圧はドレイン領域（21）とそ
の下側の基板によって形成されるダイオードによって制
限される。ｐ−チャネル デバイスが類似の方法にて保
護する。第１図及び第２図の両方の方法において、入力
と保護デバイスの間に抵抗体が置かれる。
第２図の保護トランジスタの比較的高いしきい値電圧
はそのゲートをガラス及び／あるいは電界酸化物を含む
比較的厚い誘電層の上に位置することによって達成され
る。第３図は示されるように、ゲート30は典型的には金
属導体レベルの部分から形成される。このゲートはガラ
ス層（37）の一部を覆うが、ガラス層（37）は電界酸化
物領域32を覆う。この電界酸化物領域はドレイン33とソ
ース34との間の領域35を覆う。ここで、このチャネルは
正の電圧をゲートに加えることによって生成される。図
示される如く、ゲート導体30はまたガラス層31を貫通す
る窓を通じてドレイン33にコンタクトする。コンタクト
窓をドレインからオフセットし、ゲートとドレインを導
通ポリシリコン リンクにて接続する方法も知られてい
る。後者の方法はESDの高い電流サージが発生したと
き、ゲート導体、典型的にはアルミニウムがドレイン領
域を通じて基板36に“スパイク（spike）”する可能性
を減らす。金属導体39は保護トランジスタのソースを電
源電圧端子、典型的には、VSSに接続する。
はそのゲートをガラス及び／あるいは電界酸化物を含む
比較的厚い誘電層の上に位置することによって達成され
る。第３図は示されるように、ゲート30は典型的には金
属導体レベルの部分から形成される。このゲートはガラ
ス層（37）の一部を覆うが、ガラス層（37）は電界酸化
物領域32を覆う。この電界酸化物領域はドレイン33とソ
ース34との間の領域35を覆う。ここで、このチャネルは
正の電圧をゲートに加えることによって生成される。図
示される如く、ゲート導体30はまたガラス層31を貫通す
る窓を通じてドレイン33にコンタクトする。コンタクト
窓をドレインからオフセットし、ゲートとドレインを導
通ポリシリコン リンクにて接続する方法も知られてい
る。後者の方法はESDの高い電流サージが発生したと
き、ゲート導体、典型的にはアルミニウムがドレイン領
域を通じて基板36に“スパイク（spike）”する可能性
を減らす。金属導体39は保護トランジスタのソースを電
源電圧端子、典型的には、VSSに接続する。
第２図及び第３図の“金属ゲート（metal gate）”に
よって提供される保護に加えて、この金属ゲート デバ
イスと平行して寄生双極トランジスタが存在する。つま
り、領域33、35、及び34はそれぞれ横形npn双極トラン
ジスタのコレクタ、ベース、及びエミッタに対応する。
図示される構造の場合は、高い正の電圧においてコレク
タからエミッタに通電が起こる。この寄生双極トランジ
スタ効果を金属ゲート電界効果デバイスとともに得るこ
とは、追加のESD保護を提供する目的上必要であるとは
明白であると信じられている。
よって提供される保護に加えて、この金属ゲート デバ
イスと平行して寄生双極トランジスタが存在する。つま
り、領域33、35、及び34はそれぞれ横形npn双極トラン
ジスタのコレクタ、ベース、及びエミッタに対応する。
図示される構造の場合は、高い正の電圧においてコレク
タからエミッタに通電が起こる。この寄生双極トランジ
スタ効果を金属ゲート電界効果デバイスとともに得るこ
とは、追加のESD保護を提供する目的上必要であるとは
明白であると信じられている。
入力デバイスの保護が必要であることはよく認識され
ているが、出力デバイスもESD損傷を受けることが知ら
れている。トランジスタ サイズを大きくし、ソース及
びドレイン領域へのコンタクト窓を均一の間隔にするこ
とによって、出力トランジスタのESD損傷に対する抵抗
が増すことが発見されている。これに関しては、電気的
オーバストレス／静電放電シンポジュウム議事録（Elec
trical Overstrss/Electrostaic Discharge Symposium
Proceedings）、ページ179（1984年）に記載のL.F.デチ
ャロ（L.F.De Chiaro）により論文〔デバイスのESDサス
セプティビリティ テスト及び設計ハードニング（Devi
ce ESD Susceptibility Testing and Design Hardenin
g）〕を参照すること。しかし、大きなデバイス サイ
ズは、通常は、入力キャパシタンスをできるだけ小さく
するために入力保護デバイスにおいては避けられる。
ているが、出力デバイスもESD損傷を受けることが知ら
れている。トランジスタ サイズを大きくし、ソース及
びドレイン領域へのコンタクト窓を均一の間隔にするこ
とによって、出力トランジスタのESD損傷に対する抵抗
が増すことが発見されている。これに関しては、電気的
オーバストレス／静電放電シンポジュウム議事録（Elec
trical Overstrss/Electrostaic Discharge Symposium
Proceedings）、ページ179（1984年）に記載のL.F.デチ
ャロ（L.F.De Chiaro）により論文〔デバイスのESDサス
セプティビリティ テスト及び設計ハードニング（Devi
ce ESD Susceptibility Testing and Design Hardenin
g）〕を参照すること。しかし、大きなデバイス サイ
ズは、通常は、入力キャパシタンスをできるだけ小さく
するために入力保護デバイスにおいては避けられる。
以下の詳細な説明はIGFET集積回路の入力を静電放電
から保護するめの向上された方法に関する。本発明は保
護要素として使用される金属ゲート電界効果形トランジ
スタの金属ゲートを省くことによって保護が向上される
という信じがたい発明に基づく。結果として、以前は寄
生双極トランジスタとみなされていたものが保護要素と
して使用される。本発明による構造は別の方法として過
多のホットスポットを避けるような方法にて形成された
ダイオードのアバランシ降伏を使用し実現することもで
きる。
から保護するめの向上された方法に関する。本発明は保
護要素として使用される金属ゲート電界効果形トランジ
スタの金属ゲートを省くことによって保護が向上される
という信じがたい発明に基づく。結果として、以前は寄
生双極トランジスタとみなされていたものが保護要素と
して使用される。本発明による構造は別の方法として過
多のホットスポットを避けるような方法にて形成された
ダイオードのアバランシ降伏を使用し実現することもで
きる。
第４図には本発明の構造を使用する集積回路部分の平
面図が示される。金属ボンドパッド400は後にICをパッ
ケージ端子にワイヤーボンディングするための位置とし
て機能する。金属導体401はボンドパッドをコレクタ窓4
02の列に接続する。この窓は誘導層を貫通して下側のド
ープされた半導体領域、つまり寄生双極トランジスタの
“コレクタ”に延びる。この例においては、このコレク
タはｎ−タイプの半導体材質である。この金属導体は斜
線を与えられた領域403内のコレクタの幅に相当する部
分を覆う。このコレクタに隣接する反対のドーピング
タイプ（例えば、ｐ−タイプ）の半導体材質の領域（40
4）は寄生双極トランジスタの“ベース”を形成する。
金属導体領域403はベース領域404の上を延びないことに
注意する。このベースに隣接して“エミッタ（ｎ−タイ
プ）半導体領域405が存在する。図示されるごとく、こ
のベースとエミッタはコレクタを中心に互いに対称であ
ることに注意する。これはコレクタの周辺領域を最大限
に利用するために必要である。ただし、非対称構造も可
能である。エミッタ領域405はコンタクト窓406を介して
電源端子に接続される。この端子に供給される電源電圧
は正（VCC）でもあるいは負（VSS）でもあり得る。保護
されるIC入力回路はリンク407を介してボンドパッドに
接続される。リンク407は典型的には100から10.000オー
ムの範囲、この場合は1400オームの抵抗体である。
面図が示される。金属ボンドパッド400は後にICをパッ
ケージ端子にワイヤーボンディングするための位置とし
て機能する。金属導体401はボンドパッドをコレクタ窓4
02の列に接続する。この窓は誘導層を貫通して下側のド
ープされた半導体領域、つまり寄生双極トランジスタの
“コレクタ”に延びる。この例においては、このコレク
タはｎ−タイプの半導体材質である。この金属導体は斜
線を与えられた領域403内のコレクタの幅に相当する部
分を覆う。このコレクタに隣接する反対のドーピング
タイプ（例えば、ｐ−タイプ）の半導体材質の領域（40
4）は寄生双極トランジスタの“ベース”を形成する。
金属導体領域403はベース領域404の上を延びないことに
注意する。このベースに隣接して“エミッタ（ｎ−タイ
プ）半導体領域405が存在する。図示されるごとく、こ
のベースとエミッタはコレクタを中心に互いに対称であ
ることに注意する。これはコレクタの周辺領域を最大限
に利用するために必要である。ただし、非対称構造も可
能である。エミッタ領域405はコンタクト窓406を介して
電源端子に接続される。この端子に供給される電源電圧
は正（VCC）でもあるいは負（VSS）でもあり得る。保護
されるIC入力回路はリンク407を介してボンドパッドに
接続される。リンク407は典型的には100から10.000オー
ムの範囲、この場合は1400オームの抵抗体である。
本発明の１つの重要な面はコレクタの長さ（Ｋ）がコ
レクタの幅（Ｗ）より非常に大きなことである。少なく
とも５、好ましくは少なくとも10の長さに対する幅の比
（L/W）が推奨される。もう１つの重要なことは、コレ
クタが入力導体によって実質的にコレクタの全長（Ｌ）
に沿ってコンタクトされることである。これは図示され
るようにリングラフィック整合を助けるため複数のコン
タクト窓を使用することによって達成される。別の方法
として、１つあるいは少数のコンタクト窓を使用するこ
ともできる。
レクタの幅（Ｗ）より非常に大きなことである。少なく
とも５、好ましくは少なくとも10の長さに対する幅の比
（L/W）が推奨される。もう１つの重要なことは、コレ
クタが入力導体によって実質的にコレクタの全長（Ｌ）
に沿ってコンタクトされることである。これは図示され
るようにリングラフィック整合を助けるため複数のコン
タクト窓を使用することによって達成される。別の方法
として、１つあるいは少数のコンタクト窓を使用するこ
ともできる。
この保護デバイスは実質的に保護トランジスタを取り
巻く窓408を通じてコンタクトされるドープされた（ｎ
−タイプ）半導体材質のガードリング領域を含む。これ
ら窓はこのドープされたガードリング領域を電源端子に
接続する。この電源端子は、ｎ−タイプガートリング場
合は正（VCC）の電圧端子である。
巻く窓408を通じてコンタクトされるドープされた（ｎ
−タイプ）半導体材質のガードリング領域を含む。これ
ら窓はこのドープされたガードリング領域を電源端子に
接続する。この電源端子は、ｎ−タイプガートリング場
合は正（VCC）の電圧端子である。
第５図は第４図の線４−４に沿う断面図を示す。ここ
では、図面を簡潔にするために、“エミッタ”へのコン
タクト窓の１つの列のみが示される。すなわち、エミッ
タ領域405は第４図に示されているように領域404からガ
ードリング領域までの間の領域に形成され、ガードリン
グ領域側の表面上に形成されたコンタクト窓406を有す
る電極によって電源に接続されるものであるが、第５図
では第４図に示されている領域404とコンタクト窓406を
有する電源領域との間にあるエミッタ領域は省略されて
いる。半導体本体500は典型的には基板あるいは基板上
に成長されたエピタキシャル層である。ｐ−タブ領域50
1及びｎ−タブ領域502、503が半導体本体内に形成され
る。シリコン半導体本体内にタブ領域を形成するための
１つの適当な構造が本発明と協同譲渡の合衆国特許第4,
435,896号に開示される。ｐ−タブ領域内にはコレクタ
領域504、及びエミッタ領域505、506が形成されるが、
この例ではｎ＋タイプの半導体領域である。コレクタ領
域504は個々のエミッタ領域から“ベース”領域（ｐ）
によって分離される。このベース領域は電界酸化物領域
507、508によって覆われる。先行技術による金属ゲート
構造においては、第３図に示されるように入力導体50
9、典型的にはアルミニウムが電界酸化物領域507、508
及びガラス領域510、511上を延びる。しかし、本発明に
よる構造においては、入力導体はコレクタとエミッタ
ドープ領域を分離するベース領域の上のこの絶縁体の上
を延びない。入力導体509は望ましくはコレクタ504に領
域504を通じてのアルミニウム“スパイキング（spikin
g）を抑えるために領域504のエッジから離れた所でコン
タクトするようにされる。追加されるキャパシタンスを
できるだけ小さくするために、入力導体509の上側部分
は（ｎ＋）ドープされたコレクタ領域504を越えて横方
向に延びないようにされる。本発明によるエミッタは導
体512、513を介して電源電圧、VCCあるいはVSSに接続さ
れる。ガードリング領域502、503はドープされた（ｎ
＋）領域514、515にコンタクトされ、導体516、517によ
って正の電源（VCC）端子に接続される。上述した第５
図に示される構成において、半導体領域504は請求の範
囲に記載されている第１の半導体領域に対応し、半導体
領域505、506は請求の範囲に記載されている第２の半導
体領域に対応する。
では、図面を簡潔にするために、“エミッタ”へのコン
タクト窓の１つの列のみが示される。すなわち、エミッ
タ領域405は第４図に示されているように領域404からガ
ードリング領域までの間の領域に形成され、ガードリン
グ領域側の表面上に形成されたコンタクト窓406を有す
る電極によって電源に接続されるものであるが、第５図
では第４図に示されている領域404とコンタクト窓406を
有する電源領域との間にあるエミッタ領域は省略されて
いる。半導体本体500は典型的には基板あるいは基板上
に成長されたエピタキシャル層である。ｐ−タブ領域50
1及びｎ−タブ領域502、503が半導体本体内に形成され
る。シリコン半導体本体内にタブ領域を形成するための
１つの適当な構造が本発明と協同譲渡の合衆国特許第4,
435,896号に開示される。ｐ−タブ領域内にはコレクタ
領域504、及びエミッタ領域505、506が形成されるが、
この例ではｎ＋タイプの半導体領域である。コレクタ領
域504は個々のエミッタ領域から“ベース”領域（ｐ）
によって分離される。このベース領域は電界酸化物領域
507、508によって覆われる。先行技術による金属ゲート
構造においては、第３図に示されるように入力導体50
9、典型的にはアルミニウムが電界酸化物領域507、508
及びガラス領域510、511上を延びる。しかし、本発明に
よる構造においては、入力導体はコレクタとエミッタ
ドープ領域を分離するベース領域の上のこの絶縁体の上
を延びない。入力導体509は望ましくはコレクタ504に領
域504を通じてのアルミニウム“スパイキング（spikin
g）を抑えるために領域504のエッジから離れた所でコン
タクトするようにされる。追加されるキャパシタンスを
できるだけ小さくするために、入力導体509の上側部分
は（ｎ＋）ドープされたコレクタ領域504を越えて横方
向に延びないようにされる。本発明によるエミッタは導
体512、513を介して電源電圧、VCCあるいはVSSに接続さ
れる。ガードリング領域502、503はドープされた（ｎ
＋）領域514、515にコンタクトされ、導体516、517によ
って正の電源（VCC）端子に接続される。上述した第５
図に示される構成において、半導体領域504は請求の範
囲に記載されている第１の半導体領域に対応し、半導体
領域505、506は請求の範囲に記載されている第２の半導
体領域に対応する。
一例としての実施態様から本発明の長所が理解でき
る。テーブルＩに示される造作の厚さ及びテーブルIIに
示されるドーピングレベルを持つ動的直接アクセス メ
モリ（DRAM）が製造された。これら値は保護される（ｎ
−チャネル）入力トランジスタに対する値と同一であ
り、同一プロセスにて製造されたことに注意する。
る。テーブルＩに示される造作の厚さ及びテーブルIIに
示されるドーピングレベルを持つ動的直接アクセス メ
モリ（DRAM）が製造された。これら値は保護される（ｎ
−チャネル）入力トランジスタに対する値と同一であ
り、同一プロセスにて製造されたことに注意する。
このメモリ セルには保護トランジスタと同一プロセ
スにて形成されたｎ−チャネル アクセス トランジス
タが使用された。従って、このアクセス トランジスタ
は第５図に示される保護デバイスのコレクタ／エミッタ
領域と同一のドーピング レベル及び深さのソース／ド
レイン領域を持つ。このアクリル トランジスタのゲー
ト酸化物降伏電圧は約20ボルトであり、保護ダイオード
のアバランシ降伏は約＋14ボルトの所で起る。ここでこ
の電圧は両方とも負の電源電圧VSSを基準とするもので
ある。負の入力電圧に対する保護は領域504、501間のｐ
−ｎ接合を通じての順バイアス通電によって得られる。
第３図の金属ゲート保護デバイスがテストされた。ここ
でチャネル幅（第４図内の寸法Ｌ）は154マイクロメー
トル、そしてチャネル長（第３図のソース／ドレイン領
域33及び34からの横方向の距離）は４ミクロンメートル
とされた。コレクタの幅（第５図における寸法Ｗ）は10
マイクロメートルとされた。第５図に示される双極保護
デバイスもテストされた。前の寸法はその他は同一とさ
れ、また金属ゲート デバイスと本発明による双極デバ
イスのドーピングは同一とされた。驚くことに、第５図
の本発明による双極デバイスは第３図の金属ゲート デ
バイスより高いESD損傷しきい値電圧を持つことが発見
された。これら結果は今のところ、金属ゲートデバイス
のチャネル内に生成される電界チャネルの表面領域にES
D電流が流れるのを制限する傾向を持つためではないか
と考えられている。この傾向は第３図のドレイン領域33
のチャネル エッジの所にホットスポットを生成し損傷
を与える。一方、第５図に示されるように金属ゲートを
省くと、コレクタ領域504の周辺領域の大きな部分が通
電する。
スにて形成されたｎ−チャネル アクセス トランジス
タが使用された。従って、このアクセス トランジスタ
は第５図に示される保護デバイスのコレクタ／エミッタ
領域と同一のドーピング レベル及び深さのソース／ド
レイン領域を持つ。このアクリル トランジスタのゲー
ト酸化物降伏電圧は約20ボルトであり、保護ダイオード
のアバランシ降伏は約＋14ボルトの所で起る。ここでこ
の電圧は両方とも負の電源電圧VSSを基準とするもので
ある。負の入力電圧に対する保護は領域504、501間のｐ
−ｎ接合を通じての順バイアス通電によって得られる。
第３図の金属ゲート保護デバイスがテストされた。ここ
でチャネル幅（第４図内の寸法Ｌ）は154マイクロメー
トル、そしてチャネル長（第３図のソース／ドレイン領
域33及び34からの横方向の距離）は４ミクロンメートル
とされた。コレクタの幅（第５図における寸法Ｗ）は10
マイクロメートルとされた。第５図に示される双極保護
デバイスもテストされた。前の寸法はその他は同一とさ
れ、また金属ゲート デバイスと本発明による双極デバ
イスのドーピングは同一とされた。驚くことに、第５図
の本発明による双極デバイスは第３図の金属ゲート デ
バイスより高いESD損傷しきい値電圧を持つことが発見
された。これら結果は今のところ、金属ゲートデバイス
のチャネル内に生成される電界チャネルの表面領域にES
D電流が流れるのを制限する傾向を持つためではないか
と考えられている。この傾向は第３図のドレイン領域33
のチャネル エッジの所にホットスポットを生成し損傷
を与える。一方、第５図に示されるように金属ゲートを
省くと、コレクタ領域504の周辺領域の大きな部分が通
電する。
上の発見はESDの際にチップは通常電源に接続されな
いためある場合にはエミッタ領域（505、506）も省くこ
とができることを示唆する。従って、エミッタ領域は追
加のキャリヤを集める機能を持つが、これを含めること
は必ずしも必要でない。これは第５図の本発明による構
造によって保護されるメモリ チップ入力にESDテスト
電圧を加えることによって確認された。ただし、ここで
はVCC端子は切断され、従って、エミッタ導体512、513
は接続されなかった。もう１つの保護された入力端子は
アースされた。ESD損傷しきい値電圧は、人体モデル（h
uman body model）テストの場合の通常の手順でみられ
るVCC端子がアースされた場合と実質的に同一であるこ
とが発見された。
いためある場合にはエミッタ領域（505、506）も省くこ
とができることを示唆する。従って、エミッタ領域は追
加のキャリヤを集める機能を持つが、これを含めること
は必ずしも必要でない。これは第５図の本発明による構
造によって保護されるメモリ チップ入力にESDテスト
電圧を加えることによって確認された。ただし、ここで
はVCC端子は切断され、従って、エミッタ導体512、513
は接続されなかった。もう１つの保護された入力端子は
アースされた。ESD損傷しきい値電圧は、人体モデル（h
uman body model）テストの場合の通常の手順でみられ
るVCC端子がアースされた場合と実質的に同一であるこ
とが発見された。
これら結果はまた電流を分散させ、ホットスポットを
避けるためにコレクタ領域の大きな周辺領域を提供する
ことが重要であることを示唆する。これは本発明による
構造においては、望ましくない過多の入力キャパシタン
スを生成する過多の接合領域を避ける一方で保護接合を
長く細くすること、つまり、前述のごとく大きなL/W比
を持たせることによって達成される。
避けるためにコレクタ領域の大きな周辺領域を提供する
ことが重要であることを示唆する。これは本発明による
構造においては、望ましくない過多の入力キャパシタン
スを生成する過多の接合領域を避ける一方で保護接合を
長く細くすること、つまり、前述のごとく大きなL/W比
を持たせることによって達成される。
第４図の平面図においてはこの保護接合は真っすぐに
示されるが、他の構造も可能である。例えば、この接合
は空間を節約するためあるいは他の回路要素に適応する
ように曲げるあるいはＳ字型にすることもできる。従っ
て、接合の“長さ”は接合に沿う総経路長を意味し、
“幅”は接合の経路に沿う任意の点の断面の幅を意味す
る。
示されるが、他の構造も可能である。例えば、この接合
は空間を節約するためあるいは他の回路要素に適応する
ように曲げるあるいはＳ字型にすることもできる。従っ
て、接合の“長さ”は接合に沿う総経路長を意味し、
“幅”は接合の経路に沿う任意の点の断面の幅を意味す
る。
接合の１つの適当な位置は保護される入力のボンドパ
ッドの周辺の下である。第６図の平面図は上側の誘電材
質から解放された中心部分600、及び誘電キャップ、通
常はSiO2に覆われた外側部分601を持つ金属ボンドパッ
ドを示す。保護ダイオードは図面に向かってボンドパッ
ドの上側の周辺の下に横わり、図面に向って左及び右の
側を下に向って部分的に延びる。ダイオードの全長（L1
＋L2＋L3）は追加されるキャパシタンスを最小限に抑え
る一方で所望の保護が得られるように選択され、従っ
て、周辺の回りを示されるより多く延びる場合もあるい
は少なく延びる場合もある。このダイオードは下側のｐ
−タブ内に位置する領域602内にｎ＋を打ち込むことに
よって形成される。ボンドパッドとｎ＋ダイオード領域
との間のコンタクトは介在する誘電体（被着されたガラ
ス及び成長された二酸化ケイ素）の層を貫通する窓603
によって達成される。オプションとして、ｎ−タブ領域
604内に位置するｎ＋ガードリングを含め、コンタクト
窓605を介して正の電源（VCC）に接続することもでき
る。ボンドパッドは金属リンク607及び抵抗体Ｒを介し
てIC入力回路に結合される。
ッドの周辺の下である。第６図の平面図は上側の誘電材
質から解放された中心部分600、及び誘電キャップ、通
常はSiO2に覆われた外側部分601を持つ金属ボンドパッ
ドを示す。保護ダイオードは図面に向かってボンドパッ
ドの上側の周辺の下に横わり、図面に向って左及び右の
側を下に向って部分的に延びる。ダイオードの全長（L1
＋L2＋L3）は追加されるキャパシタンスを最小限に抑え
る一方で所望の保護が得られるように選択され、従っ
て、周辺の回りを示されるより多く延びる場合もあるい
は少なく延びる場合もある。このダイオードは下側のｐ
−タブ内に位置する領域602内にｎ＋を打ち込むことに
よって形成される。ボンドパッドとｎ＋ダイオード領域
との間のコンタクトは介在する誘電体（被着されたガラ
ス及び成長された二酸化ケイ素）の層を貫通する窓603
によって達成される。オプションとして、ｎ−タブ領域
604内に位置するｎ＋ガードリングを含め、コンタクト
窓605を介して正の電源（VCC）に接続することもでき
る。ボンドパッドは金属リンク607及び抵抗体Ｒを介し
てIC入力回路に結合される。
第６図の構造のＡ−Ａ′線に沿った断面図を第７図に
示す。なお、第７図では図面を簡潔にするため金属リン
ク607に関連する構成は省略してある。第７図におい
て、領域711bは第６図のボンドパッドの中心部分600に
対応し、領域712aは第６図のボンドパッドの外側部分60
0に対応し、領域705および707は第６図のn+領域602に対
応し、ダイオード接合（第７図にその幅がＷで示されて
いる）の一方を形成する。ダイオード接合のもう一方は
領域702によって形成され、この領域は領域705および70
7の下に位置するので第６図には示されていない。第７
図の領域706および708は第６図のガードリンク604に対
応し、領域711bの垂直部分は第６図のコンタクト窓603
に対応し、領域711a、711cの垂直部分は第６図のコンタ
クト窓605に対応する。金属ボタンパッド層711bはｎ＋
ダイオード領域705及び707に接続する。これら領域は第
６図に示されるように１つの長い“U"型領域のセクショ
ンであるが、別の方法として、別個のダイオード領域と
することもできる。ダイオードｎ＋領域の下側にｐ−タ
ブ領域702が存在する。図示されるごとく、ｎ−タブ領
域であるガードリング領域703内にｎ＋コンタクト領域7
08及び706が形成される。これら領域も第６図に示され
るようにボンドパッドの回りを延びる“U"型領域のセク
ションであるが、別個の領域として形成することもでき
る。ガードリングｎ＋コンタクト領域は誘電層710及び7
09を貫通して延びる金属層711a及び711cによって電源電
圧（VCC）に接続される。上述した第７図の構成におい
ては、半導体領域705、707は請求の範囲に記載された第
１の半導体領域に対応し、半導体領域703、706、708は
請求の範囲に記載された第２の半導体領域に対応する。
示す。なお、第７図では図面を簡潔にするため金属リン
ク607に関連する構成は省略してある。第７図におい
て、領域711bは第６図のボンドパッドの中心部分600に
対応し、領域712aは第６図のボンドパッドの外側部分60
0に対応し、領域705および707は第６図のn+領域602に対
応し、ダイオード接合（第７図にその幅がＷで示されて
いる）の一方を形成する。ダイオード接合のもう一方は
領域702によって形成され、この領域は領域705および70
7の下に位置するので第６図には示されていない。第７
図の領域706および708は第６図のガードリンク604に対
応し、領域711bの垂直部分は第６図のコンタクト窓603
に対応し、領域711a、711cの垂直部分は第６図のコンタ
クト窓605に対応する。金属ボタンパッド層711bはｎ＋
ダイオード領域705及び707に接続する。これら領域は第
６図に示されるように１つの長い“U"型領域のセクショ
ンであるが、別の方法として、別個のダイオード領域と
することもできる。ダイオードｎ＋領域の下側にｐ−タ
ブ領域702が存在する。図示されるごとく、ｎ−タブ領
域であるガードリング領域703内にｎ＋コンタクト領域7
08及び706が形成される。これら領域も第６図に示され
るようにボンドパッドの回りを延びる“U"型領域のセク
ションであるが、別個の領域として形成することもでき
る。ガードリングｎ＋コンタクト領域は誘電層710及び7
09を貫通して延びる金属層711a及び711cによって電源電
圧（VCC）に接続される。上述した第７図の構成におい
ては、半導体領域705、707は請求の範囲に記載された第
１の半導体領域に対応し、半導体領域703、706、708は
請求の範囲に記載された第２の半導体領域に対応する。
第７図に示される本発明の重要な特徴の１つは、金属
ボンドパッド層711b上に正の入力電圧がｐ−タブ領域70
2内にチャネルを生成する傾向を持つことである。しか
し、このチャネルは、同一の電位、つまり、入力電圧を
持つダイオードの上側のドープされた領域705と707との
間に延びる。従って、ESDの際の、このチャネルを通っ
て電流は通電されず、従って、有害なホットスポットを
生成することはない。これは入力導体に課せられる１つ
の要件、つまり、入力導体が保護ダイオードが形成され
るドープされた半導体領域（例えば、ｐ−タブ）上をそ
の集積回路の外部端子に接続された反対のドーピング
タイプ（例えば、ｎ−タイプ）のもう１つの領域に向っ
て“大きく”延びないという要件を説明する。ここで、
他のドープされた領域もここでは“接続された（connec
ted）”領域と呼ばれる。例えば、入力導体はｐ−タブ
上を電源端子、あるいは保護された端子以外の入力端子
に接続されたｎ＋コンタクト領域に向て延びてはならな
い。さもなければ、ESDの際に入力導体によって形成さ
れるチャネルがESD電流を集中させる傾向を持つチャネ
ルを形成する傾向を持ち、これによって上に説明のよう
に保護ダイオードのプリマチュア損傷を起こす原因とな
る。ここでの用語“大きく”は入力導体が第４図の導体
401によって示されるように横のトランジスタのｎ＋
“コレクタ”領域にコンタクトするためにｐ−タブの一
部を覆うことを認めないものではない。ただし、この入
力導体は、典型的には、保護接合の全長の25％より少な
くｐ−タブを覆うのみとされる。入力導体を保護接合か
ら横方向にオフセットし、これにポリシリコンあるいは
他の導電材質のリンクによって接続することによって、
接合を通じてスパイキングが起こるのを防止することも
できる。
ボンドパッド層711b上に正の入力電圧がｐ−タブ領域70
2内にチャネルを生成する傾向を持つことである。しか
し、このチャネルは、同一の電位、つまり、入力電圧を
持つダイオードの上側のドープされた領域705と707との
間に延びる。従って、ESDの際の、このチャネルを通っ
て電流は通電されず、従って、有害なホットスポットを
生成することはない。これは入力導体に課せられる１つ
の要件、つまり、入力導体が保護ダイオードが形成され
るドープされた半導体領域（例えば、ｐ−タブ）上をそ
の集積回路の外部端子に接続された反対のドーピング
タイプ（例えば、ｎ−タイプ）のもう１つの領域に向っ
て“大きく”延びないという要件を説明する。ここで、
他のドープされた領域もここでは“接続された（connec
ted）”領域と呼ばれる。例えば、入力導体はｐ−タブ
上を電源端子、あるいは保護された端子以外の入力端子
に接続されたｎ＋コンタクト領域に向て延びてはならな
い。さもなければ、ESDの際に入力導体によって形成さ
れるチャネルがESD電流を集中させる傾向を持つチャネ
ルを形成する傾向を持ち、これによって上に説明のよう
に保護ダイオードのプリマチュア損傷を起こす原因とな
る。ここでの用語“大きく”は入力導体が第４図の導体
401によって示されるように横のトランジスタのｎ＋
“コレクタ”領域にコンタクトするためにｐ−タブの一
部を覆うことを認めないものではない。ただし、この入
力導体は、典型的には、保護接合の全長の25％より少な
くｐ−タブを覆うのみとされる。入力導体を保護接合か
ら横方向にオフセットし、これにポリシリコンあるいは
他の導電材質のリンクによって接続することによって、
接合を通じてスパイキングが起こるのを防止することも
できる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/06 ３１１ Ｃ (56)参考文献 特開 昭58−202573（ＪＰ，Ａ) 特開 昭61−237472（ＪＰ，Ａ)
Claims (8)
- 【請求項１】所定の導電タイプのソースおよびドレイン
が反対の導電タイプの半導体基板に形成されている電界
効果トランジスタの入力電極に結合された入力端子を含
み、前記電界効果トランジスタを含む回路を保護するた
めの保護回路において、 長さ対幅の比（L/W）が少なくとも５であり、かつ前記
所定の導電タイプの第１の半導体領域によって前記基板
に形成されたｐ−ｎ接合を含み、前記第１の半導体領域
は当該第１の半導体領域の幅Ｗよりも狭い幅でその長さ
のおよそ全体にわたって直接接続する当該領域上に位置
する金属導体によって前記入力端子に接続されており、 前記保護回路は、さらに前記第１の半導体領域から隔て
られ、かつ当該第１の半導体領域の長さ（Ｌ）と近似的
に同じ長さを有する前記所定の導電タイプの第２の半導
体領域を含み、 前記金属導体は前記第１の半導体領域と第２の半導体領
域との間の領域には伸びておらず、また前記第２の半導
体領域は前記電界効果トランジスタを含む回路の電源端
子に結合されていることを特徴とする保護回路。 - 【請求項２】請求の範囲第１項に記載の保護回路におい
て、該長さ対幅の比が少なくとも10であることを特徴と
する保護回路。 - 【請求項３】請求の範囲第１項に記載の保護回路におい
て、当該保護回路はさらに該第１の半導体領域の長さ
（Ｌ）と近似的に同じ長さを有し、当該第１の半導体領
域に対し第２の半導体領域とは反対の側に位置し、かつ
前記電界効果トランジスタを含む回路の電源端子に接続
されている該所定の導電タイプの第３の半導体領域を含
み、当該第３の半導体領域および第２の半導体領域は前
記第１の半導体領域から等しく隔てられていることを特
徴とする保護回路。 - 【請求項４】請求の範囲第１項に記載の保護回路におい
て、該第１の半導体領域が該電界効果トランジスタのソ
ースおよびドレイン領域と同じ処理で形成されることを
特徴とする保護回路。 - 【請求項５】請求の範囲第１項に記載の保護回路におい
て、該保護回路はさらに前記電界効果トランジスタを含
む回路の電源端子に接続された該所定の導電タイプのド
ープされた半導体保護領域を含むことを特徴とする保護
回路。 - 【請求項６】請求の範囲第１項に記載の保護回路におい
て、前記金属導体はその幅の両端が前記第１の半導体領
域の両端から等しい距離だけ離れた位置で当該第１の半
導体領域に直接接続していることを特徴とする保護回
路。 - 【請求項７】請求の範囲第１項に記載の保護回路におい
て、前記金属導体の入力ボンドパッドに接続する狭い部
分以外の部分が、前記第１の半導体領域を越えて拡がる
ものではないことを特徴とする保護回路。 - 【請求項８】請求の範囲第７項に記載の保護回路におい
て、前記狭い部分は該ｐ−ｎ接合の長さ全体の25％以下
であることを特徴とする保護回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US78776485A | 1985-10-15 | 1985-10-15 | |
| US787764 | 1985-10-15 | ||
| PCT/US1986/001974 WO1987002511A1 (en) | 1985-10-15 | 1986-09-22 | Protection of igfet integrated circuits from electrostatic discharge |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63501112A JPS63501112A (ja) | 1988-04-21 |
| JPH0828426B2 true JPH0828426B2 (ja) | 1996-03-21 |
Family
ID=25142455
Family Applications (1)
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