KR100449180B1 - 반도체소자의정전기방지회로용트랜지스터구조 - Google Patents

반도체소자의정전기방지회로용트랜지스터구조 Download PDF

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양종열
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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 정전기 방지회로용 트랜지스터 구조에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
반도체 소자의 정전기 방지용 트랜지스터 제조시 폴리실리콘으로만 게이트를 형성할 경우 폴리실리콘 가장자리 부위로부터 국부적인 전류의 흐름이 발생되어 정전기 방지회로의 신뢰성이 저하된다.
3.발명의 해결방법의 요지
본 발명은 정전기 방지회로의 게이트 폴리실리콘막 상부에 저항이 낮은 금속을 게이트 상부에 적층 후 균일한 간격으로 콘택 시켜 소자 동작 시간을 일치시킴으로서 주입된 전하의 균일한 분산을 유도하여 정전기 방지회로의 신뢰성을 향상시킨다.
4.발명의 중요한 용도
정전기 방지회로의 제조공정

Description

반도체 소자의 정전기 방지 회로용 트랜지스터 구조
본 발명은 반도체 소자의 정전기 방지회로용 트랜지스터 구조에 관한 것이다.
일반적으로, 정전기 방지 회로를 형성하는 방법에는 필드 트랜지스터 또는 액티브(Active) 트랜지스터를 사용한다. 도 1a 및 도 1b를 참조하여 종래 정전기 방지회로를 설명하면 다음과 같다.
도 1a에 도시된 바와같이 종래 정전기 방지회로용 트랜지스터 구조는 액티브 트랜지스터(1) 및 필드 트랜지스터(2)를 포함하여 구성된다.
도 1b는 종래 정전기 방지회로의 레이아웃도로서, 반도체 소자의 액티브 영역(3)에 전원전압(VCC)단자(5), 입력단자(6) 및 게이트 폴리실리콘막(4)이 배치되며, 게이트 폴리실리콘막(4)의 끝단에 연결되도록 금속선(7)이 배치된다. 도 1b에 도시된 바와같이 게이트 폴리실리콘막(4) 만을 사용하여 트랜지스터를 구성함에 따라 게이트 폴리실리콘막(4)의 가장자리 부위에 국부적인 전류흐름이 발생되어 게이트 산화막 또는 게이트 폴리실리콘막(4) 라인이 파열되는 현상이 발생되어 소자의 신뢰성이 저하된다. 즉, 정전기가 사람이나 장비를 통해 제품 입력 단자에 순간적(200NS)으로 주입될 경우 내부 소자를 보호하기 위한 정전기 방지회로는 주입된 전하를 그라운드 라인(Ground line)으로 유도해야 한다. 이때, 정전기 보호회로 소자 중 하나인 트랜지스터는 장축의 폭(Width)과 단축의 길이(Length)로 구성되어지는데 정전기 방지를 위한 소자동작시 장축 방향에 따라 트랜지스터 소자의 동작 시간 차이가 발생되어 게이트 폴리실리콘막(4) 가장자리의 열화를 가져온다.
따라서, 본 발명은 정전기 방지회로의 게이트 폴리실리콘막 상부에 저항이 낮은 금속을 게이트 상부에 적층 후 균일한 간격으로 콘택시켜 장축방향으로 발생되었던소자 동작 시간을 일치시킴으로서 주입된 전하의 균일한 분산을 유도하여 소자의 신뢰성을 향상시키는 반도체 소자의 정전기 방지회로용 트랜지스터 구조를 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래 반도체 소자의 정전기 방지회로용 트랜지스터 구조를 설명하기 위한 도면.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 정전기 방지회로용 트랜지스터 구조를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호 설명>
1 : 액티브 트랜지스터 2 : 필드 트랜지스터
3 : 액티브 영역 4 : 제 1 층간절연막
5 및 13 : 전원전압단자 6 및 14 :입력단자
20 : 반도체 기판 21: 필드산화막
22: 게이트 산화막 7, 25 및 15 : 금속선
12 및 23 : 게이트 폴리실리콘막
24 : 산화막
상기한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 배치된 제1 및 제2 단자와, 상기 제1 및 제2 단자의 하부의 상기 반도체 기판에 배치되며, 상기 제1 및 제2 단자와 각각 접속된 액티브 영역과, 상기 액티브 영역 사이에 배치되며, 장축방향으로 상부면이 다수의 콘택 홀에 매립된 금속층을 통해 금속라인과 전기적으로 접속된 게이트를 포함하는 반도체 소자의 정전기 방지회로용 트랜지스터 구조를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 정전기 방지회로용 트랜지스터 구조를 설명하기 위한 도면이다.
도 2a는 본 발명에 따른 반도체 소자의 정전기 방지회로용 트랜지스터의 구조의 레이아웃도로서, 액티브 영역(11)에 게이트 폴리실리콘막(12)이 배치되고, 게이트 폴리실리콘막(12) 상부에 금속선(15)이 배치된다. 전원전압단자(13) 및 입력단자(14)는 종래와 동일한 구조로 배치된다.
도 2b는 도 2a의 AA' 단면도로서, 필드산화막(21)이 형성된 반도체 기판(20) 상에 게이트 산화막(22), 게이트 폴리실리콘막(23) 및 절연막인 산화막(24)을 순차적으로 형성한다. 그후 게이트 폴리실리콘막(23)이 노출되도록 산화막(24)을 식각하여다수의 콘택 홀을 일정 간격으로 형성한 후 금속층(25)을 형성하여 콘택 홀을 매립한다. 이는 소자 동작 시간을 일치시킴으로서 주입된 전하의 균일한 분산을 유도하기 위함이다.
상술한 바와 같이 본 발명은 반도체 소자의 정전기 방지 회로의 이상적인 동작을 확보하기 위하여 게이트 폴리실리콘막 상부에 금속선을 형성하므로 신뢰성 측정 항목인 ESD(Electro Static Discharge) 레벨을 향상시킬 수 있어 소자의 신뢰성이 향상되는 효과가 있다.

Claims (2)

  1. 반도체 기판 상부에 배치된 제1 및 제2 단자;
    상기 제1 및 제2 단자의 하부의 상기 반도체 기판에 배치되며, 상기 제1 및 제2 단자와 각각 접속된 액티브 영역; 및
    상기 액티브 영역 사이에 배치되며, 장축방향으로 상부면이 다수의 콘택 홀에 매립된 금속층을 통해 금속라인과 전기적으로 접속된 게이트를 포함하는 반도체 소자의 정전기 방지회로용 트랜지스터 구조.
  2. 제 1 항에 있어서,
    상기 콘택 홀은 절연막 내에 형성되되, 상기 절연막은 산화막으로 이루어진 반도체 소자의 정전기 방지회로용 트랜지스터 구조.
KR1019970081109A 1997-12-31 1997-12-31 반도체소자의정전기방지회로용트랜지스터구조 KR100449180B1 (ko)

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