KR0171646B1 - 금속 배선을 갖는 접점부를 구비한 반도체 장치 - Google Patents

금속 배선을 갖는 접점부를 구비한 반도체 장치 Download PDF

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Abstract

P형 반도체 기판의 표면상에는 n형 확산층이 형성되어 있고, 상기 확산층은 전기 접속을 위해 층간 절연층을 통해 형성된 접촉 홀을 거쳐 알루미늄 배선과 접촉하며, 상기 알루미늄 배선의 접촉부 바로 아래에는 n형 확산층 보다 높은 불순물 농도를 가지며 접합 깊이가 깊은 접촉 n형 확산층이 형성되어 있고, 상기 접촉 n형 확산층의 외측은 저 불순물 농도의 n형 웰에 의해 둘러싸여 있으며, 상기 구조는, 얕은 확산층에 접속된 외부 단자에 정전 펄스가 인가되는 경우, 확산층의 접합 파괴를 성공적으로 방지할 수 있다.

Description

금속 배선을 갖는 접촉부를 구비한 반도체 장치
제1도는 접촉부를 갖는 종래의 반도체 장치의 단면도.
제2도는 본 발명에 따른 접촉부를 갖는 반도체 장치의 제1 실시예의 평면도.
제3도는 제2도의 선 A-A'를 따라 취한 단면도.
제4도는 본 발명에 따른 접촉부를 갖는 반도체 장치의 제2 실시예의 평면도.
제5도는 제4도의 선 A-A'를 따라 취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 확산층
13 : n형 웰 14 : 접촉 n형 확산층
15 : 중간 절연층 16 : 알루미늄 배선
17 : 접촉 홀 18 : 단자
21 : p형 반도체 기판 22 : n형 확산층
[발명의 배경]
[발명의 분야]
본 발명은 금속 배선을 구비한 접촉부(contact portion)를 갖는 반도체 장치에 관한 것으로, 특히 정전 내파괴성(electrostatic breaddown withstanding ability)이 개선된 반도체 장치에 관한 것이다.
[관련분야의 설명]
반도체 장치의 접합 파괴(junction breaddown)를 막기 위한 종래의 방법으로는, 예를 들어, 일본 공개 공보 제 89-125862호에 기재된 기술이 있다. 제1도는 상기 공보에서 제안된 반도체 장치의 단면도이다. 제1도에 도시된 바와 같이, p형 반도체 기판(1)의 표면 영역에서, 고 불순물 농도의 n형 확산층(2)이 형성된다. 상기 기판(1)의 표면상에는 층간 절연층(5)이 형성된다. 상기 층간 절연층(5)내에는 접촉 홀(7, contact hole)이 형성되어 있으며, 또한 상기 층간 절연층(5)상에는 알루미늄 배선(6)이 패터닝되어 있다. 상기 접촉 홀(7)내에 채워진 알루미늄 배선(6)의 일부는 상기 기판(1)의 표면에서 n형 확산층과 접촉된다. 이와 같이 알루미늄 배선(6) 및 n형 확산층(2) 사이에 접촉부가 형성된다. 상기 알루미늄 배선(6)의 접촉부 아래에는 저 불순물 농도의 n형 웰(3)이 형성되어 있다.
상술된 바와 같이 구성된 반도체 장치는 알루미늄 배선(6)에 접속된 외부 단자에 정전 펄스(electrostactic pulse)와 같은 과전압이 인가되는 경우일지라도 높은 접합 내압(high junction withstanding voltage)을 제공하기 위한 알루미늄 배선(6)의 접촉부 아래에 저 불순물 농도의 n형 웰(3)이 존재하도록 알루미늄 배선(6)과 n형 확산층(2) 사이의 접속부 바로 아래의 pn 접합에서의 파괴가 쉽게 발생하지 않는 구조를 갖는다.
그러나, 상술된 반도체 장치에 있어서, 특히, n형 확산층(2)이 상기 장치의 소형화로 인한 0.5㎛ 이하의 범위에서 얕게 되는 경우, 정전 펄스 인가시, 거의 대부분의 전류가 반도체 표면상을 흐르게 된다. 그러므로, 접합 내압은 제1도의 도면 번호 8 부분 근처에서 가장 낮게 된다. 이것은 전류가 상기 부분(8)에서 기판내로 흐르게 될 수도 있다는 문제에 부딪치게 된다.
그러므로, 이러한 형태의 2개의 확산층을 서로 근접하여 설치하므로써 정전 파괴 보호 소자가 구성되는 경우(제5도 참조), 고전압 인가시 전류가 상기 확산층 사이로 흐르게 되는 것이 기대됨에 반하여, 상기 전류는 기판과 확산층 사이로 흘러 상기 보호 소자의 정상적인 작동을 불가능하게 한다. 따라서, 방전이 불충분하게 되어 전압 상승에 의한 내부 파손이 우려된다.
[발명의 개요]
따라서, 본 발명의 목적은 정전 펄스와 같은 과전압 인가시 배선의 접촉부를 둘러싸는 저 불순물 농도 영역(n형 웰)으로 충분한 전류가 흐르도록 하므로써 고불순물 농도 영역(n형 확산층)에서의 접합 파괴를 피할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적으로는 상술된 바와 같은 형태의 확산층을 사용하는 정전 파괴 보호 소자의 기능을 효과적으로 발휘하게 하여 내부 전압의 상승을 방지하므로써 내부 회로의 정전 파괴를 방지할 수 있도록 하는 반도체 장치를 제공하는 것이다.
본 발명에 따르면, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면 영역에 형성된 제2 도전형의 제1 확산층과, 상기 제1 확산층에 접촉된 금속 배선과, 상기 금속 배선의 접촉부 바로 아래에 형성되어 있으며 상기 제1 확산층 보다 불순물 농도가 높고 접합 깊이가 깊은 제2 도전형의 제2 확산층과, 상기 제2 확산층의 외측에서 제2 확산층을 둘러싸도록 되어 있으며, 제1 확산층 보다 불순물 농도가 낮은 제2 도전형의 제3 확산층을 포함하고 있으며, 금속 배선을 구비한 접촉부를 갖는 반도체 장치가 제공된다.
본 발명에 따른 반도체 장치에 있어서, 금속 배선과 접촉하는 제1 확산층의 접촉부 바로 아래에는 보다 높은 불순물 농도와 깊은 접합 깊이를 갖는 접촉(제2의) 확산층이 제공된다. 저 불순물 농도의(제3의) 확산층은 상기 접촉(제2의) 확산층 주위에 형성된다. 그러므로, 본 발명에 따라, 금속 배선에 정전 펄스가 인가되는 경우, 제1 확산층에 대한 전류의 집중을 억제하여 제1 확산층의 접합파괴를 방지하도록 할 수 있다. 따라서, 접촉 확산층(contact-diffusion layer) 구조를 사용하여 정전 파괴 보호 소자가 형성된 경우, 정전 펄스 충전시 전류가 기판 표면의 확산층으로부터 기판으로 흐르게 되는 문제점을 해결할 수 있다. 그러므로, 본 발명에 따른 반도체 장치는 내부 회로 보호 기능이 우수하며 높은 내 파괴성을 갖는다.
본 발명은 아래에서 참조되는 실시예의 첨부 도면과 상세한 설명에 의해 보다 분명하게 이해될 수 있을 것이나 이것에 의해 본 발명이 한정되는 것을 아니며 단지 설명 및 이해를 돕기 위한 것이다.
[양호한 실시예의 설명]
본 발명에 따른 반도체 장치는 제2도 내지 제5도를 참조하여 상세히 설명된다. 다음의 설명에서, 본 발명의 전체적 이해를 위해 여러 특정 실시예가 참조된다. 그러나, 본 분야의 숙련된 자들은 이러한 특정 설명 없이도 실시할 수 있다는 것은 분명하다. 다른 예로써, 본 발명을 확실히 하기 위해 널리 공지된 구조는 상세히 나타내지 않는다.
제2도는 본 발명에 따른 접촉부를 갖는 반도체 장치의 제1 실시예의 평면도이고, 제3도는 제2도의 선 A-A'를 따른 단면도이다. 제2도 및 제3도에 도시된 바와 같이, 1015/㎤의 불순물 농도를 갖는 p형 반도체 기판(11)의 표면 영역에는 확산 저항기(diffusion resistor)를 형성하는 n형 확산층(제1 확산층)(12)이 형성된다. 상기 n형 확산층은 1020/㎤의 불순물 농도와 0.3㎛의 깊이를 갖는다. 상기 기판(11)의 표면상에는 층간 절연층(15)이 형성되고, 상기 층간 절연층(15)에는 접촉 홀(17)이 형성되며, 층간 절연층(15)상에는 알루미늄 배선(16)이 패터닝된다. 또한, 상기 알루미늄 배선(16)은 상기 접촉 홀(17)내에 채워지며, 이것에 의해 접촉 홀(17)내에 알루미늄 배선(16)의 일부가 전기 접속을 형성하기 위해 확산층(12)과 접촉하게 된다.
상기 알루미늄 배선(16)의 접촉부 아래에는 접촉 n형 확산층(제2 확산층)(14)이 형성되며, 상기 접촉 n형 확산층(14, contact n-type diffusion layer)은 2 × 1020/㎤의 불순물 농도와 0.5㎛의 깊이를 갖는다. 1016/㎤의 불순물 농도와 2㎛의 깊이를 갖는 n형 웰(제3 확산층)(13)은 이러한 n형 확산층(14)의 외부에서 상기 n형 확산층(14)을 둘러싸도록 형성된다.
여기서, 접촉 n형 확산층(14)은 층간 절연층(15)을 통해 개방된 접촉 홀(17)을 거쳐 기판의 표면내로 불순물을 도입시키므로써 형성된 영역이다. 그러므로, 이러한 확산층(14)은 접촉부 너머로 퍼지지 않은 영역이다. 이와는 대조적으로, 상기 n형 웰(13, n well)은 n형 확산층(12)의 너비에 가까운 깊이의 한쪽 엣지를 갖도록 형성된다.
제2도에 도시된 바와 같이, 알루미늄 배선(16)의 한쪽 단부는 단자(18)에 접속되고, 다른쪽 단부는 (도시되지 않은) 내부 회로에 접속된다.
상술된 바와 같이 구성된 반도체 장치에서, n형 확산층(12)보다 높은 불순물 농도를 갖는 접촉 n형 확산층(14)은 n형 확산층(12)을 통해 n형 웰(13)에 도달하기 때문에, 과전압 펄스 인가시 상기 n형 웰(13)에는 실질적인 량의 전류가 흐른다. 그런 다음, 상기 n형 웰(13)이 n형 확산층(12)의 너비에 대응하는 범위로 형성되기 때문에, n형 확산층(12)의 pn 접합의 파괴를 억제할 수 있다.
제4도는 본 발명에 따른 반도체 장치의 제2 실시예의 평면도이고, 제5도는 제4도의 선 A-A'를 따른 단면도이다. 본 실시예는 본 발명의 정전 파괴 보호 소자를 적용시킨 경우의 일예이다.
제4도에 도시된 바와 같이, 단자(18)에 접속된 알루미늄 배선(26)과 GND 배선(26a)에 접속된 알루미늄 배선(26)은 접촉 홀(27)을 거쳐 확산층(22)에 접속된다.
제5도에서, 상기 알루미늄 배선(26)과 접촉하는 n형 확산층(제1 확산층)(22)은 p형 반도체 기판(21)의 표면 영역 내에 소자 분리 절연층(29)에 의해 분리되어 형성된다. 여기서, 상기 p형 반도체 기판(21)의 불순물 농도는 예를 들어, 1015/㎤이다. 상기 n형 확산층(22)의 불순물 농도는 5 × 1019/㎤이며 접합 깊이는 0.3㎛이다. 1020/㎤의 불순물 농도와 0.5㎛의 깊이를 갖는 접촉 n형 확산층(제2 확산층)(24)을 형성하기 위해 알루미늄 배선(26)의 접촉부 바로 아래에서 접촉 홀(27)을 통해 불순물이 주입된다. 접촉 n형 확산층(24)의 외측에 1016/㎤의 불순물 농도와 2.5㎛의 깊이를 갖는 n형 웰(제3 확산층)(23)이 형성된다. 여기서, 상기 n형 웰에서 소자 분리 절연층(29)까지의 거리(d)는, 예를 들어, 1㎛이다. 상기 기판의 전체 표면은 층간 절연층(25)으로 피복된다.
제4도 및 제5도에 도시된 정전 파괴 보호 소자에 있어서, 상기 단자(28)에 과전압이 인가되는 경우, 그 전위(potential)는 알루미늄 배선(26)을 거쳐 접촉 n형 확산층(24)으로 전달된다. 접촉 n형 확산층(24)의 불순물 농도는 n형 확산층(22)보다 높기 때문에, 전류는 상기 기판 표면에 한정되지 않고 접촉 n형 확산층(24)과 n형 웰(23)으로 확장되어 흐른다.
n형 웰(23)로부터 연장된 n형 확산층(22) 부분은, 예를들어, d = 1㎛로 짧기 때문에, 접합 파괴에 의한 전류는 n형 확산층(예를들어 제5도의 좌측)(22)으로부터 기판(21)으로 결코 흐르지 않으며, 상기 전류는 n형 확산층(제5도의 좌측)(22)에 대향하는 n형 확산층(제5도의 우측)(22)으로 흐른다. 대향하고 있는 n형 확산층(제5도의 좌우측)(22)이 서로 통하면, 기생 npn 트랜지스터가 통하게 되어 정전기를 빠르게 방전시키도록 내부 회로가 확실하게 보호된다.
본원의 발명자에 의한 실험을 통해, 상기 n형 웰(23)로부터 연장된 n형 확산층(22)의 길이 이기도 한 소자 분리 절연층(29)까지의 n형 웰(23)의 길이(d)가 2㎛ 이하이면, 상기 기생 트랜지스터는 n형 확산층(22)의 pn 접합 파괴를 일으키지 않고 작동될 수 있다는 것이 발견되었다.
본 발명이 비록 그 실시예에 대해 도시 및 설명되어 있지만, 본 분야의 숙련된 자들에 의해 본 발명의 정신 및 범주를 벗어나지 않고 다양한 변경, 생략 및 부가가 가능하다는 것을 이해해야 한다. 그러므로, 본 발명은 상술된 특정 실시예에 한정되지 않으며, 첨부된 청구범위에 기재된 특성에 대해 포함되거나 동등한 범주내에서 실시될 수 있는 모든 가능한 실시예를 포함한다.
예를 들어, 상기 실시예에서, n형 웰은 평면 형상의 n형 확산층내에 형성되지만, 이러한 특정 형상은 본 발명에서 필수적인 것은 아니며, 상기 n형 웰은 n형 확산층의 외측으로 연장될 수 있다. 또한, 상기 설명은 p형 반도체 기판을 사용하는 n형 확산층에 대해 접촉을 설정하기 위한 방법에 관한 것이지만, 상기 소자의 극성이 반대인 경우, 본 발명은 그 수행을 위해 적용될 수도 있다. 또한, 본 발명의 대상이 되는 반도체는 MOS 형이나 양극형으로도 될 수 있으며, 특정 형상 및 적용에 한정되지 않는다.

Claims (7)

  1. 금속 배선을 갖는 접촉부를 구비한 반도체 장치에 있어서, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면 영역에 형성된 제2 도전형의 제1 확산층과, 상기 제1 확산층에 접촉된 금속 배선과, 상기 금속 배선의 접촉부 바로 아래에 형성되어 있으며 상기 제1 확산층보다 불순물 농도가 높고 접합 깊이가 깊은 제2 도전형의 제2 확산층과, 상기 제2 확산층의 외측에서 제2 확산층을 둘러싸도록 되어 있으며, 제1 확산층 보다 불순물 농도가 낮은 제2 도전형의 제3 확산층을 포함하고 있으며, 금속 배선을 구비한 접촉부를 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 확산층의 접촉 깊이는 0.5㎛ 이하인 것을 특징으로 하는 금속 배선을 갖는 접촉부를 구비한 반도체 장치.
  3. 제2항에 있어서, 상기 제3 확산층의 불순물 농도는 한자리 숫자 범위 내에서 제1 확산층 보다 낮은 것을 특징으로 하는 금속 배선을 갖는 접촉부를 구비한 반도체 장치.
  4. 제1항에 있어서, 상기 금속 배선은 외부 단자에 접속되는 것을 특징으로 하는 금속 배선을 갖는 접촉부를 구비한 반도체 장치.
  5. 금속 배선을 갖는 접촉부를 갖는 반도체 장치에 있어서, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 표면에 형성된 소자 분리 산화층과, 상기 소자 분리 산화층의 양측면에 있는 반도체 기판의 표면 영역에 형성된 제2 도전형의 한쌍의 제1 확산층과, 상기 제1 확산층과 접촉하는 금속 배선과, 금속 배선의 접촉부 바로 아래에 형성되어 있으고, 제1 확산층 보다 높은 불순물 농도를 가지며, 제1 확산층 보다 깊은 접합 깊이를 갖는 제2 도전형의 제2 확산층과, 상기 제2 확산층의 외측에서 제2 확산층을 둘러싸도록 형성되어 있으며 제1 확산층 보다 낮은 불순물 농도를 갖는 제2 도전형의 제3 확산층을 포함하는 것을 특징으로 하는 금속 배선과 접촉하는 접촉부를 갖는 반도체 장치.
  6. 제5항에 있어서, 상기 금속 배선의 한쪽 단부는 접지 배선 또는 전원 배선에 접촉되고, 다른 쪽 단부는 외부 단자에 접속되는 것을 특징으로 하는 금속 배선과 접촉하는 접촉부를 갖는 반도체 장치.
  7. 제5항에 있어서, 상기 제1 확산층은 소자 분리 산화층과 접촉하고, 제3 확산층과 소자 분리 산화층 사이의 거리는 2㎛ 이하인 것을 특징으로 하는 금속 배선과 접촉하는 접촉부를 갖는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705841A (en) * 1995-12-22 1998-01-06 Winbond Electronics Corporation Electrostatic discharge protection device for integrated circuits and its method for fabrication
KR100211539B1 (ko) * 1995-12-29 1999-08-02 김영환 반도체소자의 정전기방전 보호장치 및 그 제조방법
JP3049001B2 (ja) * 1998-02-12 2000-06-05 日本電気アイシーマイコンシステム株式会社 ヒューズ装置およびその製造方法
US6355508B1 (en) 1998-09-02 2002-03-12 Micron Technology, Inc. Method for forming electrostatic discharge protection device having a graded junction

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4837227B1 (ko) * 1968-12-20 1973-11-09
JPS5683964A (en) * 1979-12-13 1981-07-08 Nec Corp Input protective device
KR900008746B1 (ko) * 1986-11-19 1990-11-29 삼성전자 주식회사 접합 파괴장치 반도체장치
DE3714647C2 (de) * 1987-05-02 1993-10-07 Telefunken Microelectron Integrierte Schaltungsanordnung
GB9215654D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A semiconductor component

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JP2611639B2 (ja) 1997-05-21
KR950015605A (ko) 1995-06-17
US5521413A (en) 1996-05-28

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