KR100232226B1 - 이에스디 보호회로 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, ESD(Elector Static Discharge)보호회로에 관한 것이다.
이와 같은 본 발명의 ESD 보호회로는 제 1 도전형 반도체 기판과, 상기 제 1 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰 영역과, 상기 제 2 도전형 웰 영역의 표면내에 일정한 간격을 갖고 U자형으로 형성되는 제 1 도전형 제 1, 제 2 불순물 영역과, 상기 제 1 도전형 제 1, 제 2 불순물 영역과 각각 콘택되어 입력라인과 접지라인으로 사용되는 제 1, 제 2 금속라인과, 상기 제 2 도전형 웰 영역의 소정부분에 형성되는 제 2 도전형 제 3 불순물 영역과, 상기 제 1 도전형 반도체 기판내의 소정영역에 형성되는 제 1 도전형 제 4 불순물 영역과, 상기 제 2 도전형 제 3 불순물 영역과 상기 제 1 도전형 제 4 불순물 영역에 각각 콘택되어 상기 제 2 도전형 웰 영역과 제 1 도전형 기판에 전압을 인가하는 제 3, 제 4 금속라인을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, ESD(Elector Static Discharge)보호회로에 관한 것이다.
일반적으로 정전기에 의한 디바이스의 파괴는 배선막, 산화막의 어느 하나를 생각할 수 있는데, 그 모드는 일반적으로는 열적파괴라고 생각된다.
접합파괴에서는 정전기가 가해짐으로써 접합에 전류가 흘러, 이에 따라 온도가 상승하여 접합의 저항값이 더욱 낮아진다고 하는 열폭주(Thermal Runaway)가 발생하므로 p-n 접합이 부분적으로 용해하여 파괴되는 것이다.
접합의 파괴전력은 펄스폭 의존성이 있다.
즉, 단열적 파괴영역(에너지 일정), 중간영역, 전력 파괴영역(파괴전력일정)의 3가지 영역이 있다.
배선막 파괴는 열적인 원인으로 알루미늄(Al)막 배선이 녹아 오픈되거나 녹은, Al으로 브리지되가나 하는 불량이 발생한다.
그리고 NPN 바이폴라 트랜지스터를 사용하는 ESD 보호회로에서 웰(Well)의 바이어스(Bias)를 낮은 저항을 통해 Vss로 연결하면 NPN 바이폴라 트랜지스터의 이득(Gain)이 증가하여 래치-업(Latch-Up)에서 취약해지는데 이것들로부터 내부회로를 보호하기 위해 많은 연구가 되고 있다.
이하, 첨부된 도면을 참조하여 종래의 ESD 보호회로를 설명하면 다음과 같다.
도 1은 종래의 ESD 보호회로를 나타낸 단면도이다.
도 1에 도시한 바와같이 액티브 영역과 필드 영역으로 정의된 n형 반도체 기판(11) 표면내의 소정영역에 p-웰 영역(12)이 형성되고, 상기 n형 반도체 기판(11)의 p-웰 영역(12)의 표면내에 일정한 간격을 갖고 고농도 n형 제 1, 제 2 불순물 확산영역(13,14) 및 고농도 p형 불순물 확산영역(15)이 형성된다.
이어, 상기 n형 반도체 기판(11) 표면내의 소정부분에 고농도 n형 제 3 불순물 확산영역(16)이 형성된다.
그리고 상기 고농도 n형 제 1 불순물 확산영역(13)에 콘택되어 외부의 바이어스 신호가 인가되는 입력라인(Vin)이 연결되고, 상기 고농도 n형 제 2 불순물 확산영역(14)에 콘택되어 외부의 바이어스 신호를 방전(Discharge)시키는 접지라인(GND)이 연결된다.
또한, 상기 고농도 p형 불순물 확산영역(15) 및 상기 고농도 n형 제 3 불순물 확산영역(16)에 각각 p-웰 영역(12) 및 n형 반도체 기판(11)에 역바이어스 전압(Vp)을 인가하는 라인이 형성된다.
상기와 같이 구성된 종래의 ESD 보호회로의 동작은 입력단(Vin)에 외부 바이어스가 인가되면 고농도 n형 제 1 불순물 확산영역(13)과 p-웰 영역(12)의 정션(Junction)에 브레이크다운(Breakdown)이 발생한다.
따라서 고농도 p형 불순물 확산영역(15)을 통해 접지단(GND)으로 흐르는 p-웰 전류가 증가하면서, 입력단(Vin)과 접지단(GND)의 정션(Junction)을 파괴하지 않고, 접지단(GND)쪽으로 방전되기 때문에 외부에서 강한 바이어스가 입력단(Vin)에 인가될 경우 메인(Main) 회로를 보호하게 된다.
그러나 이와 같은 종래의 ESD 보호회로에 있어서 접지단이 연결되는 불순물 확산영역이 p-웰 영역의 표면내에 형성되므로써 충분한 방전경로를 형성하기 위해서는 불순물 확산영역의 폭을 넓혀야 하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 접지단이 연결되는 불순물 확산영역의 공간을 최소로 하도록 한 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래의 ESD 보호회로를 나타낸 단면도
도 2는 본 발명에 의한 ESD 보호회로를 나타낸 단면도
도면의 주요 부분에 대한 부호의 설명
21 : n형 반도체 기판 22 : p-웰 영역
23 : 고농도 n형 제 1 불순물 영역 24 : 고농도 n형 제 2 불순물 영역
25 : 고농도 p형 불순물 확산영역 26 : 고농도 n형 제 3 불순물 영역
27 : 제 1 금속라인 28 : 제 2 금속라인
상기와 같은 목적을 달성하기 위한 본 발명의 ESD 보호회로는 제 1 도전형 반도체 기판과, 상기 제 1 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰 영역과, 상기 제 2 도전형 웰 영역의 표면내에 일정한 간격을 갖고 U자형으로 형성되는 제 1 도전형 제 1, 제 2 불순물 영역과, 상기 제 1 도전형 제 1, 제 2 불순물 영역과 각각 콘택되어 입력라인과 접지라인으로 사용되는 제 1, 제 2 금속라인과, 상기 제 2 도전형 웰 영역의 소정부분에 형성되는 제 2 도전형 제 3 불순물 영역과, 상기 제 1 도전형 반도체 기판내의 소정영역에 형성되는 제 1 도전형 제 4 불순물 영역과, 상기 제 2 도전형 제 3 불순물 영역과 상기 제 1 도전형 제 4 불순물 영역에 각각 콘택되어 상기 제 2 도전형 웰 영역과 제 1 도전형 기판에 전압을 인가하는 제 3, 제 4 금속라인을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 ESD 보호회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 ESD 보호회로를 나타낸 단면도이다.
도 2에 도시한 바와같이 액티브 영역과 필드 영역으로 정의된 n형 반도체 기판(21) 표면내의 소정영역에 p-웰 영역(22)이 형성되고, 상기 p-웰 영역(22)에 고에너지 이온 주입(High Energy Ion-Implantation)에 의한 고농도 n형 제 1, 제 2 불순물 확산영역(23,24)이 일정한 간격을 가지면서 표면으로부터 소정깊이로 알파벳 U자형으로 형성된다.
여기서 상기 U자형 고농도 n형 제 1 , 제 2 불순물 확산영역(23,24)은 고에너지 이온 주입으로 형성된 고농도 n형 제 1, 제 2 불순물 확산영역(23,24)의 중심부분을 소정깊이로 파냄으로써 형성된다.
이어, 상기 p-웰 영역(22)의 소정영역에 고농도 p형 불순물 확산영역(25)이 형성되고, 상기 n형 반도체 기판(21)의 소정부분에 고농도 n형 제 3 불순물 확산영역(26)이 형성된다.
그리고 상기 U자형 고농도 n형 제 1 불순물 확산영역(23)에 콘택되어 외부의 바이어스 신호가 인가되는 제 1 금속라인(27)이 형성되고, 상기 U자형 고농도 n형 불순물 확산영역(24)에 콘택되어 상기 외부의 바이어스 신호가 방전되는 제 2 금속라인(28)이 형성된다.
여기서 상기 제 1, 제 2 금속라인(27,28)은 상기 U자형 고농도 n형 제 1, 제 2 불순물 확산영역(23,24)과 오믹 콘택(Ohmic Contact)을 이룬다.
또한, 상기 고농도 p형 불순물 확산영역(25) 및 고농도 n형 제 3 불순물 확산영역(26)에 콘택되어 p-웰 영역(22) 및 n형 반도체 기판(21)에 역바이어스 전압(Vp)을 인가하는 제 3 금속라인 및 제 4 금속라인이 형성된다.
이상에서 설명한 바와같이 본 발명에 의한 ESD 보호회로에 있어서 수직형으로 방전경로를 형성하므로써 높은 ESD 값을 효과적으로 방전시키는 효과가 있다.
Claims (3)
- 제 1 도전형 반도체 기판과,상기 제 1 반도체 기판 표면내의 소정영역에 형성되는 제 2 도전형 웰 영역과,상기 제 2 도전형 웰 영역의 표면내에 일정한 간격을 갖고 U자형으로 형성되는 제 1 도전형 제 1, 제 2 불순물 영역과,상기 제 1 도전형 제 1, 제 2 불순물 영역과 각각 콘택되어 입력라인과 접지라인으로 사용되는 제 1, 제 2 금속라인과,상기 제 2 도전형 웰 영역의 소정부분에 형성되는 제 2 도전형 제 3 불순물 영역과,상기 제 1 도전형 반도체 기판내의 소정영역에 형성되는 제 1 도전형 제 4 불순물 영역과,상기 제 2 도전형 제 3 불순물 영역과 상기 제 1 도전형 제 4 불순물 영역에 각각콘택되어 상기 제 2 도전형 웰 영역과 제 1 도전형 기판에 전압을 인가하는 제 3, 제 4 금속라인을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
- 제 1 항에 있어서,상기 U자형 제 1 도전형 제 1 , 제 2 불순물 영역은 고에너지 이온 주입으로 형성된 제 1 도전형 제 1, 제 2 불순물 영역의 중심부분을 소정깊이로 파내어 형성되는 것을 특징으로 하는 ESD 보호회로.
- 제 1 항에 있어서,상기 제 1, 제 2 금속라인은 상기 제 1 도전형 제 1, 제 2 불순물 영역과 오믹콘택으로 이루어짐을 특징으로 하는 ESD 보호회로.
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