JP2965264B2 - 低電圧でトリガされるスナップバック装置 - Google Patents
低電圧でトリガされるスナップバック装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Description
【発明の詳細な説明】 発明の分野 本発明は一般には保護装置に関する。詳しくは、静電
放電（ESD）を含む様々な過渡電流から集積回路を保護
するための保護装置に関する。
放電（ESD）を含む様々な過渡電流から集積回路を保護
するための保護装置に関する。
発明の背景 バイポーラトランジスタ、電界効果装置、および集積
回路を含む半導体装置を過渡電圧および過渡電流による
損傷から保護するために先行技術において多くの試みが
なされている。電界効果装置に関しては、静電放電（ES
D）からの保護が特別の問題となっている。
回路を含む半導体装置を過渡電圧および過渡電流による
損傷から保護するために先行技術において多くの試みが
なされている。電界効果装置に関しては、静電放電（ES
D）からの保護が特別の問題となっている。
Fischerによる米国特許第3,787,717号は、電界効果装
置を保護するために横型バイポーラトランジスタを使用
することを教示している。横型バイポーラトランジスタ
はゲート制御コレクター接合部を含み、コレクターから
エミッターへの電流路を有して、回路内の過電圧から保
護すべきポイントを分路する。コレクター接合部を覆う
二酸化シリコン保護膜層の上に金属がかぶせられ、基板
内の保護すべきポイントに電気接続される。同様に、エ
ミッター電極が保護すべきポイントに接続される。過電
圧が発生すると、ゲート制御コレクター接合部は電子な
だれモードで破壊され、電流が接合部から基板へ流れ
る。この結果、横型トランジスタのベース領域で電位が
低下し、続いて該ベース領域が導電して過電圧状態によ
る過度の電流を分路させる。
置を保護するために横型バイポーラトランジスタを使用
することを教示している。横型バイポーラトランジスタ
はゲート制御コレクター接合部を含み、コレクターから
エミッターへの電流路を有して、回路内の過電圧から保
護すべきポイントを分路する。コレクター接合部を覆う
二酸化シリコン保護膜層の上に金属がかぶせられ、基板
内の保護すべきポイントに電気接続される。同様に、エ
ミッター電極が保護すべきポイントに接続される。過電
圧が発生すると、ゲート制御コレクター接合部は電子な
だれモードで破壊され、電流が接合部から基板へ流れ
る。この結果、横型トランジスタのベース領域で電位が
低下し、続いて該ベース領域が導電して過電圧状態によ
る過度の電流を分路させる。
Hartranft他による米国特許第4,605,980号は、厚型電
界効果トランジスタを薄型電界効果トランジスタと組み
合わせて使用して、集積回路を保護することを、詳しく
は、静電放電により発生する過度に高い電圧および電流
による損傷から電界効果トランジスタを保護することを
教示している。保護回路は同じ基板上に形成され、保護
すべき電界効果トランジスタを含む。厚型電界効果トラ
ンジスタのための回路には抵抗器−ダイオードのネット
ワークが含まれる。集積回路パッドと保護すべき回路と
の間には細長い拡散抵抗器が含まれる。厚型電界効果ト
ランジスタは、静電放電により発生する高電圧および電
流が保護すべき装置に到らないように分路するために使
用され、一方、薄型電界効果トランジスタは、低くはあ
るが保護すべき装置にとっては過度である電圧から保護
するために使用される。厚型および薄型の２つの電界効
果トランジスタの間には、各々が異なる範囲の電圧およ
び電流値にわたって装置を保護するために使用されると
いう以外は、何ら相互作用はない。
界効果トランジスタを薄型電界効果トランジスタと組み
合わせて使用して、集積回路を保護することを、詳しく
は、静電放電により発生する過度に高い電圧および電流
による損傷から電界効果トランジスタを保護することを
教示している。保護回路は同じ基板上に形成され、保護
すべき電界効果トランジスタを含む。厚型電界効果トラ
ンジスタのための回路には抵抗器−ダイオードのネット
ワークが含まれる。集積回路パッドと保護すべき回路と
の間には細長い拡散抵抗器が含まれる。厚型電界効果ト
ランジスタは、静電放電により発生する高電圧および電
流が保護すべき装置に到らないように分路するために使
用され、一方、薄型電界効果トランジスタは、低くはあ
るが保護すべき装置にとっては過度である電圧から保護
するために使用される。厚型および薄型の２つの電界効
果トランジスタの間には、各々が異なる範囲の電圧およ
び電流値にわたって装置を保護するために使用されると
いう以外は、何ら相互作用はない。
Rountree他による米国特許第4,692,781号は、電界効
果トランジスタのための、厚型酸化物トランジスタを使
用して該装置に主要な保護を提供する入力保護回路を教
示している。この厚型酸化物電界効果装置は比較的高い
電圧に対して集積回路を保護する。低い電圧の保護を提
供するためには薄型ゲート電界効果トランジスタが使用
され、「フィールドプレートダイオード」として働く。
果トランジスタのための、厚型酸化物トランジスタを使
用して該装置に主要な保護を提供する入力保護回路を教
示している。この厚型酸化物電界効果装置は比較的高い
電圧に対して集積回路を保護する。低い電圧の保護を提
供するためには薄型ゲート電界効果トランジスタが使用
され、「フィールドプレートダイオード」として働く。
Hartranft他による米国特許第4,745,450号は、薄型ゲ
ート酸化物電界効果トランジスタを静電放電による破壊
から保護するための回路を教示している。この発明の教
示は米国特許第4,605,980号のものと実質的に類似して
いる。
ート酸化物電界効果トランジスタを静電放電による破壊
から保護するための回路を教示している。この発明の教
示は米国特許第4,605,980号のものと実質的に類似して
いる。
Puarによる米国特許第4,786,956号は、高入力電圧か
ら集積回路を保護するための装置を開示している。この
集積回路はアクティブな半導体部を横方向に分離する凹
状のフィールド酸化物領域を有する半導体基板を有す
る。保護装置は、第１電圧を受容するソース、絶縁ゲー
ト電極、および入力端子に結合したドレイン電極を備え
たＮチャネルのエンハンスメント型電界効果装置を含
み、ソースおよびドレイン領域は基板の上表面に沿った
アクティブ部のうちの１つに配置されている。このNMOS
トランジスタのゲートを通して第２電圧を結合するため
に抵抗器が含まれる。別のNMOSトランジスタ、詳しくは
厚型酸化物装置は、第1NMOSトランジスタのソースに結
合された基板の上表面に沿ったアクティブ部の１つに配
置されているソース領域と、入力信号端子に結合したゲ
ート電極と、基板の上表面に沿ったアクティブ部の別の
１つに配置され同様に入力端子に結合したドレイン領域
とを備えている。
ら集積回路を保護するための装置を開示している。この
集積回路はアクティブな半導体部を横方向に分離する凹
状のフィールド酸化物領域を有する半導体基板を有す
る。保護装置は、第１電圧を受容するソース、絶縁ゲー
ト電極、および入力端子に結合したドレイン電極を備え
たＮチャネルのエンハンスメント型電界効果装置を含
み、ソースおよびドレイン領域は基板の上表面に沿った
アクティブ部のうちの１つに配置されている。このNMOS
トランジスタのゲートを通して第２電圧を結合するため
に抵抗器が含まれる。別のNMOSトランジスタ、詳しくは
厚型酸化物装置は、第1NMOSトランジスタのソースに結
合された基板の上表面に沿ったアクティブ部の１つに配
置されているソース領域と、入力信号端子に結合したゲ
ート電極と、基板の上表面に沿ったアクティブ部の別の
１つに配置され同様に入力端子に結合したドレイン領域
とを備えている。
Maloneyによる米国特許第4,821,096号は、半導体装置
を、静電放電を原因とするような電圧および電流サージ
から保護するための装置を開示している。この保護装置
または回路は、装置の入力端子に結合したエミッター領
域と、同様に入力端子に接続したベース領域と、接地し
たコレクター領域とを備えた第1PNP横型トランジスタを
含む。さらに抵抗器を通して接合したエミッター領域
と、接地したベース領域およびコレクター領域とを備え
た第2PNP横型トランジスタを含む。この保護装置は高電
圧サージおよび電流スパイクをグランドに分路させて装
置を保護する。この発明の別の実施態様は、同様の配置
の一対のP-型電界効果トランジスタを含み、これにより
半導体装置を保護する。
を、静電放電を原因とするような電圧および電流サージ
から保護するための装置を開示している。この保護装置
または回路は、装置の入力端子に結合したエミッター領
域と、同様に入力端子に接続したベース領域と、接地し
たコレクター領域とを備えた第1PNP横型トランジスタを
含む。さらに抵抗器を通して接合したエミッター領域
と、接地したベース領域およびコレクター領域とを備え
た第2PNP横型トランジスタを含む。この保護装置は高電
圧サージおよび電流スパイクをグランドに分路させて装
置を保護する。この発明の別の実施態様は、同様の配置
の一対のP-型電界効果トランジスタを含み、これにより
半導体装置を保護する。
Duvvury他による米国特許第4,855,620号は、電界効果
トランジスタ出力バッファ回路のアクティブ出力トラン
ジスタに対して、しきい電圧の高い電界効果トランジス
タを含ませることを教示している。この高しきい電圧の
電界効果装置は、電力源と出力トランジスタのゲート電
極との間に接続されたソースからドレインへの流路を有
する。高しきい電圧の電界効果装置はまた出力トランジ
スタの出力端子に接続したゲートを有する。出力端子で
ESD過渡電流が発生すると、高しきい電界効果装置は電
界効果トランジスタ出力バッファ回路を保護するために
導電する。ここで前者のしきい電圧は、出力バッファの
作動電圧より大であるが、バッファ回路の出力部に配置
された寄生バイポーラトランジスタのコレクター−ベー
ス接合部の破壊電圧より小さい。
トランジスタ出力バッファ回路のアクティブ出力トラン
ジスタに対して、しきい電圧の高い電界効果トランジス
タを含ませることを教示している。この高しきい電圧の
電界効果装置は、電力源と出力トランジスタのゲート電
極との間に接続されたソースからドレインへの流路を有
する。高しきい電圧の電界効果装置はまた出力トランジ
スタの出力端子に接続したゲートを有する。出力端子で
ESD過渡電流が発生すると、高しきい電界効果装置は電
界効果トランジスタ出力バッファ回路を保護するために
導電する。ここで前者のしきい電圧は、出力バッファの
作動電圧より大であるが、バッファ回路の出力部に配置
された寄生バイポーラトランジスタのコレクター−ベー
ス接合部の破壊電圧より小さい。
超大規模集積（VLSI）回路の配列は縮小を続けている
ため、対応するゲート酸化物の厚さの破壊電圧に相対し
ての減少の方が、酸化物を保護するために使用される代
表的に利用可能な拡散領域の逆接合破壊の減少より大で
あった。１マイクロメーターのレベルでは、破壊電圧の
差異は僅か２〜３ボルトである。また、通常使用される
構造の１つである厚型酸化物NMOSトランジスタスナップ
バック装置の初期破壊電圧は高すぎるため、関連する集
積回路のための保護を提供することはできない。既知の
保護回路および装置は最先端技術のVLSI装置を保護する
ための必要条件を満たし得ない。
ため、対応するゲート酸化物の厚さの破壊電圧に相対し
ての減少の方が、酸化物を保護するために使用される代
表的に利用可能な拡散領域の逆接合破壊の減少より大で
あった。１マイクロメーターのレベルでは、破壊電圧の
差異は僅か２〜３ボルトである。また、通常使用される
構造の１つである厚型酸化物NMOSトランジスタスナップ
バック装置の初期破壊電圧は高すぎるため、関連する集
積回路のための保護を提供することはできない。既知の
保護回路および装置は最先端技術のVLSI装置を保護する
ための必要条件を満たし得ない。
発明の要旨 本発明は集積回路を保護するための、該集積回路と同
じ基板上に作製され得る構造である。本発明は長さの短
いチャネル構造と、長さの比較的長いチャネル構造とを
含み、短チャネル構造は長チャネル構造より比較的低い
電圧で導電状態にトリガされる。短チャネル構造は長チ
ャネル構造を導電状態へ駆動し、これにより保護装置は
極めて広域の電圧および電流にわたって迅速に作動す
る。長チャネル構造は、ESDなどの過渡現象からの実質
的にすべての過渡エネルギーを導電し尽し、一方、短チ
ャネル構造は、過渡現象の初期立ち上がり時間の間の比
較的低い電圧レベルで作動する働きをする。これによ
り、確実に長チャネル構造が適切な時間にトリガされ、
集積回路装置を過渡エネルギーから保護する。
じ基板上に作製され得る構造である。本発明は長さの短
いチャネル構造と、長さの比較的長いチャネル構造とを
含み、短チャネル構造は長チャネル構造より比較的低い
電圧で導電状態にトリガされる。短チャネル構造は長チ
ャネル構造を導電状態へ駆動し、これにより保護装置は
極めて広域の電圧および電流にわたって迅速に作動す
る。長チャネル構造は、ESDなどの過渡現象からの実質
的にすべての過渡エネルギーを導電し尽し、一方、短チ
ャネル構造は、過渡現象の初期立ち上がり時間の間の比
較的低い電圧レベルで作動する働きをする。これによ
り、確実に長チャネル構造が適切な時間にトリガされ、
集積回路装置を過渡エネルギーから保護する。
図面の簡単な説明 図面において、類似の項目は同一の参照番号により識
別される。
別される。
図１は本発明の１実施態様のための構造の配置の概略
平面図である。
平面図である。
図２は図１の構造の２−２の断面図である。
図３は図２の"A"内の部分すなわち領域の拡大断面図
である。
である。
図４は図１の構造の４−４の断面図である。
図５は図４の部分すなわち領域"B"の拡大断面図であ
る。
る。
図６は発明の１実施態様のための構造の配置の平面図
である。
である。
図７は図１〜５の保護装置のための有効等価回路を示
す回路概略図である。
す回路概略図である。
発明の詳細な説明 NMOSトランジスタは寄生の横型バイポーラNPNトラン
ジスタを含んでいる。この寄生横型NPNトランジスタ
は、Vcerモードにおけるコレクター−エミッター破壊電
圧が過剰になるとトリガされて導電し得る。NMOSトラン
ジスタのＰ領域（基板）は寄生横型バイポーラNPNトラ
ンジスタのベース電極を提供し、通常は、実際のベース
領域から一定の距離だけ離れた関連するエミッタ−電極
（NMOSトランジスタのソース）に接続される。基板の抵
抗がエミッター−ベースの分路抵抗を形成する。NPNト
ランジスタは、コレクターおよびエミッター領域を形成
する２つの遊離N+拡散部を厚いフィールド酸化物を使用
して分離することにより、NMOSゲート電極を持たずに作
製され得る。代表的には、このようなNPNトランジスタ
は比較的広いベース領域を持つ。すなわちコレクター領
域とエミッター領域との間の分離が比較的広い。この広
いベース領域を持つNPNトランジスタの初期破壊電圧を
低減するためには、ベース領域をもっと狭くする、すな
わちチャネル長の短いNMOSトランジスタの寄生NPNトラ
ンジスタを使用する必要がある。しかし、このような装
置が大量のエネルギーを吸収すると、関連するゲート絶
縁体が破壊される。本発明者は、このような装置を保護
するには、チャネル長の短い構造を組み込んでこれによ
り広いベース領域のNPNトランジスタ構造をトリガする
ことが必要であることを認識した。チャネル長の短い構
造は、ベース領域の広いNPNトランジスタ構造がスナッ
プバックして過渡エネルギーを導電し尽くす前に過渡電
圧により損傷を受けるのを防ぐのに十分な直列抵抗を有
している。さらに、チャネル長の短いNMOSトランジスタ
を好ましくは保護装置の中心にまたは中心近くに配置し
て、広いベース領域を持つ複数の寄生NPNトランジスタ
構造を実用的な範囲内でトリガすることにより、関連す
る集積回路の過渡エネルギーからの保護がさらに向上す
ることが認識された。
ジスタを含んでいる。この寄生横型NPNトランジスタ
は、Vcerモードにおけるコレクター−エミッター破壊電
圧が過剰になるとトリガされて導電し得る。NMOSトラン
ジスタのＰ領域（基板）は寄生横型バイポーラNPNトラ
ンジスタのベース電極を提供し、通常は、実際のベース
領域から一定の距離だけ離れた関連するエミッタ−電極
（NMOSトランジスタのソース）に接続される。基板の抵
抗がエミッター−ベースの分路抵抗を形成する。NPNト
ランジスタは、コレクターおよびエミッター領域を形成
する２つの遊離N+拡散部を厚いフィールド酸化物を使用
して分離することにより、NMOSゲート電極を持たずに作
製され得る。代表的には、このようなNPNトランジスタ
は比較的広いベース領域を持つ。すなわちコレクター領
域とエミッター領域との間の分離が比較的広い。この広
いベース領域を持つNPNトランジスタの初期破壊電圧を
低減するためには、ベース領域をもっと狭くする、すな
わちチャネル長の短いNMOSトランジスタの寄生NPNトラ
ンジスタを使用する必要がある。しかし、このような装
置が大量のエネルギーを吸収すると、関連するゲート絶
縁体が破壊される。本発明者は、このような装置を保護
するには、チャネル長の短い構造を組み込んでこれによ
り広いベース領域のNPNトランジスタ構造をトリガする
ことが必要であることを認識した。チャネル長の短い構
造は、ベース領域の広いNPNトランジスタ構造がスナッ
プバックして過渡エネルギーを導電し尽くす前に過渡電
圧により損傷を受けるのを防ぐのに十分な直列抵抗を有
している。さらに、チャネル長の短いNMOSトランジスタ
を好ましくは保護装置の中心にまたは中心近くに配置し
て、広いベース領域を持つ複数の寄生NPNトランジスタ
構造を実用的な範囲内でトリガすることにより、関連す
る集積回路の過渡エネルギーからの保護がさらに向上す
ることが認識された。
本発明の様々な実施態様の説明において、チャネル長
の長い構造は、比較的広い間隔を開けた同じ導電型の２
つの領域が逆の導電型の本体内に含まれるもので、一
方、またチャネル長の短い構造は、コレクター領域とエ
ミッター領域との間の間隔が狭く、その破壊電圧はチャ
ネル長の長い構造のものより低い構造である。
の長い構造は、比較的広い間隔を開けた同じ導電型の２
つの領域が逆の導電型の本体内に含まれるもので、一
方、またチャネル長の短い構造は、コレクター領域とエ
ミッター領域との間の間隔が狭く、その破壊電圧はチャ
ネル長の長い構造のものより低い構造である。
図１から５において、本発明の原理を具体化した構造
体10は好ましくはＰ型導電性で表面14を持つ半導体基板
12を含む。該基板はまた短チャネル構造16、複数の長チ
ャネル構造18a〜18d、バス20、基準電位のソース、代表
的には接地した基準ライン22、および基板12と基準ライ
ン22との間の基板コンタクト24を備えている。
体10は好ましくはＰ型導電性で表面14を持つ半導体基板
12を含む。該基板はまた短チャネル構造16、複数の長チ
ャネル構造18a〜18d、バス20、基準電位のソース、代表
的には接地した基準ライン22、および基板12と基準ライ
ン22との間の基板コンタクト24を備えている。
図１はまた、保護すべき集積回路100と共に構造体10
を使用する例を示している。集積回路100はバス20に接
続した電極102と基準ライン22に接続した電極104とを備
え、これにより集積回路100は短チャネル構造16および
複数の長チャネル構造18a〜18dに並列接続される。集積
回路100の第１端子102は電圧供給端子または入力もしく
は出力信号端子であり得、第２端子104は基準電位のソ
ース、代表的にはグランドであり得る。保護装置102
は、過渡電圧に反応して作動し過渡エネルギーをバス20
から基準ライン22へ導電することにより集積回路100を
保護する。
を使用する例を示している。集積回路100はバス20に接
続した電極102と基準ライン22に接続した電極104とを備
え、これにより集積回路100は短チャネル構造16および
複数の長チャネル構造18a〜18dに並列接続される。集積
回路100の第１端子102は電圧供給端子または入力もしく
は出力信号端子であり得、第２端子104は基準電位のソ
ース、代表的にはグランドであり得る。保護装置102
は、過渡電圧に反応して作動し過渡エネルギーをバス20
から基準ライン22へ導電することにより集積回路100を
保護する。
図１〜３に示すように、短チャネル構造16は、それぞ
れエミッター領域およびコレクタ領域に対応する第１お
よび第2N+導電型領域26および28を備えており、表面30
から基板12へと一定の距離だけ延長し、また互いに離れ
ている。薄絶縁層32、好ましくは酸化シリコン層が表面
30の上に横たわっている。ゲート電極34が第１および第
2N+導電型領域26と28との間の隙間を覆う薄絶縁層32の
上に横たわっている。ゲート電極34は通常は装置の動作
にとっては必要ではなく、主に第１および第2N+導電型
領域26および28をこれらの間のチャネル長さを短く正確
に定めて形成するためのセルフアラインプロセスで使用
するためのマスクとして機能するために存在する。ゲー
ト電極34が存在するとき、これは基準ライン22に電気接
続される。第１電気コンタクト36は薄絶縁層32の開口部
38を貫通して第1N+導電型領域26への電気接触を提供す
る。第１電気コンタクト36は基準ライン22に延長してい
る。第２電気コンタクト40は薄絶縁層32の開口部42を貫
通して第2N+導電型領域28への電気接触を提供する。第
２電気コンタクト40はバス20に延長している。
れエミッター領域およびコレクタ領域に対応する第１お
よび第2N+導電型領域26および28を備えており、表面30
から基板12へと一定の距離だけ延長し、また互いに離れ
ている。薄絶縁層32、好ましくは酸化シリコン層が表面
30の上に横たわっている。ゲート電極34が第１および第
2N+導電型領域26と28との間の隙間を覆う薄絶縁層32の
上に横たわっている。ゲート電極34は通常は装置の動作
にとっては必要ではなく、主に第１および第2N+導電型
領域26および28をこれらの間のチャネル長さを短く正確
に定めて形成するためのセルフアラインプロセスで使用
するためのマスクとして機能するために存在する。ゲー
ト電極34が存在するとき、これは基準ライン22に電気接
続される。第１電気コンタクト36は薄絶縁層32の開口部
38を貫通して第1N+導電型領域26への電気接触を提供す
る。第１電気コンタクト36は基準ライン22に延長してい
る。第２電気コンタクト40は薄絶縁層32の開口部42を貫
通して第2N+導電型領域28への電気接触を提供する。第
２電気コンタクト40はバス20に延長している。
図２の領域"A"の拡大図を図３に示す。1.25マイクロ
メーターデザインルールによる作製法を使用すれば、ゲ
ート34は代表的には幅約1.25マイクロメーター、N+領域
26と28との間の隙間は代表的には約１マイクロメーター
であり、好ましくは使用する方法により許容される最小
限度に低減される。
メーターデザインルールによる作製法を使用すれば、ゲ
ート34は代表的には幅約1.25マイクロメーター、N+領域
26と28との間の隙間は代表的には約１マイクロメーター
であり、好ましくは使用する方法により許容される最小
限度に低減される。
図１および４〜５において、長チャネル構造18cはそ
れぞれエミッター領域およびコレクター領域に対応する
第３および第4N+導電型領域42および44を備えており、
表面30から基板12へと一定の距離だけ延長し、また互い
に離れている。絶縁層32が、第３および第4N+導電型領
域42と44との間の隙間の上方以外の表面30の上に横たわ
っている。領域42と44との間にはフィールド酸化物領域
46が配置されている。フィールド酸化物46の両端部に形
成される代表的な「バーズビーク」47は代表的には長さ
約0.5マイクロメーターである。1.25マイクロメーター
デザインルールの作製方法においては、第３および第4N
+導電型領域42と44との間の隙間は代表的には約２およ
び３マイクロメーターの間である。第３電気コレクタ48
は薄絶縁層32の開口部50を貫通して第3N+導電型領域42
への電気接触を提供する。第３電気コンタクト48は基準
ライン22に延長している。第４電気コンタクト52は薄絶
縁層32の開口部54を貫通して第4N+導電型領域44への電
気接触を提供する。第４電気コンタクト52はバス20に延
長している。N-領域56が表面30および第4N+導電型領域4
4から基板12へと一定の距離だけ延長している。N-領域5
6の機能は第４電気コンタクト52から基板12への金属拡
散を防ぐことである。P+領域58が第3N+導電型領域42か
ら一定の距離だけ離れ表面30から基板12へと一定の距離
だけ延長して、基板12と基板コンタクト24との間の良好
な電気接触を提供する。
れぞれエミッター領域およびコレクター領域に対応する
第３および第4N+導電型領域42および44を備えており、
表面30から基板12へと一定の距離だけ延長し、また互い
に離れている。絶縁層32が、第３および第4N+導電型領
域42と44との間の隙間の上方以外の表面30の上に横たわ
っている。領域42と44との間にはフィールド酸化物領域
46が配置されている。フィールド酸化物46の両端部に形
成される代表的な「バーズビーク」47は代表的には長さ
約0.5マイクロメーターである。1.25マイクロメーター
デザインルールの作製方法においては、第３および第4N
+導電型領域42と44との間の隙間は代表的には約２およ
び３マイクロメーターの間である。第３電気コレクタ48
は薄絶縁層32の開口部50を貫通して第3N+導電型領域42
への電気接触を提供する。第３電気コンタクト48は基準
ライン22に延長している。第４電気コンタクト52は薄絶
縁層32の開口部54を貫通して第4N+導電型領域44への電
気接触を提供する。第４電気コンタクト52はバス20に延
長している。N-領域56が表面30および第4N+導電型領域4
4から基板12へと一定の距離だけ延長している。N-領域5
6の機能は第４電気コンタクト52から基板12への金属拡
散を防ぐことである。P+領域58が第3N+導電型領域42か
ら一定の距離だけ離れ表面30から基板12へと一定の距離
だけ延長して、基板12と基板コンタクト24との間の良好
な電気接触を提供する。
P-タイプ導電性基板12は代表的には比較的低濃度にド
ープされ（約1013/cc）導電率は比較的低い。N+導電型
領域は比較的高濃度にドープされ代表的には約1018/c
c、導電率は比較的高い。N-領域56は比較的低濃度にド
ープされ代表的には約1014/ccと1015/ccの間で、導電率
は比較的低い。P+領域58は比較的高濃度にドープされ導
電率は比較的高い。電気コンタクト、バス、および基準
ラインは代表的にはアルミニウム、モリブデン、その他
同等の金属、シリサイド、またはポリシリコン、または
これら材料の組合せにより構成される。
ープされ（約1013/cc）導電率は比較的低い。N+導電型
領域は比較的高濃度にドープされ代表的には約1018/c
c、導電率は比較的高い。N-領域56は比較的低濃度にド
ープされ代表的には約1014/ccと1015/ccの間で、導電率
は比較的低い。P+領域58は比較的高濃度にドープされ導
電率は比較的高い。電気コンタクト、バス、および基準
ラインは代表的にはアルミニウム、モリブデン、その他
同等の金属、シリサイド、またはポリシリコン、または
これら材料の組合せにより構成される。
本発明の動作には長チャネル構造は１つだけでよい
が、複数個ある方が好適である。図１に示す４つの構造
のような複数の長チャネル構造は、代表的には近接して
配置される。また好ましくは作製方法のためのデザイン
ルールにより許容される限り短チャネル構造16に近接し
て配置される。
が、複数個ある方が好適である。図１に示す４つの構造
のような複数の長チャネル構造は、代表的には近接して
配置される。また好ましくは作製方法のためのデザイン
ルールにより許容される限り短チャネル構造16に近接し
て配置される。
本発明の保護装置は、集積回路に損傷をもたらす電圧
より低い、また集積回路の供給電圧より高い電圧で破壊
および導電するように設計される。保護装置は、過渡電
流が発生している間、バス20と基準ライン22との間の短
絡を可能な限り短く供給するように設計されている。代
表的な応用においては、約5.5ボルトの集積回路供給電
圧に対して、短チャネル構造16のための破壊電圧は約８
ボルトであり、長チャネル構造18のための破壊電圧レベ
ルは約12ボルトである。従って、通常の供給電圧レベル
では保護装置はトリガしない。しかし、過渡電圧が発生
すると、過渡電圧が８ボルトを越えると短チャネル構造
16が破壊してベース電流が基板12を通って流れる。この
電流の流れにより基板12とN+領域42との間に電圧が生
じ、過度電圧のレベルが短チャネル構造16の損傷しきい
値を越える前に長チャネル構造18が導電および破壊し
て、回路が保護される。長チャネル構造18は、代表的に
は、短チャネル構造16が導電を開始した後約1.0から1.5
ナノ秒で作動する。
より低い、また集積回路の供給電圧より高い電圧で破壊
および導電するように設計される。保護装置は、過渡電
流が発生している間、バス20と基準ライン22との間の短
絡を可能な限り短く供給するように設計されている。代
表的な応用においては、約5.5ボルトの集積回路供給電
圧に対して、短チャネル構造16のための破壊電圧は約８
ボルトであり、長チャネル構造18のための破壊電圧レベ
ルは約12ボルトである。従って、通常の供給電圧レベル
では保護装置はトリガしない。しかし、過渡電圧が発生
すると、過渡電圧が８ボルトを越えると短チャネル構造
16が破壊してベース電流が基板12を通って流れる。この
電流の流れにより基板12とN+領域42との間に電圧が生
じ、過度電圧のレベルが短チャネル構造16の損傷しきい
値を越える前に長チャネル構造18が導電および破壊し
て、回路が保護される。長チャネル構造18は、代表的に
は、短チャネル構造16が導電を開始した後約1.0から1.5
ナノ秒で作動する。
図１に示すような本発明を具体化したエンジニアリン
グプロトタイプを試験している間に、保護構造の端部に
おける電流分布が過度であることが発見された。構造を
通じての電流の分布が、長チャネル構造18のすべてにお
いて電流の均一な分布を提供するようなものであること
を確実にするために、短チャネル構造16から最も離れた
長チャネル構造18に対してN+拡散を増加し、これにより
安定抵抗を提供した。
グプロトタイプを試験している間に、保護構造の端部に
おける電流分布が過度であることが発見された。構造を
通じての電流の分布が、長チャネル構造18のすべてにお
いて電流の均一な分布を提供するようなものであること
を確実にするために、短チャネル構造16から最も離れた
長チャネル構造18に対してN+拡散を増加し、これにより
安定抵抗を提供した。
図１〜５に示した本発明の構造の配列の正面図を図６
に示す。図６では参照番号は図１〜５の参照番号と同じ
である。図示されるように、６つの長チャネル構造18が
並列に接続され、ほぼ中央に短チャネル構造16が配置さ
れている。
に示す。図６では参照番号は図１〜５の参照番号と同じ
である。図示されるように、６つの長チャネル構造18が
並列に接続され、ほぼ中央に短チャネル構造16が配置さ
れている。
図７において、図１〜５の保護装置の有効等価回路
は、短チャネル構造16により提供される寄生NPNトラン
ジスタQS、および複数の長チャネル構造18により提供さ
れる寄生NPNトランジスタQLを含む。短チャネル構造16
の寄生要素により、コレクターおよびエミッター抵抗器
RCおよびREが各々提供される。基板抵抗はエミッター−
ベースの分路抵抗RSを提供する。NPNトランジスタQS
は、コレクター抵抗器RCを通してバス20に接続するコレ
クター電極、およびエミッター抵抗器REを通して基準ラ
イン22に接続するエミッター電極、またNPNトランジス
タQLのベース電極と共有して、共通の基板12を介してま
たエミッターベースの分路抵抗RSを通して基準ライン22
へ接続するベース電極を有する。
は、短チャネル構造16により提供される寄生NPNトラン
ジスタQS、および複数の長チャネル構造18により提供さ
れる寄生NPNトランジスタQLを含む。短チャネル構造16
の寄生要素により、コレクターおよびエミッター抵抗器
RCおよびREが各々提供される。基板抵抗はエミッター−
ベースの分路抵抗RSを提供する。NPNトランジスタQS
は、コレクター抵抗器RCを通してバス20に接続するコレ
クター電極、およびエミッター抵抗器REを通して基準ラ
イン22に接続するエミッター電極、またNPNトランジス
タQLのベース電極と共有して、共通の基板12を介してま
たエミッターベースの分路抵抗RSを通して基準ライン22
へ接続するベース電極を有する。
コレクターおよびエミッター抵抗器RCおよびREはNPN
トランジスタQSを通る電流を制限し、これにより短チャ
ネル構造を高過渡電圧から保護する。寄生NPNトランジ
スタQLがNPNトランジスタQSによりトリガされ導電を行
うと、トランジスタQLは即座にスナップバック導電モー
ドとなり、これにより過渡エネルギーを導電し尽くす。
NPNトランジスタQLにおいてスナップバックが起こるた
めに必要な臨界電流は約５マイクロアンペア／マイクロ
メーターである。従って、ベース電流がトランジスタQS
を流れ始めると、ベース電流は寄生NPNトランジスタQL
をも流れる。抵抗器RCおよびREの電流制限効果により、
電流の大部分はQLを通って流れ、QLは、通過する電流の
大きさが構造のスナップバックしきい値を越えるとスナ
ップバックを行う。
トランジスタQSを通る電流を制限し、これにより短チャ
ネル構造を高過渡電圧から保護する。寄生NPNトランジ
スタQLがNPNトランジスタQSによりトリガされ導電を行
うと、トランジスタQLは即座にスナップバック導電モー
ドとなり、これにより過渡エネルギーを導電し尽くす。
NPNトランジスタQLにおいてスナップバックが起こるた
めに必要な臨界電流は約５マイクロアンペア／マイクロ
メーターである。従って、ベース電流がトランジスタQS
を流れ始めると、ベース電流は寄生NPNトランジスタQL
をも流れる。抵抗器RCおよびREの電流制限効果により、
電流の大部分はQLを通って流れ、QLは、通過する電流の
大きさが構造のスナップバックしきい値を越えるとスナ
ップバックを行う。
P+領域58と図２に示すN+領域28との間、およびP+領域
58と図５に示すN+領域44との間に形成される寄生ダイオ
ードＤは、過渡電流を基準ライン22からバス20へ逆流さ
せる。
58と図５に示すN+領域44との間に形成される寄生ダイオ
ードＤは、過渡電流を基準ライン22からバス20へ逆流さ
せる。
本発明の装置は、領域規定のための標準のホトリソグ
ラフ、エッチング工程、およびドープ領域を形成するた
めのイオン注入を利用して作製され得る。代表的には、
シリコン半導体基板が、例えばＰ型ドーパントとしてボ
ロン、またＮ型ドーパントとしてリンと共に使用される
が、他の適切な材料も使用し得る。絶縁体は代表的に
は、当業者には既知の方法を利用して形成されるシリコ
ン酸化物または窒化物である。
ラフ、エッチング工程、およびドープ領域を形成するた
めのイオン注入を利用して作製され得る。代表的には、
シリコン半導体基板が、例えばＰ型ドーパントとしてボ
ロン、またＮ型ドーパントとしてリンと共に使用される
が、他の適切な材料も使用し得る。絶縁体は代表的に
は、当業者には既知の方法を利用して形成されるシリコ
ン酸化物または窒化物である。
本発明の様々な実施態様の変更は当業者により行われ
得る。例えば、本発明は特定の導電型について述べた
が、相対的な導電型関係が同じである限り、逆の導電型
関係もまた使用し得る。このようなおよび他の変更は本
発明および添付クレームの精神および範囲内であると見
なされる。
得る。例えば、本発明は特定の導電型について述べた
が、相対的な導電型関係が同じである限り、逆の導電型
関係もまた使用し得る。このようなおよび他の変更は本
発明および添付クレームの精神および範囲内であると見
なされる。
フロントページの続き (72)発明者 アベリー，レスリー ロナルド アメリカ合衆国 ニュージャージー 08822 ハンタードン，フレミングトン, キングウッド―ロックタウン ロード 565 (56)参考文献 特開 昭61−292351（ＪＰ，Ａ) 特開 昭54−14173（ＪＰ，Ａ) 特開 昭53−110382（ＪＰ，Ａ) 実開 昭58−195455（ＪＰ，Ｕ)
Claims (10)
- 【請求項１】バスおよび基準ラインに接続した、集積回
路のための保護装置であり、 ベース領域により隔てられたエミッター領域およびコレ
クター領域を持つ第１バイポーラトランジスタであり、
該バスと該基準ラインとの間に第１および第２抵抗器を
介して接続した主電流導電路を有する第１バイポーラト
ランジスタ、および ベース領域により隔てられたエミッター領域およびコレ
クター領域を持ち、該エミッター領域およびコレクター
領域は該第１バイポーラトランジスタのエミッター領域
およびコレクター領域から離れている１つ以上の第２バ
イポーラトランジスタであり、各々が、該バスと該基準
ラインとの間に接続した主電流導電路を有し、該第１バ
イポーラトランジスタに近接して配置された１つ以上の
第２バイポーラトランジスタ、を備えており、 該第１バイポーラトランジスタは、該集積回路のための
供給電圧より大きく、該第２バイポーラトランジスタの
破壊電圧および該集積回路の損傷しきい値より小さい破
壊電圧を持ち、 該第１バイポーラトランジスタは、該バスと該基準ライ
ンとの間に該集積回路のための主電流導電路を提供し、
該集積回路のための該主電流導電路は、該第１バイポー
ラトランジスタが導電状態にあるとき該集積回路のイン
ピーダンスより比較的低いインピーダンスを持ち、また 該第１バイポーラトランジスタにおける電流が、該第２
バイポーラトランジスタをトリガして導電させ、これに
より該第２バイポーラトランジスタの主電流導電路のイ
ンピーダンスを該第１バイポーラトランジスタの主電流
導電路のインピーダンスより実質的に低くするようにさ
れた、装置。 - 【請求項２】前記第１バイポーラトランジスタが、 第１導電型の半導体材料を含みまた表面を持つ基板、 該表面に隣接した、該第１導電型とは逆の第２導電型の
第１領域、および 該表面に隣接しまた該第１領域から離れた、該第２導電
型の第２領域、を備えている、請求項１に記載の装置。 - 【請求項３】前記第１および第２領域の上方およびこれ
ら領域の間の前記表面の上に横たわる薄絶縁層をさらに
備えている、請求項２に記載の装置。 - 【請求項４】ゲート電極が、前記第１および第２領域の
間の隙間の上の前記薄絶縁層の上に横たわる、請求項３
に記載の装置。 - 【請求項５】前記第２バイポーラトランジスタが、 前記表面に隣接した、前記第１導電型とは逆の前記第２
導電型の第３領域、 該表面に隣接しまた該第３領域から離れた、該第２導電
型の第４領域、および 該第３および第４領域の間の該表面の上に横たわるフィ
ールド酸化物領域であって、その厚さが前記薄絶縁層の
厚さより厚いフィールド酸化物領域、を備えている、請
求項３に記載の装置。 - 【請求項６】前記フィールド酸化物領域が、その各端部
を前記第３および第４領域の一部にそれぞれ部分的に並
置され、また該第３および第４領域を互いから物理的に
分離および電気的に遊離させる、請求項５に記載の装
置。 - 【請求項７】前記第１バイポーラトランジスタは、 第１導電型の半導体材料を含みまた表面を持つ基板、 該表面に隣接した、該第１導電型とは逆の第２導電型の
第１領域、および 該表面に隣接しまた該第１領域から離れた、該第２導電
型の第２領域、を備え、また 前記第２バイポーラトランジスタが、 該表面に隣接した、該第１導電型とは逆の該第２導電型
の第３領域、 該表面に隣接しまた該第３領域から離れた、該第２導電
型の第４領域、および 該第３および第４領域の間の該表面の上に横たわるフィ
ールド酸化物領域、を備えている、請求項１に記載の装
置。 - 【請求項８】前記第１および第２領域の上方およびこれ
ら領域の間の前記表面の上に横たわる薄絶縁層をさらに
備えている、請求項７に記載の装置。 - 【請求項９】前記フィールド酸化物領域が、その各端部
を前記第３および第４領域の一部にそれぞれ部分的に並
置させ、また該第３および第４領域を互いから物理的に
分離および電気的に遊離させる、請求項７に記載の装
置。 - 【請求項１０】前記バスに接続したカソード電極、およ
び前記基準ラインに接続したアノード電極、を有するダ
イオードをさらに備えて、該基準ラインと該バスとの間
に電流導電路を提供する、請求項１に記載の装置。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8911360.9 | 1989-05-17 | ||
| GB898911360A GB8911360D0 (en) | 1989-05-17 | 1989-05-17 | Electronic charge protection devices |
| US8911360.9 | 1990-05-04 | ||
| US07/517,891 US5043782A (en) | 1990-05-08 | 1990-05-08 | Low voltage triggered snap-back device |
| US517891 | 1990-05-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05505062A JPH05505062A (ja) | 1993-07-29 |
| JP2965264B2 true JP2965264B2 (ja) | 1999-10-18 |
Family
ID=26295366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2508486A Expired - Lifetime JP2965264B2 (ja) | 1989-05-17 | 1990-05-14 | 低電圧でトリガされるスナップバック装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0472654B1 (ja) |
| JP (1) | JP2965264B2 (ja) |
| DE (1) | DE69031562T2 (ja) |
| WO (1) | WO1990015442A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694449B1 (fr) * | 1992-07-09 | 1994-10-28 | France Telecom | Composant électronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant. |
| FR2716294B1 (fr) * | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques. |
| US5981323A (en) * | 1996-05-15 | 1999-11-09 | Sgs-Thomson Microelectronics S.A. | Method and apparatus for protecting a device against voltage surges |
| FR2748855B1 (fr) * | 1996-05-15 | 1998-07-10 | Sgs Thomson Microelectronics | Procede de fabrication d'un dispositif de protection contre les surtensions pour un circuit integre cmos |
| US6225679B1 (en) | 1997-05-12 | 2001-05-01 | Sgs-Thomson Microelectronics S.A. | Method and apparatus for protecting a device against voltage surges |
| JP2954153B1 (ja) | 1998-04-07 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
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