JP2505652B2 - 低トリガ電圧ｓｃｒ保護装置及び構造 - Google Patents
低トリガ電圧ｓｃｒ保護装置及び構造Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
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Description
【発明の詳細な説明】 産業上の利用分野 本発明の分野は、一般的に集積回路の保護装置に関
し、特に低トリガ電圧保護装置に関する。
し、特に低トリガ電圧保護装置に関する。
発明の背景 バイポーラトランジスタ、電界効果素子、及び集積回
路を含む半導体装置を過渡電圧及び電流による損傷から
保護するために、従来技術において多くの試みがなされ
てきた。一般に、そのような保護装置は、内部過渡保護
のために集積回路チップ上に組み込まれたダイオード又
はトランジスタ回路の形をとっている。それにもかかわ
らず、設計技術者は保護装置を形成するためには貴重な
チップスペースを用いなくてはならないという問題に直
面している。特に、多数のピンを有する装置上では、保
護装置が大きなスペースを占めているので、チップが望
ましくないほど大きくなり得ることが分かっている。
路を含む半導体装置を過渡電圧及び電流による損傷から
保護するために、従来技術において多くの試みがなされ
てきた。一般に、そのような保護装置は、内部過渡保護
のために集積回路チップ上に組み込まれたダイオード又
はトランジスタ回路の形をとっている。それにもかかわ
らず、設計技術者は保護装置を形成するためには貴重な
チップスペースを用いなくてはならないという問題に直
面している。特に、多数のピンを有する装置上では、保
護装置が大きなスペースを占めているので、チップが望
ましくないほど大きくなり得ることが分かっている。
シリコン制御整流素子（SCR）配置を有利に用いてい
る保護回路は、例えば、Averyの米国特許第4,484,561
号、Kokadoらの米国特許第4,631,657号、及びAveryの米
国特許第4,633,283号から公知である。
る保護回路は、例えば、Averyの米国特許第4,484,561
号、Kokadoらの米国特許第4,631,657号、及びAveryの米
国特許第4,633,283号から公知である。
集積回路の保護に用いらる典型的なSCR配置におい
て、準静的条件下でのトリガ又は点弧電圧はおよそ25ボ
ルトから40ボルトである。しかしながら、実際には、パ
ルス条件が典型的に支配しており、プラズマを形成する
ための時間によって実際のトリガ電圧は一般には、より
高くなっている。そのようなSCR配置がVLSIチップ上のE
SD保護回路の一部として用いられる場合、「スナップバ
ック」SCR導電状態が形成される前に、つまり、SCRが
「ショートされた」状態に達する前に、チップの他の部
分への損傷が起こり得る。従って、SCRのために低トリ
ガ電圧を達成することが望ましい。
て、準静的条件下でのトリガ又は点弧電圧はおよそ25ボ
ルトから40ボルトである。しかしながら、実際には、パ
ルス条件が典型的に支配しており、プラズマを形成する
ための時間によって実際のトリガ電圧は一般には、より
高くなっている。そのようなSCR配置がVLSIチップ上のE
SD保護回路の一部として用いられる場合、「スナップバ
ック」SCR導電状態が形成される前に、つまり、SCRが
「ショートされた」状態に達する前に、チップの他の部
分への損傷が起こり得る。従って、SCRのために低トリ
ガ電圧を達成することが望ましい。
発明の要旨 本発明の１つの実施態様によれば、保護装置は、第１
及び第２の端子、第１の導電型の基板、基板内の第２の
導電型である第１の領域、第１の領域内の第２の導電型
である第２の領域、第１の領域内であって第２の領域に
隣接する第１の導電型の第３の領域、第１の領域内及び
その境界を越えて広がっている第４の領域、第２の導電
型であって該第１の領域から離隔されている第５の領
域、及び第１の導電型であって該第１の領域から離隔さ
れている第６の領域、を備えている。
及び第２の端子、第１の導電型の基板、基板内の第２の
導電型である第１の領域、第１の領域内の第２の導電型
である第２の領域、第１の領域内であって第２の領域に
隣接する第１の導電型の第３の領域、第１の領域内及び
その境界を越えて広がっている第４の領域、第２の導電
型であって該第１の領域から離隔されている第５の領
域、及び第１の導電型であって該第１の領域から離隔さ
れている第６の領域、を備えている。
本発明の他の実施態様によれば、保護装置の第１の端
子は第２及び第３の領域と電気的に接触しており、第２
の端子は第５及び第６の領域と電気的に接触している。
子は第２及び第３の領域と電気的に接触しており、第２
の端子は第５及び第６の領域と電気的に接触している。
本発明のさらに他の実施態様によると、第３及び第４
の領域は離隔されて電界効果素子のソース及びドレイン
領域を形成し、該第３及び第４の領域間の導電度を制御
するために、該第３及び第４の領域の間の領域上には制
御ゲート手段が配されている。
の領域は離隔されて電界効果素子のソース及びドレイン
領域を形成し、該第３及び第４の領域間の導電度を制御
するために、該第３及び第４の領域の間の領域上には制
御ゲート手段が配されている。
図面の簡単な説明 図面において、同一の構成要素には同一の参照番号が
付けられ、及び 図１は、本発明の実施態様の異尺の断面図を示し、 図２は、図１の実施態様に対応する等価回路の概略を
示し、 図３及び図４は、本発明の他の実施態様の異尺の断面
図を示している。
付けられ、及び 図１は、本発明の実施態様の異尺の断面図を示し、 図２は、図１の実施態様に対応する等価回路の概略を
示し、 図３及び図４は、本発明の他の実施態様の異尺の断面
図を示している。
図５は、保護される集積回路と共に本発明の保護回路
を示す概略回路図である。
を示す概略回路図である。
発明の詳細な説明 図１には、典型的な集積回路プロセス技術に適合する
本発明の実施態様が示されている。図１において、基板
10は、表面11を有するシリコン等のP-導電型半導体材料
からなる。それは典型的には比較的低濃度1013/ccでド
ープされ、比較的低導電度を有している。同様に比較的
低濃度でドープされ比較的低導電度を有するN-導電型の
領域12が基板10内の表面11に形成されている。この領域
は通常「ウエル」と称され、この場合ではN-ウエルと称
される。
本発明の実施態様が示されている。図１において、基板
10は、表面11を有するシリコン等のP-導電型半導体材料
からなる。それは典型的には比較的低濃度1013/ccでド
ープされ、比較的低導電度を有している。同様に比較的
低濃度でドープされ比較的低導電度を有するN-導電型の
領域12が基板10内の表面11に形成されている。この領域
は通常「ウエル」と称され、この場合ではN-ウエルと称
される。
N-ウエル12の範囲内の表面11の近傍には、比較的高濃
度にドープされた（典型的には1018/cc）N+導電型の領
域14、及び比較的高濃度にドープされたP+導電型の領域
16が形成されており、どちらも比較的高導電度を有して
いる。領域14及び16は完全にN-ウエル12の境界内に形成
されており、好ましくは互いに隣接している。
度にドープされた（典型的には1018/cc）N+導電型の領
域14、及び比較的高濃度にドープされたP+導電型の領域
16が形成されており、どちらも比較的高導電度を有して
いる。領域14及び16は完全にN-ウエル12の境界内に形成
されており、好ましくは互いに隣接している。
他の領域18が、一部はN-ウエル12に、一部は基板10に
形成されている。つまり、N-ウエル12の境界を通って基
板10にまで広がっている。他の領域18はN+又はP+導電型
のいずれかとすることができる。
形成されている。つまり、N-ウエル12の境界を通って基
板10にまで広がっている。他の領域18はN+又はP+導電型
のいずれかとすることができる。
基板10の範囲内の表面11にはまた、比較的高濃度にド
ープされたN+導電型の領域20及び比較的高濃度にドープ
されたP+導電型の領域22が形成されている。領域22は領
域20に隣接していることが好ましい。領域20及び22は比
較的高導電度を有しており、N-ウエル12の境界の完全に
外側に形成される。
ープされたN+導電型の領域20及び比較的高濃度にドープ
されたP+導電型の領域22が形成されている。領域22は領
域20に隣接していることが好ましい。領域20及び22は比
較的高導電度を有しており、N-ウエル12の境界の完全に
外側に形成される。
基板10の及びその範囲内に形成された領域の表面11
は、二酸化シリコンであり得、典型的には厚さ約0.5マ
イクロメートルである絶縁層24によって覆われている。
コンタクトのために複数の開口部が層24を貫通して設け
られている。アルミニウム、モリブデン、シリサイド又
はポリシリコンであり得る第１の導電層26が、領域14及
び16の各々に接触している。第２の導電層28は領域20及
び22の各々に接触している。一例として、導電層26はこ
こで端子30と接続されており、導電層28は端子32に接続
されている。例えば、図５は１つの可能な配置を示して
おり、この配置において集積回路41は第１の端子43及び
第２の端子45の間に接続されている。この実施例におい
て、端子43は第１の極性の電圧VDDの供給端子であり、
端子45は基準電圧VSS、典型的にはグランド電位の供給
端子として示されている。しかしながら、端子43は供給
端子というよりもむしろ信号端子であり得る。図５にお
いて保護回路47は端子43及び45の間に接続されている、
つまり、集積回路41と並列に接続されている。従って、
保護回路47は、過渡電圧に反応してオンし過渡エネルギ
ーを基準電位供給源、本実施例においてはグランドに導
くことによって、集積回路41を保護する。
は、二酸化シリコンであり得、典型的には厚さ約0.5マ
イクロメートルである絶縁層24によって覆われている。
コンタクトのために複数の開口部が層24を貫通して設け
られている。アルミニウム、モリブデン、シリサイド又
はポリシリコンであり得る第１の導電層26が、領域14及
び16の各々に接触している。第２の導電層28は領域20及
び22の各々に接触している。一例として、導電層26はこ
こで端子30と接続されており、導電層28は端子32に接続
されている。例えば、図５は１つの可能な配置を示して
おり、この配置において集積回路41は第１の端子43及び
第２の端子45の間に接続されている。この実施例におい
て、端子43は第１の極性の電圧VDDの供給端子であり、
端子45は基準電圧VSS、典型的にはグランド電位の供給
端子として示されている。しかしながら、端子43は供給
端子というよりもむしろ信号端子であり得る。図５にお
いて保護回路47は端子43及び45の間に接続されている、
つまり、集積回路41と並列に接続されている。従って、
保護回路47は、過渡電圧に反応してオンし過渡エネルギ
ーを基準電位供給源、本実施例においてはグランドに導
くことによって、集積回路41を保護する。
動作において、図１の配置は、あるトリガ電圧に達す
る又はそれを越えた場合に保護を行う「SCR型」作用を
有する保護装置として機能する。これが起こった場合、
低抵抗経路が端子30及び32の間に設けられ、あらゆる電
圧の偏位（excursion）を制限する。図１の保護回路の
動作を理解するために図２の等価回路を考慮することは
有用である。説明は、領域18が存在しない動作を先ず説
明することによって簡単になる。
る又はそれを越えた場合に保護を行う「SCR型」作用を
有する保護装置として機能する。これが起こった場合、
低抵抗経路が端子30及び32の間に設けられ、あらゆる電
圧の偏位（excursion）を制限する。図１の保護回路の
動作を理解するために図２の等価回路を考慮することは
有用である。説明は、領域18が存在しない動作を先ず説
明することによって簡単になる。
図１及び図２では、N-ウエル12（図１に示される）は
PNPトランジスタQ1のベース電極を形成し、P+領域16は
そのエミッタを形成しており、端子30に接続されてい
る。P-基板10はトランジスタQ1のコレクタを形成する。
トランジスタQ1のエミッタ及びベース電極間に接続され
ている抵抗R1は、実質的には、領域14とN+領域20に最も
近いN-ウエル12の端との間のN-ウエル12の一部によって
形成される。
PNPトランジスタQ1のベース電極を形成し、P+領域16は
そのエミッタを形成しており、端子30に接続されてい
る。P-基板10はトランジスタQ1のコレクタを形成する。
トランジスタQ1のエミッタ及びベース電極間に接続され
ている抵抗R1は、実質的には、領域14とN+領域20に最も
近いN-ウエル12の端との間のN-ウエル12の一部によって
形成される。
NPNトランジスタQ2のエミッタはN+領域20によって形
成される。そのベースはP-基板10により形成され、その
コレクタはN-ウエル12によって形成される。エミッタ−
ベース分路抵抗R2は、実質的には、N-ウエル12の端とP+
領域22との間の領域によって形成される。Q1及びQ2の配
置はそれを越えると導電状態にトリガされる閾値レベル
を有するSCRを形成し、その結果「スナップバック」電
圧−電流特性が示される。抵抗R1及びR2の実効値は、そ
れより低いとSCRが「アンラッチ」し及び導電状態を実
質的に止める「保持電流」の値に主として影響を与え
る。
成される。そのベースはP-基板10により形成され、その
コレクタはN-ウエル12によって形成される。エミッタ−
ベース分路抵抗R2は、実質的には、N-ウエル12の端とP+
領域22との間の領域によって形成される。Q1及びQ2の配
置はそれを越えると導電状態にトリガされる閾値レベル
を有するSCRを形成し、その結果「スナップバック」電
圧−電流特性が示される。抵抗R1及びR2の実効値は、そ
れより低いとSCRが「アンラッチ」し及び導電状態を実
質的に止める「保持電流」の値に主として影響を与え
る。
導電状態が開始されるトリガ電圧は、SCRの構成領域
間の破壊電圧（breakdown voltage）によって決定され
る。領域18がない場合、N-ウエル12及びP-基板10の間の
破壊電圧を越える時にSCRのトリガが起こる。図３にお
いて、この破壊はNPNトランジスタQ2のPNPトランジスタ
Q1のベース及びコレクタ電極間の接合で起こる。典型的
なCMOS工程において、破壊電圧は約25ボルトと40ボルト
との間であるが、前述したように、完全な導電状態を提
供するプラズマを形成するためにかかる時間は、典型的
な過渡静電気放電において現れる短いパルス期間に、よ
り高い有効な「スナップバック」トリガ電圧を引き起こ
す。
間の破壊電圧（breakdown voltage）によって決定され
る。領域18がない場合、N-ウエル12及びP-基板10の間の
破壊電圧を越える時にSCRのトリガが起こる。図３にお
いて、この破壊はNPNトランジスタQ2のPNPトランジスタ
Q1のベース及びコレクタ電極間の接合で起こる。典型的
なCMOS工程において、破壊電圧は約25ボルトと40ボルト
との間であるが、前述したように、完全な導電状態を提
供するプラズマを形成するためにかかる時間は、典型的
な過渡静電気放電において現れる短いパルス期間に、よ
り高い有効な「スナップバック」トリガ電圧を引き起こ
す。
図１及び図２において、領域18のより高濃度のドーピ
ングレベルによって、P+領域18とN-ウエル12との間の破
壊電圧はP-基板10とN-ウエル12との間の破壊電圧よりも
低くなる。実際には、基板10よりもむしろP+領域18がPN
PトランジスタQ1のコレクタ電極を形成する。従って、
低破壊電圧が制御することによって、SCRのためのより
低い「スナップバック」トリガ電圧が達成される。トリ
ガ電圧の実際の値は、P+領域16とP+領域18との間の様々
な間隔を選択することによって、ある程度制御され得
る。
ングレベルによって、P+領域18とN-ウエル12との間の破
壊電圧はP-基板10とN-ウエル12との間の破壊電圧よりも
低くなる。実際には、基板10よりもむしろP+領域18がPN
PトランジスタQ1のコレクタ電極を形成する。従って、
低破壊電圧が制御することによって、SCRのためのより
低い「スナップバック」トリガ電圧が達成される。トリ
ガ電圧の実際の値は、P+領域16とP+領域18との間の様々
な間隔を選択することによって、ある程度制御され得
る。
図４において、他の領域18′は比較的高濃度にドープ
されたＮ導電型材料（N+）からなる。N+領域18と基板10
との間の破壊電圧はN-ウエル12と基板10との間の破壊電
圧よりも低い。その結果、SCRのためのトリガ電圧はこ
のようにして低くされる。
されたＮ導電型材料（N+）からなる。N+領域18と基板10
との間の破壊電圧はN-ウエル12と基板10との間の破壊電
圧よりも低い。その結果、SCRのためのトリガ電圧はこ
のようにして低くされる。
図３では、ゲート電極が領域16及び18の間のN-ウエル
12の部分の上に配されている。ゲート電極が適当にバイ
アスされている場合、導通チャネルが領域16及び18の間
に形成される。これはPNPトランジスタQ1のエミッタコ
レクタ経路における導通状態と等しいので、SCRのため
のより低いトリガ電圧となる。ゲートを基準電位に維持
することにより、導電層26上の正の過渡電位の結果とし
て適当なバイアスが生じ得る。
12の部分の上に配されている。ゲート電極が適当にバイ
アスされている場合、導通チャネルが領域16及び18の間
に形成される。これはPNPトランジスタQ1のエミッタコ
レクタ経路における導通状態と等しいので、SCRのため
のより低いトリガ電圧となる。ゲートを基準電位に維持
することにより、導電層26上の正の過渡電位の結果とし
て適当なバイアスが生じ得る。
本発明の装置は、境界規定のための標準的なフォトリ
ソグラフィ及びエッチングステップ、及びドープされた
領域を形成するためのイオン注入を用いて製造されるこ
とができる。典型的には、シリコン基板が、例えば、Ｐ
型ドーパントとしてのホウ素及びＮ型ドーパントとして
のリンと共に用いられるが、他の適当な材料が用いられ
ることも可能である。
ソグラフィ及びエッチングステップ、及びドープされた
領域を形成するためのイオン注入を用いて製造されるこ
とができる。典型的には、シリコン基板が、例えば、Ｐ
型ドーパントとしてのホウ素及びＮ型ドーパントとして
のリンと共に用いられるが、他の適当な材料が用いられ
ることも可能である。
本発明の各種実施態様の修正を当業者が思い付くこと
があり得る。例えば、例示的な実施態様では特定の導電
型を用いて説明がなされたが、相対的な導電型が同じで
ある限り逆の導電型も用いられ得る。そのような或いは
類似した修正は本発明及び添付の特許請求の範囲の精神
及び範囲内である。
があり得る。例えば、例示的な実施態様では特定の導電
型を用いて説明がなされたが、相対的な導電型が同じで
ある限り逆の導電型も用いられ得る。そのような或いは
類似した修正は本発明及び添付の特許請求の範囲の精神
及び範囲内である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−8486（ＪＰ，Ａ) 米国特許4327368（ＵＳ，Ａ)
Claims (11)
- 【請求項１】表面を有する第１の導電型の半導体基板、 該基板内の該表面にあり、該基板との境界を有する第２
の導電型である第１の領域、 該第１の領域の範囲内であって該基板表面にある該第２
の導電型の第２の領域、 該基板表面の該第１の領域の範囲内にあり、該第２の領
域に近接する該第１の導電型の第３の領域、 該基板表面の該第１の領域内及び該基板との境界を横切
って該基板内にまで広がっており、該第１の領域よりも
高導電度の第４の領域、 該基板内の該表面にあり、該第１の領域から離隔されて
いる該第２の導電型の第５の領域、 該基板内の該表面にあり、該第１の領域から離隔されて
いる該第１の導電型の第６の領域、 該第２及び第３の領域の両方に電気的に接触している第
１の端子、並びに 該第５及び第６の領域の両方に電気的に接触している第
２の端子、を備えており、 該基板、該第１の領域及び該第５の領域は１つの導電型
の第１のバイポーラトランジスタを形成し、該基板、該
第１の領域及び該第３の領域は第１のバイポーラトラン
ジスタと接続されてSCRを形成する逆導電型の第２のバ
イポーラトランジスタを形成し、 該第３及び第４の領域は、該基板表面に沿ってある間隙
を介して離隔されて配置されて、電界効果素子のソース
及びドレイン領域を形成しており、 該第４の領域のドーピングレベルの制御によって、該第
４の領域と該半導体基板との間の破壊電圧が該第１の領
域と該半導体基板との間の破壊電圧よりも低く設定され
ており、 該第３及び第４の領域の間の導電度を制御するためのバ
イアス電圧が印加される制御ゲート手段が、該第３及び
第４の領域間の間隙の上の該基板上に、該基板表面から
絶縁されて設けられていて、該制御ゲート手段への該バ
イアス電圧の制御によって該SCRのトリガ電圧がさらに
制御される、 SCR保護装置。 - 【請求項２】請求項１に記載の装置であって、前記第６
の領域は前記第５の領域と隣接している、装置。 - 【請求項３】請求項１に記載の装置であって、前記第４
の領域は前記第１の導電型である、装置。 - 【請求項４】請求項１に記載の装置であって、前記第４
の領域は前記第２の導電型である、装置。 - 【請求項５】基準電位供給源に接続された第１の端子及
び第２の端子を有する集積回路、 それぞれが該端子の１つと接続されている第１及び第２
の電極を有するSCR保護装置、 を備えている構造であって、 該保護装置は、 表面を有する第１の導電型の半導体基板、 該基板内の該表面にあり、該基板との境界を有する第２
の導電型である第１の領域、 該第１の領域の範囲内の該基板表面にある該第２の導電
型の第２の領域、 該第１の領域の範囲内の該基板表面にあり、該第２の領
域に近接する該第１の導電型の第３の領域、 該第１の領域内及び該基板との境界を横切って該基板内
にまで広がっており、該第１の領域よりも高導電度の第
４の領域、 該第１の領域の境界の外側であり該基板内の該表面にあ
る該第２の導電型の第５の領域、 該第１の領域の境界の外側であり該基板内の該表面にあ
る該第１の導電型の第６の領域、を備えており、並びに 該第１の端子は該第２及び第３の領域と電気的に接触
し、該第２の端子は該第５及び第６の領域と電気的に接
触しており、 該基板、該第１の領域及び該第５の領域は１つの導電型
の第１のバイポーラトランジスタを形成し、該基板、該
第１の領域及び該第３の領域は第１のバイポーラトラン
ジスタと接続されてSCRを形成する逆導電型の第２のバ
イポーラトランジスタを形成し、 該第３及び第４の領域は、該基板表面に沿ってある間隙
を介して離隔されて配置されて、電界効果素子のソース
及びドレイン領域を形成しており、 該第４の領域のドーピングレベルの制御によって、該第
４の領域と該半導体基板との間の破壊電圧が該第１の領
域と該半導体基板との間の破壊電圧よりも低く設定され
ており、 該第３及び第４の領域の間の導電度を制御するためのバ
イアス電圧が印加される制御ゲート手段が、該第３及び
第４の領域間の間隙の上の該基板上に、該基板表面から
絶縁されて設けられていて、該制御ゲート手段への該バ
イアス電圧の制御によって該SCRのトリガ電圧がさらに
制御される、 構造。 - 【請求項６】請求項５に記載の構造であって、前記第６
の領域は前記第５の領域と隣接している、構造。 - 【請求項７】請求項５に記載の構造であって、前記第４
の領域は前記第１の導電型である、構造。 - 【請求項８】請求項５に記載の構造であって、前記第４
の領域は前記第２の導電型である、構造。 - 【請求項９】請求項５に記載の構造であって、前記第２
の端子は前記集積回路の入力信号端子である、構造。 - 【請求項１０】請求項５に記載の構造であって、前記第
２の端子は前記集積回路の出力信号端子である、構造。 - 【請求項１１】請求項５に記載の構造であって、前記第
２の端子は前記集積回路の電圧供給端子である、構造。
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