KR100282760B1 - 정전기적 방전 방지용 회로 및 구조 - Google Patents

정전기적 방전 방지용 회로 및 구조 Download PDF

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Abstract

정전기 방전 방지용 회로(10)과 구조(30)이 제공된다. 제1 바이폴라 트랜지스터(Q1)은 제1 노드(12)에 전기적으로 접속된 콜렉터, 제2 노드에 전기적으로 접속된 베이스, 및 제3 노드(14)에 전기적으로 접속된 에미터를 갖는다. 제2 바이폴라 트랜지스터(Q2)는 제2 노드에 전기적으로 접속된 콜렉터, 베이스, 및 제1 노드(12)에 전기적으로 접속된 에미터를 갖는다. 제2 바이폴라 트랜지스터(Q2)는 제1 노드(12)가 제3 노드(14)에 대한 임계 전압에 도달하는 것에 응답하여 베이스 전류를 제1 바이폴라 트랜지스터(Q1)의 베이스에 공급함으로서, 제1 바이폴라 트랜지스터(Q1)이 베이스 전류에 응답하여 제1 노드(12)와 제3 노드(14) 사이에 전류를 전도한다.

Description

정전기 방전 방지용 회로 및 구조
제1도는 본 발명의 예시적인 제1 실시예에 따른, 정전기 방전 방지용 회로의 개략적인 전기 회로도.
제2도는 본 발명에 따른, 정전기 방전 방지용 회로의 전류 대 전압 특성을 나타내는 그래프.
제3도는 본 발명의 예시적인 제2 실시예에 따른, 정전기 방전 방지용 회로의 개략적인 전기 회로도.
제4도는 제1도의 회로에 따른, 정전기 방선 방지용 구조를 도시한 단면도.
제5도는 제3도의 회로에 따른, 정전기 방전 방지용 구조를 도시한 평면도.
제6도는 제5도의 선 6-6을 따라 절취하여, 제5도의 구조를 도시한 사시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 회로 12 : 출력 패드
20 : SCR 30 : 구조
32 : P-형 기판 34 : N+형 매립층
36 : N-형 에피텍셜 반도체층 38, 40 : 필드 산화물 영역
46 : P-형 웰 48 : P+형 영역
본 발명은 일반적으로 전자 회로에 관한 것인데, 특히 정전기 방전 방지용 회로와 구조에 관한 것이다.
입력 보호 회로는 전자 기술에 있어서 중요한 분야이다. 매우 작고 섬세한 디바이스 구조는 인체로부터 정전기 방전("ESD")에 의해 발생될 수 있는 고전압에 매우 민감하다. 전자 회로가 부품에 설치될 때, 이러한 정전기 방전은 부품을 훼손하거나 부품의 질 또는 성능을 떨어뜨릴 수 있다. 예를 들면, 정전기 방전은 고밀도 상보형 금속 산화물 반도체 ("CMOS") 전계 효과 트랜지스터 회로들의 박막 게이트 산화물들과 쇼트 채널 디바이스들을 급속히 파괴시키는 초고전압을 발생시킬 수 있다.
이러한 부정적 효과를 피하기 위해서, 정전기 방전을 소산(消散)시키기 위한 기술들이 연구되어 왔다. 그러나 전형적인 종래 기술에서의 임계 트리거 전압은 매우 높다. n-채널 전계 효과 트랜지스터와 같은, 전자 회로에 사용되는 특정 디바이스들을 적절히 보호하는데 있어서 높은 임계 트리거 전압은 때때로 적합하지 않다. 임계 트리거 전압을 낮출 수 있는 몇몇 종래 기술들이 개발되었는데도 불구하고 매우 큰 반도체 제조 면적을 차지한다는 또 다른 문제점들이 존재한다.
따라서, 낮은 임계 트리거 전압을 갖는 정전기 방전 방지용 회로와 구조가 요구되어 왔다. 또한, 전계 효과 트랜지스터들을 보호할 수 있는 정전기 방전 방지용 회로와 구조가 요구되어 왔다. 또한, 작은 크기의 반도체 제조 면적을 차지하는 정전기 방전 방지용 회로와 구조가 요구되어 왔다.
정전기 방전 방지용 회로와 구조에 있어서, 제1 바이폴라 트랜지스터는 제1 노드에 전기적으로 접속된 콜렉터, 제2 노드에 전기적으로 접속된 베이스, 및 제3 노드에 전기적으로 접속된 에미터 등을 포함한다. 제2 바이폴라 트랜지스터는 제2 노드에 전기적으로 접속된 콜렉터, 베이스, 및 제1 노드에 전기적으로 접속된 에미터등을 포함한다. 제2 바이폴라 트랜지스터가 제1 노드가 제3 노드에 대한 임계 전압에 도달하는 것에 응답하여 제1 바이폴라 트랜지스터의 베이스에 베이스 전류를 공급함으로써, 제1 바이폴라 트랜지스터는 베이스 전류에 응답하여 제1 노드와 제3 노드 사이에 전류를 전도한다.
본 발명의 기술적 장점은, 낮은 임계 트리거 전압을 갖는 정전기 방전 방지용 회로와 구조를 제공하는 것이다.
본 발명의 다른 기술적 장점은, 전계 효과 트랜지스터들을 보호할 수 있는 정전기 방전 방지용 회로와 구조를 제공하는 것이다.
본 발명의 또 다른 기술적 장점은, 작은 크기의 반도체 제조 면적을 차지하는 정전기 방전 방지용 회로와 구조를 제공하는 것이다.
본 발명의 양호한 실시예와 이의 장점들은 제1도 내지 제6도의 도면들을 참조하면 잘 이해되어질 수 있으며, 이들 도면에서는 같거나 대응하는 부분들에 동일한 참조 부호가 사용되었다.
제1도는 본 발명의 바람직한 제1 실시예에 따른 정전기 방전 방지용 회로(10)의 개략적인 전기 회로도를 도시한다. n-채널 전계 효과 트랜지스터 N1의 드레인은 출력 패드(12)에 접속된다. 트랜지스터 N1의 소오스는 전압 기준 노드(14)에 접속된다. 트랜지스터 N1의 게이트는 디바이스의 다른 회로에 접속되어 출력 패드(12)에서의 ESD 펄스로부터 보호된다.
또한, 출력 패드(12)는 npn 바이폴라 트랜지스터 Q1의 콜렉터, npn 바이폴라 트랜지스터 Q2의 콜렉터, 및 트랜지스터 Q2의 에미터에 접속된다. 트랜지스터 Q1의 에미터는 전압 기준 노드(14)에 접속된다. 트랜지스터 Q1의 베이스는 트랜지스터 Q2의 베이스에 접속되고 디바이스의 다른 회로에 접속되어 ESD 펄스로부터 보호된다. 선택적으로 트랜지스터 Q2의 콜렉터는 플로팅될 수 있다.
트랜지스터 N1은 전형적으로 약 69-8 볼트의 드레인-소오스간 브레이크다운 전압("BVds")을 갖는다. 비교해 보면, 트랜지스터 Q1은 더 높은 약 12-15 볼트의 브레이크다운 전압을 갖는다. 본 발명의 중요한 특징에 있어서, 트랜지스터 Q2는 역 바이어스된 에미터-베이스 접합부로서 작용한다. 출력 패드(12)에서의 ESD 펄스 발생 중에, 출력 패드(12)에서의 전압이 트랜지스터 Q1의 12-15 볼트의 브레이크다운 전압에 이르기 전이라도, 트랜지스터 Q2는 유익하게 브레이크다운되어 트랜지스터 Q1의 베이스에 구동 전류를 제공한다.
이러한 방식으로 구동 전류를 트랜지스터 Q2에서 트랜지스터 Q1의 베이스로 보내므로써, 높은 ESD 전류의 대부분은 출력 패드(12)로부터 트랜지스터 N1 대신에 트랜지스터 Q1을 통해 흐른다. 트랜지스터 Q1의 최대 전류가 적어도 약 5-6 암페아이기 때문에, 트랜지스터 Q1은 ESD 펄스로부터 높은 전류의 전도에 의해 손상되지 않는데, 전형적으로 이러한 전류는 2-kV 인체 모델(Human Body Model; "HBM") 테스트에 대해 약 13 암페아이다. 또한, 다른 상황에서는 다른 방도로는 트랜지스터 Q1을 브레이크다운시키는데 필요할 수 있는 큰 전압의 오버슈트(overshoot)가 출력 패드(12)에서 발생하기 전에 트랜지스터 Q1은 전류를 전도한다. 이러한 큰 전압의 오버슈트는 ESD 펄스의 고속 미분 dv/dt로부터 유도된 용량성 트리거링에 따른 종래 기술에서도 발생할 수 있다. 본 발명의 기술적 장점은 회로(10)이 ESD 펄스의 미분 dv/dt에 둔감하다는 것이다.
트랜지스터 Q2가 없으면, ESD 펄스 동안 트랜지스터 N1이 트랜지스터 Q1보다 전에 브레이크다운되어 전류를 전도하는데, 이는 트랜지스터 N1이 트랜지스터 Q1보다 더 낮은 브레이크다운 전압을 갖기 때문이다. 이러한 상황에서, 출력 패드(12)는 사실상 트랜지스터 Q1을 브레이크다운시키기에는 불충분한 낮은 전압으로 클램프(clamped)된다. 트랜지스터 Q1을 브레이크다운시키는데 실패함으로써, 13 암페아의 ESD 전류 대부분은 트랜지스터 Q1 대신에 트랜지스터 N1을 통해 흐른다. 트랜지스터 N1의 최대 전류가 약 0.1-0.2 암페아 정도로 낮을 수 있기 때문에, 이렇게 큰 ESD 전류가 거의 확실히 트랜지스터 N1을 과열시켜서, 트랜지스터 N1은 폴리실리콘층 하부에서 드레인-소오스간의 단락으로 인해 파괴될 수 있다.
제2도는 트랜지스터 Q1을 통해 흐르는 전류("ICLAMP")를 출력 패드(12)에서의 전압("VPAD")의 함수로서 나타낸 그래프이다. 그 중에서도 특히, 출력 패드(12)에서의 전압이 정규 동작 전압 범위안에 있는 동안 트랜지스터 Q2는 사실상 턴 오프된다. BiCMOS 회로에 있어서, 정규 동작 전압 범위는 약 5.5 볼트까지이다. 제2도에서의 곡선 "A"를 보면, BVebQ2+ VbeQ1 5.5 + 0.86.3 볼트에 달하는 출력 패드(12)에서의 전압에 응답하여, 트랜지스터 Q2는 구동 전류를 트랜지스터 Q1의 베이스에 전달하는데, 여기에서 BVebQ2는 트랜지스터 Q2의 에미터-베이스간의 브레이크다운 전압이고, VbeQ1은 트랜지스터 Q1의 베이스-에미터간의 전압이다. 이에 따라, 약 6.3 볼트에 달하는 출력 패드(12)에서의 전압에 응답하여, 트랜지스터 Q1은 출력 패드(12)에서의 전압을 트랜지스터 N1의 전압 BVds 이하의 레벨로 사실상 클램프시킨다. 트랜지스터 N1이 약 6.9-8 볼트의 전형적인 전압 BVds를 갖기 때문에, 트랜지스터 Q1은 1.3 암페아의 ESD 전류 대부분을 전도하므로써 트랜지스터 N1을 보호한다.
곡선 "A"는 트랜지스터 Q1을 통해 흐르는 전류가 증가함에 따라, 출력 패드(12)에서의 전압은 회로(10)의 저항으로 인해 점진적으로 증가함을 나타낸다. 결국, 트랜지스터 Q1을 통해 흐르는 전류는 출력 패드(12)에서의 전압이 트랜지스터 N1의 전압 BVds에 도달하는 포인트까지 증가할 수 있다. 제2도의 곡선 "B"에 나타낸 바와 같이, 트랜지스터 Q1이 전류를 전도하기 시작하는 것에 응답하여 출력 패드(12)에서의 전압이 초기에 감소되는 경우에는 더 나은 ESD 보호가 제공된다. 트랜지스터 Q1이 전류를 전도하기 시작하는 것에 응답하여 출력 패드(12)에서의 전압을 초기에 감소시키므로써, 곡선 "B"는 출력 패드(12)에서의 전압이 최종적으로 트랜지스터 N1의 전압 BVds에 도달하기 전에 트랜지스터 Q1을 통해 더 높은 전류가 흐르는 것을 유리하게 허용한다.
제2도의 곡선 "B"의 특성을 달성하기 위해서, 회로(10)은 제3도에 도시된 바와 같이, pnp 바이폴라 트랜지스터 Q3을 더 포함하도록 변형된다. 트랜지스터 Q3의 베이스와 에미터는 트랜지스터 Q1의 콜렉터에 접속된다. 트랜지스터 Q3의 콜렉터는 트랜지스터 Q1의 베이스에 접속된다. 이와 함께, 트랜지스터 Q1과 Q3은, 점선으로 둘러싼 부분(20)에 의해 표시된 실리콘 제어 정류기("SCR")을 형성한다.
제2도의 곡선 "B"와 제3도의 회로(10)을 참조하면, 출력 패드(12)에서의 전압이 BVebQ2+ VbeQ1 5.5 + 0.86.3 볼트에 도달하는 것에 응답하여, 트랜지스터 Q2가 구동 전류를 트랜지스터 Q1의 베이스에 전달하여 SCR(20)은 전류를 전도하기 시작한다. 제2도의 곡선 "B"에 나타낸 바와 같이, SCR(20)이 전류를 전도하기 시작한 후에, 출력 패드(12)에서의 전압이 VonQ3+ VbeQ1 0.2∼0.4 + 0.81.0∼1.2 볼트 (또는 대안적으로, VebQ3+ VonQ1 0.8 + 0.2∼0.41.0∼1.2 볼트)로 급속하게 감소되는데, 여기에서 VonQ3은 트랜지스터 Q3의 에미터-콜렉터간의 전압이고, VbeQ1은 트랜지스터 Q1의 베이스-에미터간의 전압이다. 유리하게도, SCR(20)의 유지 전류(holding current)는 비교적 높기 때문에(약 0.5 암페아), 정규 회로 동작 중에 출력 패드(12)는 사실상 래칭을 피한다.
제4도는 제1도의 회로(10)에 따른 정전기 방전 방지용 구조(30)의 단면도이다. 유리하게도 구조(30)은, 부분적으로 트랜지스터 Q1이 출력 디바이스 및 ESD 클램프로서 동작하기 때문에, 반도체 제조 면적을 작게 차지한다. 구조(30)의 형성시에, 고농도 도핑 N+형 매립층(34)가 패터닝되어 저농도 도핑 P-형 기판(32)에 형성된다. N+형 매립층(34)의 형성 후에, 저농도 도핑 N-형 에피텍셜 반도체층(36)은 N+형 매립층(34)와, P-형 기판(32)의 피복되지 않은 영역 위에서 성장된다.
그 디음에, 고경도 마스크 옥사이드(도시되지 않음)이 피착되고, 패터닝되고 에칭되어 박막 LOCOS 필드 실리콘 다이옥사이드("필드 옥사이드") 영역(38과 40)들이 성장될 영역들을 정한다. 대안적으로는, 필드 옥사이드 영역(38과 40)들은 실리콘 다이옥사이드 외에도 다른 적절한 절연 물질로 형성될 수 있다. 필드 옥사이드 영역(38과 40)들을 성장시키고 고경도 마스크 산화물을 스트라이핑시킨 후에, 고농도 도핑 N+형 영역(42와 44)들은 확산 또는 주입에 의해 N-형 에피텍셜 반도체층(36)에서 패터닝되어 형성되고 N+형 매립층(34)와 접촉되도록 필드 옥사이드 영역(38과 40)들에 대해 각각 셀프-얼라인된다. 제4도에 도시된 바와 같이, 저농도 도핑 P-형 웰(46)은 N-형 에피텍셜 반도체층(36)에 패터닝되고 주입된다. 고농도 도핑 P-형 영역(48)과 고농도 도핑 N+형 영역(50, 52, 54 및 56)들은 확산 또는 주입에 의해 P-형 웰(46)에 패터닝되어 형성된다.
트랜지스터 Q1의 에미터는 N+형 영역(52과 54)들에 의해 제공된다. 트랜지스터 Q1의 베이스는 P-형 영역(48)과 P-형 웰(46)에 의해 제공된다. 트랜지스터 Q1의 콜렉터는 N+형 매립층(34)와 N+형 영역(42와 44)들과 N-형 에피텍셜 반도체층(36)에 의해 제공된다.
트랜지스터 Q2의 에미터는 N+형 영역(50과 56)들에 의해 제공된다. 트랜지스터 Q2의 베이스는 P+형 영역(48)과 P-형 웰(46)에 의해 제공된다. 트랜지스터 Q2의 콜렉터는 N+형 매립층(34)와 N+형 영역(42와 44)들과 N-형 에피텍셜 반도체층(36)에 의해 제공된다.
제4도에서는, 반도체 영역들에 대한 금속 접촉부들이 명료성을 위해 개략적으로만 도시된다. N+형 영역(42, 44, 50 및 56)들은 출력 패드(12)에 전기적으로 접촉된다. N+형 영역(52와 54)들은 전압 기준 노드(14)에 전기적으로 접촉된다. P+형 영역(48)은 ESD 펄스로부터 보호될 디바이스의 다른 회로에 전기적으로 접촉된다. 따라서, 구조(30)은 트랜지스터 Q1과 동일한 방식으로 외부에 인터페이스된다.
제3도에 도시된 회로(10)에 따라 제2도의 곡선 "B"의 특성을 얻기 위해서, 구조(30)은 제5도의 평면도에서 도시된 바와 같이 변형된다. 제6도는 실질적으로 제5도의 라인 6-6을 따라 절취하여 도시한 제5도의 구조(30)의 사시도이다. 제5도와 제6도에 도시된 바와 같이, 저농도 도핑 P-형 영역(62, 64, 66 및 68)들은 N-형 에피텍셜 반도체층(36)에 패터닝되어 형성된다. 고농도 도핑 P+형 영역(70, 72, 74 및 76)들은 P-형 영역(62, 64, 66 및 68)들에 각각 패터닝되어 형성된다.
트랜지스터 Q3의 에미터는 P+형 영역(70, 72, 74 및 76)들과 P-형 영역(62, 64, 66 및 68)들에 의해 제공된다. 트랜지스터 Q3의 베이스는 N+형 매립층(34)와 N+형 영역(42와 44)들과 N-형 에피텍셜 반도체층(36)에 의해 제공된다. 트랜지스터 Q3의 콜렉터는 P+형 영역(48)과 P-형 웰(46)에 의해 제공된다. 특히, 유지 전류는 간격 "A"를 변화시키므로써 조절될 수 있다. 간격 "A"가 감소되면, 유지 전류는 증가한다.
제5도에 있어서, 반도체 영역들에 대한 금속 접촉부들이 명료성을 위해 개략적으로만 도시된다. P+형 영역(70, 72, 74 및 76)들은 출력 패드(12)에 전기적으로 접촉되고, N+형 영역(42, 44, 50 및 56)들도 이와 마찬가지이다. 제4도에서와 같이, 제5도와 제6도에 도시된 구조(30)은 트랜지스터 Q1과 동일한 방식으로 외부와 인터페이스된다.
제4도 내지 제6도에서는, N+형 영역(50과 56)들을 형성하고 이들을 N+형 영역(42와 44)들에 전기적으로 접촉시키므로써 트랜지스터 Q2는 트랜지스터 Q1을 위한 기존의 구조에 쉽게 합병된다. 트랜지스터 Q1을 위한 기존의 구조에 있어서, N+형 영역(42와 44)들에 대한 금속 접촉부는 이미 비교적 넓어서 전류 운반 규칙(current carrying rules)에 따른다. 따라서, 이러한 기존의 구조에 트랜지스터 Q2를 합병하는 것은 반도체 제조 면적을 크게 증가시키지 않는다.
또한, 제5도와 제6도에서, 트랜지스터 Q3은 P+형 영역(70, 72, 74 및 76)들과 P-형 영역(62, 64, 66 및 6S)들을 형성하므로써 트랜지스터 Q1을 위한 기존의 구조에 쉽게 합병된다.
트랜지스터 Q1을 위한 기존의 구조에 있어서, N+형 영역(42와 44)들은 이미 최소 레이아웃 규정보다 커서 트랜지스터 Q1의 정규 동작 전류를 운반하는 비교적 넓은 금속 접촉부를 수용한다. P-형 영역(62, 64, 66 및 68)들과 P+형 영역(70, 72, 74 및 76)들은 쉽게 이러한 기존의 넓은 금속 접촉부 아래에 형성되어 쉽게 접촉된다. 따라서 이러한 기존 구조에 트랜지스터 Q3을 합병하는 것은 반도체 제조 면적을 크게 증가시키지 않는다.
더우기, 기존의 큰 크기의 N+형 영역(42와 44)들은 유리하게도 SCR(20)의 저항을 감소시키는데, 그 이유는 트랜지스터 Q3의 베이스와 트랜지스터 Q1의 콜렉터 둘다는 N+형 매립층(34)와 N-형 에피텍셜 반도체층(36)과 N+형 영역(42와 44)들에 의해 제공되기 때문이다.
특히, 트랜지스터 Q3의 에미터는 4개의 분리된 P-형 영역(62, 64, 66 및 68)들 [P+형 영역(70) 72, 74 및 76)들과 함께]에 의해 제공되고, 트랜지스터 Q2의 에미터는 N+형 영역(52와 54)들보다 매우 짧은 N+형 영역(50와 56)에 의해 제공된다. 제5도와 제6도에 도시된 구성을 참조하면, 트랜지스터 Q3의 에미터는 트랜지스터 Q1의 에미터 [N+형 영역(52와 54)들에 의해 제공됨]에 더 가까이 인접하게 배치되므로, SCR(20)을 형성하는 트랜지스터 Q1과 트랜지스터 Q3 사이에 더 많은 상호작용을 유리하게 발생시킨다.
본 발명 및 그 잇점이 비록 상세하게 설명되었더라도, 첨부된 특허 청구의 사상과 범위를 벗어나지 않는 다양한 변형, 대체 및 대안이 만들어질 수 있다는 것이 이해되어야 한다.

Claims (31)

  1. 제1 노드에 전기적으로 접속된 콜렉터, 제2 노드에 전기적으로 접속된 베이스, 및 제3 노드에 전기적으로 접속된 에미터를 갖는 제1 바이폴라 트랜지스터와;
    상기 제2 노드에 전기적으로 접속된 콜렉터 및 베이스와, 상기 제1 노드에 전기적으로 접속된 에미터를 갖는 제2 바이폴라 트랜지스터를 포함하되,
    상기 제2 바이폴라 트랜지스터는 상기 제1 노드가 상기 제3 노드에 대한 임계 전입에 도달하는 것에 응답하여 베이스 전류를 상기 제1 바이폴라 트랜지스터의 상기 베이스에 공급함으로써, 상기 제1 바이폴라 트랜지스터가 상기 베이스 전류에 응답하여 상기 제1 노드와 상기 제3 노드 사이에 전류를 전도하는 것을 특징으로 하는 정전기 방전 방지용 회로.
  2. 제1항에 있어서, 상기 제2 바이폴라 트랜지스터는 상기 제1 노드가 상기 임계 전압에 도달하는 응답하여, 브레이크다운되어 상기 베이스 전류를 제공하기 위해 역 바이어스된 에미터-베이스 접합부로서 작동하는 것을 특징으로 하는 정전기 방전 방지용 회로.
  3. 제1항에 있어서 상기 임계 전압은 상기 제1 바이폴라 트랜지스터의 브레이크다운 전압보다 더 낮은 것을 특징으로 하는 정전기 방전 방지용 회로.
  4. 제3항에 있어서,
    게이트와 상기 제1 노드에 전기적으로 접속된 제1 소오스/드레인 영역, 및 상기 제3 노드에 전기적으로 접속된 제2 소오스/드레인 영역을 갖는 n-채널 전계효과 트랜지스터를 더 포함하고;
    상기 임계 전압은 상기 n-채널 전계 효과 트랜지스터의 상기 제1 소오스/드레인 영역과 상기 제2 소오스/드레인 영역 사이의 브레이크다운 전압보다 더 낮은
    것을 특징으로 하는 정전기 방전 방지용 회로.
  5. 제4항에 있어서, 상기 제1 바이폴라 트랜지스터의 상기 브레이크다운 전압은 상기 n-채널 전계 효과 트랜지스터의 상기 브레이크다운 전압보다 더 높은 것을 특징으로 하는 정전기 방전 방지용 회로.
  6. 제1항에 있어서, 상기 제1 노드는 출력 패드에 전기적으로 접속되는 것을 특징으로 하는 정전기 방전 방지용 회로.
  7. 제1항에 있어서 상기 제2 노드는 정전기 방전으로부터 보호될 회로에 전기적으로 접속되는 것을 특징으로 하는 정전기 방전 방지용 회로.
  8. 제7항에 있어서, 상기 임계 전압은 보호될 상기 회로의 정규 동작 전압보다 더 높은 것을 특징으로 하는 정전기 방전 방지용 회로.
  9. 제1항에 있어서, 상기 제3 노드는 전압 기준 노드를 포함하는 것을 특징으로 하는 정전기 방전 방지용 회로.
  10. 제1항에 있어서, 상기 제2 바이폴라 트랜지스터의 상기 콜렉터는 플로팅되는 것을 특징으로 하는 정전기 방전 방지용 회로.
  11. 제1항에 있어서, 상기 제2 바이폴라 트랜지스터의 상기 콜렉터는 상기 제1 노드에 전기적으로 접속되는 것을 특징으로 히는 정전기 방전 방지용 회로.
  12. 제1항에 있어서, 상기 제1 바이폴라 트랜지스터는 제1 npn 바이폴라 트랜지스터를 포함하고, 상기 제2 바이폴라 트랜지스터가 제2 npn 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 방지용 회로.
  13. 제12항에 있어서, 상기 제1 노드에 전기적으로 접속된 에미터, 상기 제1 노드에 전기적으로 접속된 베이스, 및 상기 제2 노드에 전기적으로 접속된 콜렉터를 갖는 pnp 바이폴라 트랜지스터를 더 포함하는 것을 특징으로 하는 정전기 방전 방지용 회로.
  14. 제13항에 있어서, 상기 제1 바이폴라 트랜지스터와 상기 pnp 바이폴라 트랜지스터는 함께 실리콘 제어 정류기를 형성하여, 상기 제1 바이폴라 트랜지스터가 상기 제1 노드와 싱기 제3 노드 사이에 전류를 전도하는 것에 응답하여 상기 제1 노드에서의 전압이 초기에 감소되도록 하는 것을 특징으로 하는 정전기 방전 방지용 회로.
  15. 제1 도전형인 제1 반도체층;
    상기 제1 도전형과 반대인 제2 도전형이고, 상기 제1 반도체층 위에 배치된 고농도 도핑 반도체층;
    면(face)을 갖고 있고 상기 고농도 도핑 반도체층 위에 배치된 상기 제2 도전형의 제2 반도체층;
    상기 면 내에 횡방향으로 형성되어 상기 고농도 도핑 반도체층에 접촉되고 제1 노드에 전기적으로 접속된 상기 제2 도전형의 제1 및 제2 고농도 도핑 영역들;
    상기 제1 고농도 도핑 영역과 상기 제2 고농도 도핑 영역 사이에 삽입되도록 상기 면 내에 횡방향으로 형성된 상기 제1 도전형의 저농도 도핑 영역;
    상기 저농도 도핑 영역 내에 횡방향으로 형성되고 상기 제1 노드에 전기적으로 접속된, 상기 제2 도전형의 제3 및 제4 고농도 도핑 영역들;
    상기 제3 고농도 도핑 영역과 상기 제4 고농도 도핑 영역 사이에 삽입되도록 상기 저농도 도핑 영역 내에 횡방향으로 형성된, 상기 제2 도전형의 제5 및 제6 고농도 도핑 영역들; 및
    상기 제5 고농도 도핑 영역과 상기 제6 고농도 도핑 영역 사이에 삽입되도록 상기 저농도 도핑 영역 내에 횡방향으로 형성되고 제2 노드에 전기적으로 접속된, 상기 제1 도전형의 제7 고농도 도핑 영역
    을 포함하되,
    상기 제5 및 제6 고농도 도핑 영역들은 제3 노드에 전기적으로 접속되는 것을 특징으로 하는 정전기 방전 방지용 구조.
  16. 제15항에 있어서, 제1 바이플라 트랜지스터의 에미터는 상기 제5 및 제6 고농도 도핑 영역들에 의해 형성되고, 상기 제1 바이폴라 트랜지스터의 베이스는 상기 저농도 도핑 영역과 상기 제7 고농도 도핑 영역에 의해 형성되며, 상기 제1 바이폴라 트랜지스터의 콜렉터는 상기 고농도 도핑 반도체층, 상기 제2 반도체층, 그리고 상기 제1 및 제2 고농도 도핑 영역들에 의해 형성되는 것을 특징으로 하는 정전기 방전 방지용 구조.
  17. 제16항에 있어서, 상기 제2 바이폴라 트랜지스터의 에미터는 상기 제3 및 제4 고농도 도핑 영역들에 의해 형성되고, 상기 제2 바이폴라 트랜지스터의 베이스는 상기 저농도 도핑 영역과 상기 제7 고농도 도핑 영역에 의해 형성되며, 상기 제2 바이폴라 트랜지스티의 콜렉터는 상기 고농도 도핑 반도체층, 상기 제2 반도체층, 그리고 상기 제1 및 제2 고농도 도핑 영역들에 의해 형성되는 것을 특징으로 하는 정전기 방전 방지용 구조.
  18. 제17항에 있어서, 상기 제2 바이폴라 트랜지스터는 상기 제1 노드가 상기 제3 노드에 대한 임계 전압에 도달하는 것에 응답하여 베이스 전류를 상기 제1 바이폴라 트랜지스터의 상기 베이스에 공급함으로써, 상기 세1 바이폴라 트랜지스터가 상기 베이스 전류에 응답하여 상기 제1 노드와 상기 제3 노드 사이에 전류를 전도하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  19. 제18항에 있어서, 상기 제2 바이폴라 트랜지스터는 상기 제1 노드가 상기 임계 전압에 도달하는 응답하여 브레이크다운되어 상기 베이스 전류를 제공하기 위해 역 바이어스된 에미터-베이스 접합부로서 작동하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  20. 제18항에 있어서, 상기 임계 전압은 상기 제1 바이폴라 트랜지스터의 브레이크 전압보다 더 낮은 것을 특징으로 하는 정전기 방전 방지용 구조.
  21. 제15항에 있어서, 상기 제1 노드는 출력 패드에 전기적으로 접속되는 것을 특징으로 하는 정전기 방전 방지용 구조.
  22. 제15항에 있어서, 상기 제2 노드는 정전기 방전으로부터 보호될 회로에 전기적으로 접속되는 것을 특징으로 하는 정전기 방전 방지용 구조.
  23. 제15항에 있어서, 상기 제3 노드는 전압 기준 노드를 포함하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  24. 제15항에 있어서,
    상기 제1 고농도 도핑 영역과 상기 제5 고농도 도핑 영역 사이에 삽입되도록 상기 면 내에 횡방향으로 형성된 상기 제1 도전형의 1개 이상의 제1 추가 저농도 도핑 영역; 및
    상기 제2 고농도 도핑 영역과 상기 제6 고농도 도핑 영역 사이에 삽입되도록 상기 면 내에 횡방향으로 형성된 상기 제1 도전형의 1개 이상의 제2 추가 저농도 도핑 영역
    을 포함하되,
    상기 제1 및 제2 추가 저농도 도핑 영역들 각각은, 그 내부에 상기 제1 도전형으로 형성되고 상기 제1 노드에 전기적으로 접속된 대응하는 고농도 도핑 영역을 포함하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  25. 제24항에 있어서 상기 제1 도전형이 P형이고 상기 제2 도전형이 N형이며;
    제1 npn 바이폴라 트랜지스터의 에미터는 상기 제5 및 제6 고농도 도핑 영역들에 의해 형성되고, 상기 제1 npn 바이폴라 트랜지스터의 베이스는 상기 저농도 도핑 영역과 상기 제7 고농도 도핑 영역에 의해 형성되고, 상기 제1 npn 바이폴라 트랜지스터의 콜렉터는 상기 고농도 도핑 반도체층, 상기 제2 반도체층, 그리고 상기 제1 및 제2 고농도 도핑 영역들에 의해 형성되며;
    제2 npn 바이폴라 트랜지스터의 에미터는 상기 제3 및 제4 고농도 도핑 영역들에 의해 형성되고, 상기 제2 npn 바이폴라 트랜지스터의 베이스는 상기 저농도 도핑 영역과 상기 제7 고농도 도핑 영역에 의해 형성되고, 상기 제1 npn 바이폴라 트랜지스터의 콜렉터는 상기 고농도 도핑 반도체층, 상기 제2 반도체층, 그리고 상기 제1 및 제2 고농도 도핑 영역들에 의해 형성되는
    것을 특징으로 하는 정전기 방전 방지용 구조.
  26. 제25항에 있어서, pnp 바이폴라 트랜지스터의 콜렉터는 상기 저농도 도핑 영역과 상기 제7 고농도 도핑 영역에 의해 형성되고, 상기 pnp 바이폴라 트랜지스터의 에미터는 상기 제1 및 제2 추가 저농도 도핑 영역들과 내부에 형성된 상기 대응하는 고농도 도핑 영역들 각각에 의해 형성되고, 상기 pnp 바이폴라 트랜지스터의 베이스는 상기 고농도 도핑 반도체층, 상기 제2 반도체층, 그리고 상기 제1 및 제2 고농도 도핑 영역들에 의해 형성되는 것을 특징으로 하는 정전기 방전 방지용 구조.
  27. 제26항에 있어서, 상기 제2 npn 바이폴라 트랜지스터는 상기 제1 노드가 상기 제3 노드에 대한 임계 전압에 도달하는 것에 응답하는 베이스 전류를 상기 제1 npn 바이폴라 트랜지스터의 상기 베이스에 공급함으로써, 상기 제1 npn 바이폴라 트랜지스터가 상기 베이스 전류에 응답하여 상기 제1 노드와 상기 제3 노드 사이에 전류를 전도하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  28. 제27항에 있어서, 상기 제1 바이폴라 트랜지스터와 상기 pnp 바이폴라 트랜지스터는 함게 실리콘 제어 정류기를 형성하여, 상기 제1 바이폴라 트랜지스터가 상기 제1 노드와 상기 제3 노드 사이에 전류를 전도하는 것에 응답하여 상기 제1 노드에서의 전압이 초기에 감소되도록 하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  29. 제28항에 있어서, 상기 실리콘 제어 정류기의 유지 전류는 상기 제1 고농도 도핑 영역과 상기 제1 추가 저농도 도핑 영역 사이의 간격, 그리고 상기 제2 고농도 도핑 영역과 각각의 상기 제2 추가 저농도 도핑 영역 사이의 간격에 따라 조절가능한 것을 특징으로 하는 정전기 방전 방지용 구조.
  30. 제15항에 있어서, 상기 제2 반도체층은 에피텍셜 반도체층을 포함하는 것을 특징으로 하는 정전기 방전 방지용 구조.
  31. 제15항에 있어서, 상기 제1 반도체층은 상기 고농도 도핑 반도체층이 형성되는 면(face)을 포함하는 것을 특징으로 하는 정전기 방전 방지용 구조.
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