JPH06232346A - 静電放電保護用回路および構造 - Google Patents
静電放電保護用回路および構造Info
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- JPH06232346A JPH06232346A JP5243288A JP24328893A JPH06232346A JP H06232346 A JPH06232346 A JP H06232346A JP 5243288 A JP5243288 A JP 5243288A JP 24328893 A JP24328893 A JP 24328893A JP H06232346 A JPH06232346 A JP H06232346A
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【目的】 静電放電に対する保護用の回路および構造を
提供する。 【構成】 第１バイポーラトランジスタ（Ｑ１）は、第
１ノード（１２）に電気的に結合されたコレクタと、第
２ノードに電気的に結合されたベースと、第３ノード
（１４）に電気的に結合されたエミッタとを有する。第
２バイポーラトランジスタ（Ｑ２）は、コレクタと、第
２ノードに電気的に結合されたベースと、第１ノードに
電気的に結合されたエミッタとを有する。この第２バイ
ポーラトランジスタ（Ｑ２）は、第１ノード（１２）が
第３ノード（１４）に関するスレッシュホールド電圧に
到達した時に応答して、第１バイポーラトランジスタ
（Ｑ１）のベースにベース電流を供給する。この結果、
この第１バイポーラトランジスタ（Ｑ１）によって、こ
のベース電流に応答して、第１ノード（１２）および第
２ノード（１４）間に電流を流すようにする。
提供する。 【構成】 第１バイポーラトランジスタ（Ｑ１）は、第
１ノード（１２）に電気的に結合されたコレクタと、第
２ノードに電気的に結合されたベースと、第３ノード
（１４）に電気的に結合されたエミッタとを有する。第
２バイポーラトランジスタ（Ｑ２）は、コレクタと、第
２ノードに電気的に結合されたベースと、第１ノードに
電気的に結合されたエミッタとを有する。この第２バイ
ポーラトランジスタ（Ｑ２）は、第１ノード（１２）が
第３ノード（１４）に関するスレッシュホールド電圧に
到達した時に応答して、第１バイポーラトランジスタ
（Ｑ１）のベースにベース電流を供給する。この結果、
この第１バイポーラトランジスタ（Ｑ１）によって、こ
のベース電流に応答して、第１ノード（１２）および第
２ノード（１４）間に電流を流すようにする。
Description
【０００１】
【産業上の利用分野】本発明は、概して電子回路に関
し、特に、静電放電保護用の回路および構造に関するも
のである。
し、特に、静電放電保護用の回路および構造に関するも
のである。
【０００２】
【従来の技術】電子工学分野において、入力保護回路は
重要な要素である。極めて小型で繊細なデバイス構造
は、高電圧に対して極めて敏感なもので、この高電圧
は、人体からの静電放電（“ＥＳＤ”と称す）によって
発生するものである。電子回路がパーツに組込まれた場
合に、このような静電放電によってこのパーツが破壊さ
れたり、このパーツの品質または容量を低下／減少させ
てしまう。例えば、静電放電によって極めて高い電圧が
発生され、この高電圧によって、高密度の相補型金属酸
化物（ＣＭＯＳ）電界効果トランジスタの薄いゲート酸
化物および短かいチャネルデバイスが急激に破壊されて
しまう。
重要な要素である。極めて小型で繊細なデバイス構造
は、高電圧に対して極めて敏感なもので、この高電圧
は、人体からの静電放電（“ＥＳＤ”と称す）によって
発生するものである。電子回路がパーツに組込まれた場
合に、このような静電放電によってこのパーツが破壊さ
れたり、このパーツの品質または容量を低下／減少させ
てしまう。例えば、静電放電によって極めて高い電圧が
発生され、この高電圧によって、高密度の相補型金属酸
化物（ＣＭＯＳ）電界効果トランジスタの薄いゲート酸
化物および短かいチャネルデバイスが急激に破壊されて
しまう。
【０００３】従来の技術では、このような悪影響を回避
するために、静電放電を消す技術が開発されている。し
かし乍ら、代表的な従来の技術では極めて高いスレッシ
ュホールドトリガー電圧を利用している。高いスレッシ
ュホールドトリガー電圧は、ｎ−チャネル電界効果トラ
ンジスタのような電子回路上の所定のデバイスを適切に
保護するには、しばしば不十分なものとなってしまう。
また、このような高いスレッシュホールドトリガー電圧
を低下させる或る種の従来技術では、上述の問題点の代
りに別の問題点、例えば、半導体製造領域の大部分を占
有してしまうという問題を生じていた。
するために、静電放電を消す技術が開発されている。し
かし乍ら、代表的な従来の技術では極めて高いスレッシ
ュホールドトリガー電圧を利用している。高いスレッシ
ュホールドトリガー電圧は、ｎ−チャネル電界効果トラ
ンジスタのような電子回路上の所定のデバイスを適切に
保護するには、しばしば不十分なものとなってしまう。
また、このような高いスレッシュホールドトリガー電圧
を低下させる或る種の従来技術では、上述の問題点の代
りに別の問題点、例えば、半導体製造領域の大部分を占
有してしまうという問題を生じていた。
【０００４】
【発明が解決しようとする課題】従って、低いスレッシ
ュホールドトリガー電圧を有するような静電放電保護用
の回路および構造が望まれている。また、電界効果トラ
ンジスタを保護するような静電放電保護用回路および構
造が望まれている。更に、僅かな半導体製造領域を占有
する静電放電保護回路および構造が望まれている。
ュホールドトリガー電圧を有するような静電放電保護用
の回路および構造が望まれている。また、電界効果トラ
ンジスタを保護するような静電放電保護用回路および構
造が望まれている。更に、僅かな半導体製造領域を占有
する静電放電保護回路および構造が望まれている。
【０００５】
【課題を解決するための手段】静電放電に対する保護用
の回路および構造において、第１バイポーラトランジス
タは、第１ノードに電気的に結合されたコレクタと、第
２ノードに電気的に結合されたベースと、第３ノードに
電気的に結合されたエミッタとを有する。第２バイポー
ラトランジスタは、コレクタと、第２ノードに電気的に
結合されたベースと、第１ノードに電気的に結合された
エミッタとを有する。この第２バイポーラトランジスタ
は、第１ノードが第３ノードに関連するスレッシュホー
ルド電圧に到達した時に応答して、第１バイポーラトラ
ンジスタのベースにベース電流を供給する。この結果、
この第１バイポーラトランジスタによって、このベース
電流に応答して、第１ノードおよび第２ノード間に電流
を流すようにする。
の回路および構造において、第１バイポーラトランジス
タは、第１ノードに電気的に結合されたコレクタと、第
２ノードに電気的に結合されたベースと、第３ノードに
電気的に結合されたエミッタとを有する。第２バイポー
ラトランジスタは、コレクタと、第２ノードに電気的に
結合されたベースと、第１ノードに電気的に結合された
エミッタとを有する。この第２バイポーラトランジスタ
は、第１ノードが第３ノードに関連するスレッシュホー
ルド電圧に到達した時に応答して、第１バイポーラトラ
ンジスタのベースにベース電流を供給する。この結果、
この第１バイポーラトランジスタによって、このベース
電流に応答して、第１ノードおよび第２ノード間に電流
を流すようにする。
【０００６】
【作用】本発明によれば、低いスレッシュホールドトリ
ガー電圧を有した静電放電保護用回路および装置が得ら
れる利点がある。
ガー電圧を有した静電放電保護用回路および装置が得ら
れる利点がある。
【０００７】また、本発明によれば、電界効果トランジ
スタを保護する静電放電保護用回路および装置が得られ
る利点がある。
スタを保護する静電放電保護用回路および装置が得られ
る利点がある。
【０００８】また、本発明によれば、僅かな半導体製造
領域を占有する静電放電保護用回路および装置が得られ
る利点がある。
領域を占有する静電放電保護用回路および装置が得られ
る利点がある。
【０００９】
【実施例】本発明の好適実施例およびその効果は、図面
の図１〜図６を参照することによって最良状態で理解で
きるものである。また、これら種々の図面において、類
似部分および対応部分については同様の番号が採用され
ている。
の図１〜図６を参照することによって最良状態で理解で
きるものである。また、これら種々の図面において、類
似部分および対応部分については同様の番号が採用され
ている。
【００１０】図１は、本発明の第１の好適実施例によ
る、静電放電に対する保護用回路の概念図であり、通
常、参照番号１０で表示されている。ｎチャネル電界効
果トランジスタＮ１のドレインを出力パッド１２に接続
する。このトランジスタＮ１のソースを電圧基準ノード
１４に接続する。更に、このトランジスタＮ１のゲート
を、出力パッド１２に現われるＥＳＤ（静電放電）パル
スから保護すべきデバイスの他の回路に接続する。
る、静電放電に対する保護用回路の概念図であり、通
常、参照番号１０で表示されている。ｎチャネル電界効
果トランジスタＮ１のドレインを出力パッド１２に接続
する。このトランジスタＮ１のソースを電圧基準ノード
１４に接続する。更に、このトランジスタＮ１のゲート
を、出力パッド１２に現われるＥＳＤ（静電放電）パル
スから保護すべきデバイスの他の回路に接続する。
【００１１】この出力パッド１２を、更に、ｎｐｎバイ
ポーラトランジスタＱ１のコレクタに接続すると共に、
トランジスタＱ２のコレクタ及びエミッタにも接続す
る。トランジスタＱ１のエミッタを上記の電圧基準ノー
ド１４に接続する。トランジスタＱ１のベースをトラン
ジスタＱ２のベースに接続すると共に、ＥＳＤパルスに
対して保護すべきデバイスの他の回路にも接続する。ま
た、この代りに、トランジスタＱ２のコレクタを浮かせ
ることも可能である。
ポーラトランジスタＱ１のコレクタに接続すると共に、
トランジスタＱ２のコレクタ及びエミッタにも接続す
る。トランジスタＱ１のエミッタを上記の電圧基準ノー
ド１４に接続する。トランジスタＱ１のベースをトラン
ジスタＱ２のベースに接続すると共に、ＥＳＤパルスに
対して保護すべきデバイスの他の回路にも接続する。ま
た、この代りに、トランジスタＱ２のコレクタを浮かせ
ることも可能である。
【００１２】一般に、トランジスタＮ１は、約６．９〜
８Ｖの、ドレイン−ソースブレークダウン（降伏）電圧
（“ＢＶｄｓ”と称す）を有している。これと比較する
と、トランジスタＱ１は、約１２〜１５Ｖと、より高い
ブレークダウン電圧を有している。本発明における重要
な点は、トランジスタＱ２が逆バイアスされたエミッタ
・ベース接合として動作することである。出力パッド１
２にＥＳＤパルスが印加されている間に、このパッド１
２の電圧がトランジスタＱ１の１２〜１５Ｖのブレーク
ダウン電圧に到達する前においても、トランジスタＱ２
が有効にブレークダウンし、更に、これによってトラン
ジスタＱ１のベースへドライブ電流を供給するようにな
る。
８Ｖの、ドレイン−ソースブレークダウン（降伏）電圧
（“ＢＶｄｓ”と称す）を有している。これと比較する
と、トランジスタＱ１は、約１２〜１５Ｖと、より高い
ブレークダウン電圧を有している。本発明における重要
な点は、トランジスタＱ２が逆バイアスされたエミッタ
・ベース接合として動作することである。出力パッド１
２にＥＳＤパルスが印加されている間に、このパッド１
２の電圧がトランジスタＱ１の１２〜１５Ｖのブレーク
ダウン電圧に到達する前においても、トランジスタＱ２
が有効にブレークダウンし、更に、これによってトラン
ジスタＱ１のベースへドライブ電流を供給するようにな
る。
【００１３】このような方法で、トランジスタＱ２から
トランジスタＱ１のベースへ、ドライブ電流が供給され
ることによって、この大きなＥＳＤ電流の大部分がトラ
ンジスタＮ１の代りに、出力パッド１２からトランジス
タＱ１へ流れるようになる。トランジスタＱ１の最大電
流は、少なくとも約５〜６Ａであるので、このトランジ
スタＱ１は、ＥＳＤパルスからの大電流を導通させるこ
とによってはダメージを受けない。一般に、このＥＳＤ
パルスによる電流は、２ＫＶ人体モデル（“ＨＢＭ”と
称す）のテストに対して約１．３Ａである。更にまた、
トランジスタＱ１は、それをブレークダウンさせるのに
他に必要かもしれない。出力パッド１２に大きな電圧の
オーバシュートが現われる前に、導通を開始するが、ま
た、このような大電圧のオーバシュートは、ＥＳＤパル
スの速いｄｖ／ｄｔから得られる容量性トリガ動作に依
存した従来技術で発生するものでもあろう。本発明の利
点によれば、この静電放電保護回路１０は、ＥＳＤパル
スのｄｖ／ｄｔに対して感応しないことである。
トランジスタＱ１のベースへ、ドライブ電流が供給され
ることによって、この大きなＥＳＤ電流の大部分がトラ
ンジスタＮ１の代りに、出力パッド１２からトランジス
タＱ１へ流れるようになる。トランジスタＱ１の最大電
流は、少なくとも約５〜６Ａであるので、このトランジ
スタＱ１は、ＥＳＤパルスからの大電流を導通させるこ
とによってはダメージを受けない。一般に、このＥＳＤ
パルスによる電流は、２ＫＶ人体モデル（“ＨＢＭ”と
称す）のテストに対して約１．３Ａである。更にまた、
トランジスタＱ１は、それをブレークダウンさせるのに
他に必要かもしれない。出力パッド１２に大きな電圧の
オーバシュートが現われる前に、導通を開始するが、ま
た、このような大電圧のオーバシュートは、ＥＳＤパル
スの速いｄｖ／ｄｔから得られる容量性トリガ動作に依
存した従来技術で発生するものでもあろう。本発明の利
点によれば、この静電放電保護回路１０は、ＥＳＤパル
スのｄｖ／ｄｔに対して感応しないことである。
【００１４】トランジスタＱ２が存在しなければ、ＥＳ
Ｄパルスが印加されている間、トランジスタＮ１は、残
りのトランジスタＱ１がブレークダウンして導通する前
に、ブレークダウンし、導通するはずである。その理由
は、このトランジスタＮ１のブレークダウン電圧は、ト
ランジスタＱ１のそれより低いからである。このような
状況の下では、出力パッド１２は、トランジスタＱ１を
ブレークダウンするのには不十分な低い電圧値に、実質
的にクランプされるようになる。トランジスタＱ１をブ
レークダウンさせることに失敗すると、１．３アンペア
のＥＳＤ電流の大部分が、トランジスタＱ１の代りに、
このトランジスタＮ１を通って流れる。トランジスタＮ
１の最大電流は、約０．１〜０．２Ａ程度の低い値であ
るので、このような大きなＥＳＤ電流によって、このト
ランジスタＮ１をほぼ確実にオーバーヒートさせてしま
う。この結果、このトランジスタＮ１は、それ自身のポ
リシリコン層の下で、ドレイン・ソース短絡路によって
破壊されてしまう。
Ｄパルスが印加されている間、トランジスタＮ１は、残
りのトランジスタＱ１がブレークダウンして導通する前
に、ブレークダウンし、導通するはずである。その理由
は、このトランジスタＮ１のブレークダウン電圧は、ト
ランジスタＱ１のそれより低いからである。このような
状況の下では、出力パッド１２は、トランジスタＱ１を
ブレークダウンするのには不十分な低い電圧値に、実質
的にクランプされるようになる。トランジスタＱ１をブ
レークダウンさせることに失敗すると、１．３アンペア
のＥＳＤ電流の大部分が、トランジスタＱ１の代りに、
このトランジスタＮ１を通って流れる。トランジスタＮ
１の最大電流は、約０．１〜０．２Ａ程度の低い値であ
るので、このような大きなＥＳＤ電流によって、このト
ランジスタＮ１をほぼ確実にオーバーヒートさせてしま
う。この結果、このトランジスタＮ１は、それ自身のポ
リシリコン層の下で、ドレイン・ソース短絡路によって
破壊されてしまう。
【００１５】図２は、トランジスタＱ１を流れる電流
（“ＩCLAMP ”）を示すグラフで、この電流は出力パッ
ド１２における電圧（“ＶPAD ”）の関数として変化す
る。特に、出力パッド１２における電圧が通常の動作電
圧範囲内の場合には、トランジスタＱ２は実質的にオフ
（非導通）となる。ＢｉＣＭＯＳ回路においては、通常
の動作電圧範囲は、約５．５Ｖまでである。図２の曲線
Ａに示すように、出力パッド１２の電圧が（ＢＶｅｂQ2
＋ＶｂｅQ1）≒（５．５＋０．８）≒６．３Ｖに達した
のに応答して、トランジスタＱ２は、トランジスタＱ１
のベースへドライブ電流を供給する。ここで、記号ＢＶ
ｅｂQ2は、トランジスタＱ２のエミッタ・ベース間のブ
レークダウン電圧であり、更に、記号ＶｂｅQ1は、トラ
ンジスタＱ１のベース・エミッタ電圧である。従って、
出力パッド１２の電圧が約６．３Ｖに達したのに応答し
て、トランジスタＱ１は、トランジスタＮ１のドレイン
・ソースブレークダウン電圧ＢＶｄｓより低いレベル
に、出力パッド１２の電圧を実質的にクランプするよう
になる。一般に、トランジスタＮ１は約６．９〜８Ｖの
ブレークダウン電圧ＢＶｄｓを有しているので、トラン
ジスタＱ１は、１．３アンペアのＥＳＤ電流の大部分を
導通させることによって、このトランジスタＮ１を保護
している。
（“ＩCLAMP ”）を示すグラフで、この電流は出力パッ
ド１２における電圧（“ＶPAD ”）の関数として変化す
る。特に、出力パッド１２における電圧が通常の動作電
圧範囲内の場合には、トランジスタＱ２は実質的にオフ
（非導通）となる。ＢｉＣＭＯＳ回路においては、通常
の動作電圧範囲は、約５．５Ｖまでである。図２の曲線
Ａに示すように、出力パッド１２の電圧が（ＢＶｅｂQ2
＋ＶｂｅQ1）≒（５．５＋０．８）≒６．３Ｖに達した
のに応答して、トランジスタＱ２は、トランジスタＱ１
のベースへドライブ電流を供給する。ここで、記号ＢＶ
ｅｂQ2は、トランジスタＱ２のエミッタ・ベース間のブ
レークダウン電圧であり、更に、記号ＶｂｅQ1は、トラ
ンジスタＱ１のベース・エミッタ電圧である。従って、
出力パッド１２の電圧が約６．３Ｖに達したのに応答し
て、トランジスタＱ１は、トランジスタＮ１のドレイン
・ソースブレークダウン電圧ＢＶｄｓより低いレベル
に、出力パッド１２の電圧を実質的にクランプするよう
になる。一般に、トランジスタＮ１は約６．９〜８Ｖの
ブレークダウン電圧ＢＶｄｓを有しているので、トラン
ジスタＱ１は、１．３アンペアのＥＳＤ電流の大部分を
導通させることによって、このトランジスタＮ１を保護
している。
【００１６】トランジスタＱ１を流れる電流が増加する
と、保護回路１０の抵抗のために、出力パッド１２の電
圧は徐々に増大することを、図２の曲線Ｂによって表わ
している。結局、トランジスタＱ１を流れる電流は、出
力パッド１２における電圧がトランジスタＮ１のブレー
クダウン電圧ＢＶｄｓに到達する点まで増大するだろ
う。図２の曲線Ｂで示されているように、出力パッド１
２の電圧が、トランジスタＱ１の導通開始に応答して、
先ず、降下した場合には、より良好なＥＳＤ（静電放
電）保護が得られるようになる。このように、トランジ
スタＱ１の導通開始に応答して、出力パッド１２の電圧
を初期に低下させて、出力パッド１２の電圧が最終的に
トランジスタＮ１のブレークダウン電圧ＢＶｄｓに達す
る前に、大電流をトランジスタＱ１に流すことが可能と
なる。
と、保護回路１０の抵抗のために、出力パッド１２の電
圧は徐々に増大することを、図２の曲線Ｂによって表わ
している。結局、トランジスタＱ１を流れる電流は、出
力パッド１２における電圧がトランジスタＮ１のブレー
クダウン電圧ＢＶｄｓに到達する点まで増大するだろ
う。図２の曲線Ｂで示されているように、出力パッド１
２の電圧が、トランジスタＱ１の導通開始に応答して、
先ず、降下した場合には、より良好なＥＳＤ（静電放
電）保護が得られるようになる。このように、トランジ
スタＱ１の導通開始に応答して、出力パッド１２の電圧
を初期に低下させて、出力パッド１２の電圧が最終的に
トランジスタＮ１のブレークダウン電圧ＢＶｄｓに達す
る前に、大電流をトランジスタＱ１に流すことが可能と
なる。
【００１７】図２の曲線Ｂのような特性を実現するため
に、図３に示したように、この保護回路１０に、更にｐ
ｎｐバイポーラトランジスタＱ３を設けて変形すること
もできる。このトランジスタＱ３のベースおよびエミッ
タをトランジスタＱ１のコレクタに接続する。このトラ
ンジスタＱ３のコレクタをトランジスタＱ１のベースに
接続する。これらトランジスタＱ１およびＱ３は、協動
して、破線２０で包囲したシリコン制御型整流器（“Ｓ
ＣＲ”と称す。即ち、サイリスタ）を構成する。
に、図３に示したように、この保護回路１０に、更にｐ
ｎｐバイポーラトランジスタＱ３を設けて変形すること
もできる。このトランジスタＱ３のベースおよびエミッ
タをトランジスタＱ１のコレクタに接続する。このトラ
ンジスタＱ３のコレクタをトランジスタＱ１のベースに
接続する。これらトランジスタＱ１およびＱ３は、協動
して、破線２０で包囲したシリコン制御型整流器（“Ｓ
ＣＲ”と称す。即ち、サイリスタ）を構成する。
【００１８】図２の曲線Ｂおよび図３の保護回路１０に
おいて、出力パッド１２の電圧が（ＢＶｅｂQ2＋Ｖｂｅ
Q1）≒（５．５＋０．８）≒６．３Ｖに到達するのに応
答して、トランジスタＱ２によって、トランジスタＱ１
のベースにドライブ電流が供給され、この結果、ＳＣＲ
２０が導通を開始する。図２の曲線Ｂで表わしたよう
に、ＳＣＲ２０が導通し始めた後に、出力パッド１２の
電圧は、（ＶｏｎQ3＋ＶｂｅQ1）≒（０．２〜０．４＋
０．８）≒（１．０〜１．２）Ｖまで急激に低下する
（または、（ＶｅｂQ3＋ＶｏｎQ1）≒（０．８＋０．２
〜０．４）≒（１．０〜１．２）Ｖまで低下）。ここ
で、記号ＶｏｎQ3は、トランジスタＱ３のエミッタ・コ
レクタ電圧であり、また、記号ＶｂｅQ1は、トランジス
タＱ１のベース・エミッタ電圧である。このＳＣＲ２０
の保持電流は比較的高い（約０．５Ａ）ので、出力パッ
ド１２によって、通常の回路動作中に、ラッチ動作を実
質的に回避することができる。
おいて、出力パッド１２の電圧が（ＢＶｅｂQ2＋Ｖｂｅ
Q1）≒（５．５＋０．８）≒６．３Ｖに到達するのに応
答して、トランジスタＱ２によって、トランジスタＱ１
のベースにドライブ電流が供給され、この結果、ＳＣＲ
２０が導通を開始する。図２の曲線Ｂで表わしたよう
に、ＳＣＲ２０が導通し始めた後に、出力パッド１２の
電圧は、（ＶｏｎQ3＋ＶｂｅQ1）≒（０．２〜０．４＋
０．８）≒（１．０〜１．２）Ｖまで急激に低下する
（または、（ＶｅｂQ3＋ＶｏｎQ1）≒（０．８＋０．２
〜０．４）≒（１．０〜１．２）Ｖまで低下）。ここ
で、記号ＶｏｎQ3は、トランジスタＱ３のエミッタ・コ
レクタ電圧であり、また、記号ＶｂｅQ1は、トランジス
タＱ１のベース・エミッタ電圧である。このＳＣＲ２０
の保持電流は比較的高い（約０．５Ａ）ので、出力パッ
ド１２によって、通常の回路動作中に、ラッチ動作を実
質的に回避することができる。
【００１９】図４は、図１の静電放電保護回路１０に対
する構造３０の断面図である。好都合に、この構造３０
は、半導体製造領域の一部分において僅かな部分だけ占
有している。その理由は、トランジスタＱ１が、出力デ
バイスおよびＥＳＤクランプの両者として作用している
からである。この構造３０を形成するに当り、過度にド
ープしたＮ+ 埋設層３４を、軽度にドープしたＰ- 基板
３２中にパターン化して形成する。このＮ+ 埋設層３４
を形成した後に、軽度にドープしたＮ- 型エピタキシャ
ル半導体層３６を、このＮ+ 埋設層３４上に成長させ
て、Ｐ- 基板３２の被覆されていない領域にも成長させ
る。
する構造３０の断面図である。好都合に、この構造３０
は、半導体製造領域の一部分において僅かな部分だけ占
有している。その理由は、トランジスタＱ１が、出力デ
バイスおよびＥＳＤクランプの両者として作用している
からである。この構造３０を形成するに当り、過度にド
ープしたＮ+ 埋設層３４を、軽度にドープしたＰ- 基板
３２中にパターン化して形成する。このＮ+ 埋設層３４
を形成した後に、軽度にドープしたＮ- 型エピタキシャ
ル半導体層３６を、このＮ+ 埋設層３４上に成長させ
て、Ｐ- 基板３２の被覆されていない領域にも成長させ
る。
【００２０】次に、硬いマスク酸化物（図示せず）を堆
積し、パターン化し、更にエッチング処理することによ
って、薄いＬＯＣＯＳ二酸化シリコンフィールド（“酸
化フィールド”）領域３８と４０とを、何処に成長させ
るかを規定する。この代りに、これら酸化フィールド領
域３８と４０とを、二酸化シリコン以外の、他の適当な
絶縁性材料で形成することもできる。これら酸化フィー
ルド領域３８と４０とを成長させると共に、硬い酸化物
マスクを取り除いた後で、過度にドープしたＮ + 領域４
２と４４とをパターン化すると共に、拡散またはインプ
ランテーション方法によって、Ｎ- 型エピタキシャル半
導体層３６中に、酸化フィールド領域３８と４０のそれ
ぞれに対して自己整合的に形成する。その結果、これら
Ｎ+ 領域４２，４４はＮ+ 埋設層３４と接触するように
なる。図４で示したように、軽度にドープしたＰ- ウエ
ル４６が、Ｎ- 型エピタキシャル半導体層３６中にパタ
ーン化すると共にインプランテーションされる。過度に
ドープしたＰ+ 領域４８および過度にドープしたＮ+ 領
域５０，５２，５４，５６を、Ｐ- ウエル４６中に、拡
散またはインプランテーションによって、パターン化し
て形成する。
積し、パターン化し、更にエッチング処理することによ
って、薄いＬＯＣＯＳ二酸化シリコンフィールド（“酸
化フィールド”）領域３８と４０とを、何処に成長させ
るかを規定する。この代りに、これら酸化フィールド領
域３８と４０とを、二酸化シリコン以外の、他の適当な
絶縁性材料で形成することもできる。これら酸化フィー
ルド領域３８と４０とを成長させると共に、硬い酸化物
マスクを取り除いた後で、過度にドープしたＮ + 領域４
２と４４とをパターン化すると共に、拡散またはインプ
ランテーション方法によって、Ｎ- 型エピタキシャル半
導体層３６中に、酸化フィールド領域３８と４０のそれ
ぞれに対して自己整合的に形成する。その結果、これら
Ｎ+ 領域４２，４４はＮ+ 埋設層３４と接触するように
なる。図４で示したように、軽度にドープしたＰ- ウエ
ル４６が、Ｎ- 型エピタキシャル半導体層３６中にパタ
ーン化すると共にインプランテーションされる。過度に
ドープしたＰ+ 領域４８および過度にドープしたＮ+ 領
域５０，５２，５４，５６を、Ｐ- ウエル４６中に、拡
散またはインプランテーションによって、パターン化し
て形成する。
【００２１】トランジスタＱ１のエミッタがＮ+ 領域５
２，５４によって得られる。このトランジスタＱ１のベ
ースがＰ- ウエル４６およびＰ+ 領域４８によって得ら
れる。更に、このトランジスタＱ１のコレクタが、Ｎ-
型エピタキシャル半導体層３６およびＮ+ 埋設層３４と
Ｎ+ 領域４２，４４と協動して得られる。
２，５４によって得られる。このトランジスタＱ１のベ
ースがＰ- ウエル４６およびＰ+ 領域４８によって得ら
れる。更に、このトランジスタＱ１のコレクタが、Ｎ-
型エピタキシャル半導体層３６およびＮ+ 埋設層３４と
Ｎ+ 領域４２，４４と協動して得られる。
【００２２】トランジスタＱ２のエミッタがＮ+ 領域５
０と５６とによって得られる。このトランジスタＱ２の
ベースがＰ- ウエル４６およびＰ+ 領域４８によって得
られる。更に、このトランジスタＱ２のコレクタが、Ｎ
+ 型エピタキシャル半導体層３６およびＮ+ 埋設層３４
とＮ+ 領域４２，４４と協動して得られる。
０と５６とによって得られる。このトランジスタＱ２の
ベースがＰ- ウエル４６およびＰ+ 領域４８によって得
られる。更に、このトランジスタＱ２のコレクタが、Ｎ
+ 型エピタキシャル半導体層３６およびＮ+ 埋設層３４
とＮ+ 領域４２，４４と協動して得られる。
【００２３】図４において、これら半導体領域とのメタ
ルコンタクト（金属接点）が、明瞭にする目的のみのた
めに、線図的に表わされている。Ｎ+ 領域４２，４４，
５０および５６が出力パッド１２に電気的に接触してい
る。Ｎ+ 領域５２と５４とが電圧基準ノード１４に電気
的に接続している。また、Ｐ+ 領域４８が、ＥＳＤパル
スに対して保護すべきデバイスの他の回路に電気的に接
続している。従って、この静電放電用保護構造３０は、
トランジスタＱ１と同じ方法で外部的にインターフェイ
スされる。
ルコンタクト（金属接点）が、明瞭にする目的のみのた
めに、線図的に表わされている。Ｎ+ 領域４２，４４，
５０および５６が出力パッド１２に電気的に接触してい
る。Ｎ+ 領域５２と５４とが電圧基準ノード１４に電気
的に接続している。また、Ｐ+ 領域４８が、ＥＳＤパル
スに対して保護すべきデバイスの他の回路に電気的に接
続している。従って、この静電放電用保護構造３０は、
トランジスタＱ１と同じ方法で外部的にインターフェイ
スされる。
【００２４】図３で示したような保護回路１０による、
図２に示した曲線Ｂの特性を実現するために、この構造
３０を図５の平面図で示したように変形する。図６は、
図５のライン６−６にほぼ沿った、この図の構造３０の
斜視図である。図５および図６で示したように、軽度に
ドープしたＰ- 領域６２，６４，６６および６８を、Ｎ
- 型エピタキシャル半導体層３６中にパターン化すると
共に形成する。また、過度にドープしたＰ+ 領域７０，
７２，７４および７６を、Ｐ- 領域６２，６４，６６お
よび６８のそれぞれ中に、パターン化して形成する。
図２に示した曲線Ｂの特性を実現するために、この構造
３０を図５の平面図で示したように変形する。図６は、
図５のライン６−６にほぼ沿った、この図の構造３０の
斜視図である。図５および図６で示したように、軽度に
ドープしたＰ- 領域６２，６４，６６および６８を、Ｎ
- 型エピタキシャル半導体層３６中にパターン化すると
共に形成する。また、過度にドープしたＰ+ 領域７０，
７２，７４および７６を、Ｐ- 領域６２，６４，６６お
よび６８のそれぞれ中に、パターン化して形成する。
【００２５】トランジスタＱ３のエミッタが、Ｐ- 領域
６２，６４，６６および６８と、Ｐ + 領域７０，７２，
７４および７６とによって得られる。このトランジスタ
Ｑ３のベースが、Ｎ+ 埋設層３４とＮ+ 領域４２，４４
と一緒にＮ+ 型エピタキシャル半導体層３６によって得
られる。また、このトランジスタＱ３のコレクタが、Ｐ
+ 領域４８と一緒にＰ- 領域４６によって得られる。特
に、間隔“Ａ”を変化させることによって保持電流を調
整できる。この間隔“Ａ”が減少すると、保持電流が増
大する。
６２，６４，６６および６８と、Ｐ + 領域７０，７２，
７４および７６とによって得られる。このトランジスタ
Ｑ３のベースが、Ｎ+ 埋設層３４とＮ+ 領域４２，４４
と一緒にＮ+ 型エピタキシャル半導体層３６によって得
られる。また、このトランジスタＱ３のコレクタが、Ｐ
+ 領域４８と一緒にＰ- 領域４６によって得られる。特
に、間隔“Ａ”を変化させることによって保持電流を調
整できる。この間隔“Ａ”が減少すると、保持電流が増
大する。
【００２６】図５において、明瞭にする目的のみのため
に、半導体領域へのメタルコンタクトが線図的に表わさ
れている。Ｐ+ 領域７０，７２，７４および７６が、Ｎ
+ 領域４２，４４，５０および５６のように、出力パッ
ド１２に電気的に接続する。図４で示したように、図５
および図６に表示した構造３０は、トランジスタＱ１と
同一方法で、外部的にインターフェイスする。
に、半導体領域へのメタルコンタクトが線図的に表わさ
れている。Ｐ+ 領域７０，７２，７４および７６が、Ｎ
+ 領域４２，４４，５０および５６のように、出力パッ
ド１２に電気的に接続する。図４で示したように、図５
および図６に表示した構造３０は、トランジスタＱ１と
同一方法で、外部的にインターフェイスする。
【００２７】図４〜図６において、Ｎ+ 領域５０と５６
を形成すると共に、これら領域５０，５６をＮ+ 領域４
２と４４とに電気的に接続させることによって、トラン
ジスタＱ２を、予じめ存在しているトランジスタＱ１用
の構造中へ容易に組込むことができる。このトランジス
タＱ１用の既存の構造において、Ｎ+ 領域４２，４４へ
のメタルクコンタクトは、すでに比較的広くなってお
り、これによって電流を搬送するルールに適合する。こ
の結果として、このような既存の構造へトランジスタＱ
２を組込んだとしても半導体形成領域を大幅に増大させ
ることにはならない。
を形成すると共に、これら領域５０，５６をＮ+ 領域４
２と４４とに電気的に接続させることによって、トラン
ジスタＱ２を、予じめ存在しているトランジスタＱ１用
の構造中へ容易に組込むことができる。このトランジス
タＱ１用の既存の構造において、Ｎ+ 領域４２，４４へ
のメタルクコンタクトは、すでに比較的広くなってお
り、これによって電流を搬送するルールに適合する。こ
の結果として、このような既存の構造へトランジスタＱ
２を組込んだとしても半導体形成領域を大幅に増大させ
ることにはならない。
【００２８】また、図５および図６において、トランジ
スタＱ３を、Ｐ+ 領域７０，７２，７４，７６と一緒に
Ｐ- 領域６２，６４，６６，６８を形成することによっ
て、トランジスタＱ１用の既存の構造内に容易に組込む
ことができる。トランジスタＱ１用の既存の構造におい
て、Ｎ+ 領域４２と４４とは、すでに、最小レイアウト
ルールより大きなものとなっており、これによって、ト
ランジスタＱ１の通常の動作電流を搬送する比較的広い
メタルコンタクトが構成される。Ｐ- 領域６２，６４，
６６，６８およびＰ+ 領域７０，７２，７４，７６を、
この既存の広いメタルコンタクトの下側に容易に形成で
きると共に、これらに対して、容易に接続できる。従っ
て、このような既存の構造へのトランジスタＱ３の組込
みによって、半導体製造領域が大幅に増大することはな
い。
スタＱ３を、Ｐ+ 領域７０，７２，７４，７６と一緒に
Ｐ- 領域６２，６４，６６，６８を形成することによっ
て、トランジスタＱ１用の既存の構造内に容易に組込む
ことができる。トランジスタＱ１用の既存の構造におい
て、Ｎ+ 領域４２と４４とは、すでに、最小レイアウト
ルールより大きなものとなっており、これによって、ト
ランジスタＱ１の通常の動作電流を搬送する比較的広い
メタルコンタクトが構成される。Ｐ- 領域６２，６４，
６６，６８およびＰ+ 領域７０，７２，７４，７６を、
この既存の広いメタルコンタクトの下側に容易に形成で
きると共に、これらに対して、容易に接続できる。従っ
て、このような既存の構造へのトランジスタＱ３の組込
みによって、半導体製造領域が大幅に増大することはな
い。
【００２９】更にまた、既存のサイズの大きいＮ+ 領域
４２および４４によって、ＳＣＲ２０の抵抗値を減少さ
せることができるという利点がある。この理由は、トラ
ンジスタＱ３のベースと、トランジスタＱ１のコレクタ
との両方が、Ｎ+ 埋設層３４およびＮ- 型エピタキシャ
ル半導体層３６と一緒に、Ｎ+ 領域４２，４４とによっ
て得られるからである。
４２および４４によって、ＳＣＲ２０の抵抗値を減少さ
せることができるという利点がある。この理由は、トラ
ンジスタＱ３のベースと、トランジスタＱ１のコレクタ
との両方が、Ｎ+ 埋設層３４およびＮ- 型エピタキシャ
ル半導体層３６と一緒に、Ｎ+ 領域４２，４４とによっ
て得られるからである。
【００３０】特に、トランジスタＱ３のエミッタが、４
個の独立したＰ- 領域６２，６４，６６，６８（Ｐ+ 領
域７０，７２，７４，７６と一緒に）が得られると共
に、トランジスタＱ２のエミッタが、Ｎ+ 領域５０，５
６によって得られる。これらＮ + 領域５０，５６は、Ｎ
+ 領域５２，５４に比べて相当短かいものである。
個の独立したＰ- 領域６２，６４，６６，６８（Ｐ+ 領
域７０，７２，７４，７６と一緒に）が得られると共
に、トランジスタＱ２のエミッタが、Ｎ+ 領域５０，５
６によって得られる。これらＮ + 領域５０，５６は、Ｎ
+ 領域５２，５４に比べて相当短かいものである。
【００３１】
【発明の効果】図５および図６で示したように、このよ
うな構造を有して、トランジスタＱ３のエミッタを、ト
ランジスタＱ１のエミッタ（Ｎ+ 領域５２，５４によっ
て得られた）に対して更に、近接して配置でき、この結
果、ＳＣＲ２０を構成するトランジスタＱ１とＱ３との
間で更に相互作用が確立できるようになる。
うな構造を有して、トランジスタＱ３のエミッタを、ト
ランジスタＱ１のエミッタ（Ｎ+ 領域５２，５４によっ
て得られた）に対して更に、近接して配置でき、この結
果、ＳＣＲ２０を構成するトランジスタＱ１とＱ３との
間で更に相互作用が確立できるようになる。
【００３２】本発明及びその効果を詳細に説明したが、
ここで、特許請求の範囲により定められる本発明の技術
的思想及び範囲から逸脱することなく、種々の変更、代
替及び置換を行うことができる。
ここで、特許請求の範囲により定められる本発明の技術
的思想及び範囲から逸脱することなく、種々の変更、代
替及び置換を行うことができる。
【００３３】以上の説明に関して、更に以下の項を開示
する。
する。
【００３４】（１）第１ノードに電気的に結合されたコ
レクタと、第２ノードに電気的に結合されたベースと、
第３ノードに電気的に結合されたエミッタとを有する第
１バイポーラトランジスタと；コレクタと、前記第２ノ
ードに電気的に結合されたベースと、前記第１ノードに
電気的に結合されたエミッタとを有する第２バイポーラ
トランジスタとを具備し、この第２バイポーラトランジ
スタは、前記第１ノードが前記第３ノードに関するスレ
ッシュホールド電圧に到達したことに応答して、前記第
１バイポーラトランジスタのベースに対してベース電流
を供給し、この結果、このベース電流に応答して、前記
第１バイポーラトランジスタによって、前記第１および
第３ノード間に電流を流すようにしたことを特徴とする
静電放電保護用回路。
レクタと、第２ノードに電気的に結合されたベースと、
第３ノードに電気的に結合されたエミッタとを有する第
１バイポーラトランジスタと；コレクタと、前記第２ノ
ードに電気的に結合されたベースと、前記第１ノードに
電気的に結合されたエミッタとを有する第２バイポーラ
トランジスタとを具備し、この第２バイポーラトランジ
スタは、前記第１ノードが前記第３ノードに関するスレ
ッシュホールド電圧に到達したことに応答して、前記第
１バイポーラトランジスタのベースに対してベース電流
を供給し、この結果、このベース電流に応答して、前記
第１バイポーラトランジスタによって、前記第１および
第３ノード間に電流を流すようにしたことを特徴とする
静電放電保護用回路。
【００３５】（２）前記第２バイポーラトランジスタ
は、ブレークダウン（降伏）に対して逆バイアスされた
エミッタ・ベース接合として作動すると共に、前記第１
ノードが前記スレッシュホールド電圧に到達したことに
応答して前記ベース電流を供給するようにしたことを特
徴とする第１項記載の保護回路。
は、ブレークダウン（降伏）に対して逆バイアスされた
エミッタ・ベース接合として作動すると共に、前記第１
ノードが前記スレッシュホールド電圧に到達したことに
応答して前記ベース電流を供給するようにしたことを特
徴とする第１項記載の保護回路。
【００３６】（３）前記スレッシュホールド電圧が、前
記第１バイポーラトランジスタのブレークダウン電圧よ
り低いことを特徴とする第１項記載の保護回路。
記第１バイポーラトランジスタのブレークダウン電圧よ
り低いことを特徴とする第１項記載の保護回路。
【００３７】（４）更に、ゲートと、前記第１ノードに
電気的に結合した第１ソース／ドレイン領域と、前記第
３ノードに電気的に結合した第２ソース／ドレイン領域
とを有するｎ−チャネル電界効果トランジスタを備え、
前記スレッシュホールド電圧が、前記第１ソース／ドレ
イン領域と前記第２ソース／ドレイン領域との間での前
記ｎ−チャネル電界効果トランジスタのブレークダウン
電圧より低いことを特徴とする第３項記載の保護回路。
電気的に結合した第１ソース／ドレイン領域と、前記第
３ノードに電気的に結合した第２ソース／ドレイン領域
とを有するｎ−チャネル電界効果トランジスタを備え、
前記スレッシュホールド電圧が、前記第１ソース／ドレ
イン領域と前記第２ソース／ドレイン領域との間での前
記ｎ−チャネル電界効果トランジスタのブレークダウン
電圧より低いことを特徴とする第３項記載の保護回路。
【００３８】（５）前記第１バイポーラトランジスタの
ブレークダウン電圧が前記ｎ−チャネル電界効果トラン
ジスタのブレークダウン電圧より高いことを特徴とする
第４項記載の保護回路。
ブレークダウン電圧が前記ｎ−チャネル電界効果トラン
ジスタのブレークダウン電圧より高いことを特徴とする
第４項記載の保護回路。
【００３９】（６）前記第１ノードを出力パッドに電気
的に結合したことを特徴とする第１項記載の保護回路。
的に結合したことを特徴とする第１項記載の保護回路。
【００４０】（７）前記第２ノードを、静電放電に対し
て保護すべき回路に電気的に結合させたことを特徴とす
る第１項記載の保護回路。
て保護すべき回路に電気的に結合させたことを特徴とす
る第１項記載の保護回路。
【００４１】（８）前記スレッシュホールド電圧を、前
記保護すべき回路の通常動作電圧より高くしたことを特
徴とする第７項記載の保護回路。
記保護すべき回路の通常動作電圧より高くしたことを特
徴とする第７項記載の保護回路。
【００４２】（９）前記第３ノードに電圧基準ノードを
設けたことを特徴とする第１項記載の保護回路。
設けたことを特徴とする第１項記載の保護回路。
【００４３】（１０）前記第２バイポーラトランジスタ
のコレクタをフローティング（浮遊）状態としたことを
特徴とする第１項記載の保護回路。
のコレクタをフローティング（浮遊）状態としたことを
特徴とする第１項記載の保護回路。
【００４４】（１１）前記第２バイポーラトランジスタ
のコレクタを前記第１ノードに電気的に結合したことを
特徴とする第１項記載の保護回路。
のコレクタを前記第１ノードに電気的に結合したことを
特徴とする第１項記載の保護回路。
【００４５】（１２）前記第１バイポーラトランジスタ
に第１ｎｐｎバイポーラトランジスタを設け、更に、前
記第２バイポーラトランジスタに第２ｎｐｎバイポーラ
トランジスタを設けたことを特徴とする第１項記載の保
護回路。
に第１ｎｐｎバイポーラトランジスタを設け、更に、前
記第２バイポーラトランジスタに第２ｎｐｎバイポーラ
トランジスタを設けたことを特徴とする第１項記載の保
護回路。
【００４６】（１３）更に、前記第１ノードに電気的に
結合されたエミッタと、前記第１ノードに電気的に結合
されたベースと、前記第２ノードに電気的に結合された
コレクタとを有するｐｎｐバイポーラトランジスタを設
けたことを特徴とする第１２項記載の保護回路。
結合されたエミッタと、前記第１ノードに電気的に結合
されたベースと、前記第２ノードに電気的に結合された
コレクタとを有するｐｎｐバイポーラトランジスタを設
けたことを特徴とする第１２項記載の保護回路。
【００４７】（１４）前記第１バイポーラトランジスタ
と、前記ｐｎｐバイポーラトランジスタとが一緒になっ
てシリコン制御型整流器を構成し、これによって前記第
１ノードの電圧が、前記第１バイポーラトランジスタが
前記第１および第２ノードの間で電流を流し始めること
に応答して、初期に低下するようにしたことを特徴とす
る第１３項記載の保護回路。
と、前記ｐｎｐバイポーラトランジスタとが一緒になっ
てシリコン制御型整流器を構成し、これによって前記第
１ノードの電圧が、前記第１バイポーラトランジスタが
前記第１および第２ノードの間で電流を流し始めること
に応答して、初期に低下するようにしたことを特徴とす
る第１３項記載の保護回路。
【００４８】（１５）第１導電型を有する第１半導体層
と；この第１導電型とは反対の第２導電型を有し、この
第１半導体層の上に配置された、過度にドープされた半
導体層と；この第２導電型を有すると共に面を有し、こ
の過度にドープされた半導体層上に配置された第２半導
体層と；前記第２導電型を有し、前記面内に横方向に形
成されて、前記過度にドープされた半導体層に接触し、
且つ、第１ノードに電気的に結合された第１および第２
の過度にドープされた領域と；前記第１導電型を有し、
更に、前記面内に横方向に形成することによって前記第
１および第２の過度にドープした領域間に間挿される軽
度にドープされた領域と；前記第２導電型を有し、前記
軽度にドープされた領域内に横方向に形成されると共に
前記第１ノードに電気的に結合された第３および第４の
過度にドープされた領域と；前記第２導電型を有し、前
記軽度にドープされた領域内に横方向に形成されて、前
記第３および第４の過度にドープされた領域間に間挿さ
れた第５および第６の過度にドープされた領域と；更
に、前記第１導電型を有し、前記軽度にドープされた領
域内に横方向に形成されて、前記第５および第６の過度
にドープされた領域間に介挿され、且つ、第２ノードに
電気的に結合された第７の過度にドープされた領域とを
備え、前記第５および第６の過度にドープされた領域を
第３ノードに電気的に結合したことを特徴とする静電放
電保護用構造。
と；この第１導電型とは反対の第２導電型を有し、この
第１半導体層の上に配置された、過度にドープされた半
導体層と；この第２導電型を有すると共に面を有し、こ
の過度にドープされた半導体層上に配置された第２半導
体層と；前記第２導電型を有し、前記面内に横方向に形
成されて、前記過度にドープされた半導体層に接触し、
且つ、第１ノードに電気的に結合された第１および第２
の過度にドープされた領域と；前記第１導電型を有し、
更に、前記面内に横方向に形成することによって前記第
１および第２の過度にドープした領域間に間挿される軽
度にドープされた領域と；前記第２導電型を有し、前記
軽度にドープされた領域内に横方向に形成されると共に
前記第１ノードに電気的に結合された第３および第４の
過度にドープされた領域と；前記第２導電型を有し、前
記軽度にドープされた領域内に横方向に形成されて、前
記第３および第４の過度にドープされた領域間に間挿さ
れた第５および第６の過度にドープされた領域と；更
に、前記第１導電型を有し、前記軽度にドープされた領
域内に横方向に形成されて、前記第５および第６の過度
にドープされた領域間に介挿され、且つ、第２ノードに
電気的に結合された第７の過度にドープされた領域とを
備え、前記第５および第６の過度にドープされた領域を
第３ノードに電気的に結合したことを特徴とする静電放
電保護用構造。
【００４９】（１６）第１のバイポーラトランジスタの
エミッタを前記第５および第６の過度にドープした領域
によって形成し、この第１のバイポーラトランジスタの
ベースを前記軽度にドープした領域と前記第７の過度に
ドープした領域とによって形成し、およびこの第１のバ
イポーラトランジスタのコレクタを前記過度にドープし
た半導体層と、前記第２半導体層と、前記第１および第
２の過度にドープした領域とによって形成したことを特
徴とする第１５項記載の保護構造。
エミッタを前記第５および第６の過度にドープした領域
によって形成し、この第１のバイポーラトランジスタの
ベースを前記軽度にドープした領域と前記第７の過度に
ドープした領域とによって形成し、およびこの第１のバ
イポーラトランジスタのコレクタを前記過度にドープし
た半導体層と、前記第２半導体層と、前記第１および第
２の過度にドープした領域とによって形成したことを特
徴とする第１５項記載の保護構造。
【００５０】（１７）第２のバイポーラトランジスタの
エミッタを前記第３および第４の過度にドープした領域
によって形成し、この第２のバイポーラトランジスタの
ベースを前記軽度にドープした領域と前記第７の過度に
ドープした領域とによって形成し、および、この第２の
バイポーラトランジスタのコレクタを前記過度にドープ
した半導体層と、前記第２半導体層と、前記第１および
第２の過度にドープした領域とによって形成したことを
特徴とする第１６項記載の保護構造。
エミッタを前記第３および第４の過度にドープした領域
によって形成し、この第２のバイポーラトランジスタの
ベースを前記軽度にドープした領域と前記第７の過度に
ドープした領域とによって形成し、および、この第２の
バイポーラトランジスタのコレクタを前記過度にドープ
した半導体層と、前記第２半導体層と、前記第１および
第２の過度にドープした領域とによって形成したことを
特徴とする第１６項記載の保護構造。
【００５１】（１８）前記第２のバイポーラトランジス
タによって、前記第１ノードが前記第３ノードに関する
スレッシュホールド電圧に到達したことに応答して、前
記第１のバイポーラトランジスタのベースにベース電流
を供給するようにし、この結果前記第１のバイポーラト
ランジスタは、このベース電流に応答して、前記第１お
よび第３ノードの間で電流を流すようにしたことを特徴
とする第１７項記載の保護構造。
タによって、前記第１ノードが前記第３ノードに関する
スレッシュホールド電圧に到達したことに応答して、前
記第１のバイポーラトランジスタのベースにベース電流
を供給するようにし、この結果前記第１のバイポーラト
ランジスタは、このベース電流に応答して、前記第１お
よび第３ノードの間で電流を流すようにしたことを特徴
とする第１７項記載の保護構造。
【００５２】（１９）前記第２バイポーラトランジスタ
は、ブレークダウン（降伏）に対して逆バイアスされた
エミッタ・ベース接合として作動すると共に、前記第１
ノードが前記スレッシュホールド電圧に到達したことに
応答して前記ベース電流を供給するようにしたことを特
徴とする第１８項記載の保護構造。
は、ブレークダウン（降伏）に対して逆バイアスされた
エミッタ・ベース接合として作動すると共に、前記第１
ノードが前記スレッシュホールド電圧に到達したことに
応答して前記ベース電流を供給するようにしたことを特
徴とする第１８項記載の保護構造。
【００５３】（２０）前記スレッシュホールド電圧が、
前記第１バイポーラトランジスタのブレークダウン電圧
より低いことを特徴とする第１８項記載の保護構造。
前記第１バイポーラトランジスタのブレークダウン電圧
より低いことを特徴とする第１８項記載の保護構造。
【００５４】（２１）前記第１ノードを出力パッドに電
気的に結合したことを特徴とする第１５項記載の保護構
造。
気的に結合したことを特徴とする第１５項記載の保護構
造。
【００５５】（２２）前記第２ノードを、静電放電に対
して保護すべき回路に電気的に結合させたことを特徴と
する第１５項記載の保護構造。
して保護すべき回路に電気的に結合させたことを特徴と
する第１５項記載の保護構造。
【００５６】（２３）前記第３ノードに電圧基準ノード
を設けたことを特徴とする第１５項記載の保護構造。
を設けたことを特徴とする第１５項記載の保護構造。
【００５７】（２４）更に、少なくとも１つの追加の第
１の軽度ドープした領域を設け、この第１の領域は、前
記第１の過度ドープした領域と前記第５の過度ドープし
た領域との間に介挿すべき前記面内に横方向に形成され
ると共に、前記第１導電性タイプを有し；および少なく
とも１つの追加の第２の軽度ドープした領域を設け、こ
の第２の領域は、前記第２の過度にドープした領域と前
記第６の過度にドープした領域との間に介挿すべき前記
面内に横方向に形成されると共に、前記第１導電性タイ
プを有し、これら第１および第２の追加の軽度ドープし
た領域の各々は、前記第１の導電性タイプを有すると共
に、前記第１ノードに電気的に結合され、この中に形成
された、対応の過度にドープした領域を有することを特
徴とする第１５項記載の保護構造。
１の軽度ドープした領域を設け、この第１の領域は、前
記第１の過度ドープした領域と前記第５の過度ドープし
た領域との間に介挿すべき前記面内に横方向に形成され
ると共に、前記第１導電性タイプを有し；および少なく
とも１つの追加の第２の軽度ドープした領域を設け、こ
の第２の領域は、前記第２の過度にドープした領域と前
記第６の過度にドープした領域との間に介挿すべき前記
面内に横方向に形成されると共に、前記第１導電性タイ
プを有し、これら第１および第２の追加の軽度ドープし
た領域の各々は、前記第１の導電性タイプを有すると共
に、前記第１ノードに電気的に結合され、この中に形成
された、対応の過度にドープした領域を有することを特
徴とする第１５項記載の保護構造。
【００５８】（２５）前記第１導電性タイプがＰであ
り、且つ、前記第２導電性タイプがＮであり；第１のｎ
ｐｎバイポーラトランジスタのエミッタを前記第５およ
び第６の過度にドープした領域によって形成し、この第
１のｎｐｎバイポーラトランジスタのベースを前記軽度
にドープした領域と、前記第７の過度にドープした領域
とによって形成し、およびこの第１のｎｐｎバイポーラ
トランジスタのコレクタを、前記過度にドープした半導
体層と、前記第２半導体層と、前記第１および第２の過
度にドープした領域とによって形成し；更に、第２のｎ
ｐｎバイポーラトランジスタのエミッタを前記第３およ
び第４の過度にドープした領域によって形成し、この第
２のｎｐｎバイポーラトランジスタのベースを前記軽度
にドープした領域と、前記第７の過度にドープした領域
とによって形成し、および、この第２のｎｐｎバイポー
ラトランジスタのコレクタを前記過度にドープした半導
体層と、前記第２半導体層と、前記第１および第２の過
度にドープした領域とによって形成したことを特徴とす
る第２４項記載の保護構造。
り、且つ、前記第２導電性タイプがＮであり；第１のｎ
ｐｎバイポーラトランジスタのエミッタを前記第５およ
び第６の過度にドープした領域によって形成し、この第
１のｎｐｎバイポーラトランジスタのベースを前記軽度
にドープした領域と、前記第７の過度にドープした領域
とによって形成し、およびこの第１のｎｐｎバイポーラ
トランジスタのコレクタを、前記過度にドープした半導
体層と、前記第２半導体層と、前記第１および第２の過
度にドープした領域とによって形成し；更に、第２のｎ
ｐｎバイポーラトランジスタのエミッタを前記第３およ
び第４の過度にドープした領域によって形成し、この第
２のｎｐｎバイポーラトランジスタのベースを前記軽度
にドープした領域と、前記第７の過度にドープした領域
とによって形成し、および、この第２のｎｐｎバイポー
ラトランジスタのコレクタを前記過度にドープした半導
体層と、前記第２半導体層と、前記第１および第２の過
度にドープした領域とによって形成したことを特徴とす
る第２４項記載の保護構造。
【００５９】（２６）ｐｎｐバイポーラトランジスタの
コレクタを前記軽度にドープした領域および前記第７の
過度にドープした領域を形成し、このｐｎｐバイポーラ
トランジスタのエミッタを、前記第１および第２の追加
の軽度にドープした領域の各々と、これに対応した前記
過度にドープし、この中に形成した領域によって形成
し、更に、このｐｎｐバイポーラトランジスタのベース
を、前記過度にドープした半導体層と、前記第２半導体
層と、前記第１および第２の過度にドープした領域とに
よって形成したことを特徴とする第２５項記載の保護構
造。
コレクタを前記軽度にドープした領域および前記第７の
過度にドープした領域を形成し、このｐｎｐバイポーラ
トランジスタのエミッタを、前記第１および第２の追加
の軽度にドープした領域の各々と、これに対応した前記
過度にドープし、この中に形成した領域によって形成
し、更に、このｐｎｐバイポーラトランジスタのベース
を、前記過度にドープした半導体層と、前記第２半導体
層と、前記第１および第２の過度にドープした領域とに
よって形成したことを特徴とする第２５項記載の保護構
造。
【００６０】（２７）前記第２のｎｐｎバイポーラトラ
ンジスタによって、前記第１ノードが前記第３ノードに
関するスレッシュホールド電圧に到達したことに応答し
て、前記第１のｎｐｎバイポーラトランジスタのベース
にベース電流を供給するようにし、この結果、前記第１
のｎｐｎバイポーラトランジスタは、このベース電流に
応答して、前記第１および第３ノードの間で電流を流す
ようにしたことを特徴とする第２６項記載の保護構造。
ンジスタによって、前記第１ノードが前記第３ノードに
関するスレッシュホールド電圧に到達したことに応答し
て、前記第１のｎｐｎバイポーラトランジスタのベース
にベース電流を供給するようにし、この結果、前記第１
のｎｐｎバイポーラトランジスタは、このベース電流に
応答して、前記第１および第３ノードの間で電流を流す
ようにしたことを特徴とする第２６項記載の保護構造。
【００６１】（２８）前記第１バイポーラトランジスタ
と、前記ｐｎｐバイポーラトランジスタとが一緒になっ
てシリコン制御型整流器を構成し、これによって前記第
１ノードの電圧が、前記第１バイポーラトランジスタが
前記第１および第２ノードの間で電流を流し始めること
に応答して、初期に低下するようにしたことを特徴とす
る第２７項記載の保護構造。
と、前記ｐｎｐバイポーラトランジスタとが一緒になっ
てシリコン制御型整流器を構成し、これによって前記第
１ノードの電圧が、前記第１バイポーラトランジスタが
前記第１および第２ノードの間で電流を流し始めること
に応答して、初期に低下するようにしたことを特徴とす
る第２７項記載の保護構造。
【００６２】（２９）前記シリコン制御型整流器の保持
電流を、前記第１の過度ドープした領域と前記第１の追
加の軽度にドープした領域の各々との間のスペース、お
よび前記第２の過度ドープした領域と前記第２の追加の
軽度にドープした領域の各々との間のスペースに応答し
て調整可能としたことを特徴とする請求項２８記載の保
護構造。
電流を、前記第１の過度ドープした領域と前記第１の追
加の軽度にドープした領域の各々との間のスペース、お
よび前記第２の過度ドープした領域と前記第２の追加の
軽度にドープした領域の各々との間のスペースに応答し
て調整可能としたことを特徴とする請求項２８記載の保
護構造。
【００６３】（３０）前記第２半導体層に、エピタキシ
ャル半導体層を設けたことを特徴とする第１５項記載の
保護構造。
ャル半導体層を設けたことを特徴とする第１５項記載の
保護構造。
【００６４】（３１）前記第１半導体層は面を有し、こ
の面において、前記過度にドープした半導体層を前記第
１半導体層中に形成したことを特徴とする第１５項記載
の保護構造。
の面において、前記過度にドープした半導体層を前記第
１半導体層中に形成したことを特徴とする第１５項記載
の保護構造。
【００６５】（３２）回路１０および構造３０が静電放
電に対する保護のために設けられている。第１バイポー
ラトランジスタＱ１は、第１ノード１２に電気的に結合
されたコレクタと、第２ノードに電気的に結合されたベ
ースと、第３ノード１４に電気的に結合されたエミッタ
とを有する。第２バイポーラトランジスタＱ２は、コレ
クタと、第２ノードに電気的に結合されたベースと、第
１ノードに電気的に結合されたエミッタとを有する。こ
の第２バイポーラトランジスタＱ２は、第１ノード１２
が第３ノード１４に関するスレッシュホールド電圧に到
達した時に応答して、第１バイポーラトランジスタＱ１
のベースにベース電流を供給する。この結果、この第１
バイポーラトランジスタＱ１によって、このベース電流
に応答して、第１ノード１２および第２ノード１４間に
電流を流すようにする。
電に対する保護のために設けられている。第１バイポー
ラトランジスタＱ１は、第１ノード１２に電気的に結合
されたコレクタと、第２ノードに電気的に結合されたベ
ースと、第３ノード１４に電気的に結合されたエミッタ
とを有する。第２バイポーラトランジスタＱ２は、コレ
クタと、第２ノードに電気的に結合されたベースと、第
１ノードに電気的に結合されたエミッタとを有する。こ
の第２バイポーラトランジスタＱ２は、第１ノード１２
が第３ノード１４に関するスレッシュホールド電圧に到
達した時に応答して、第１バイポーラトランジスタＱ１
のベースにベース電流を供給する。この結果、この第１
バイポーラトランジスタＱ１によって、このベース電流
に応答して、第１ノード１２および第２ノード１４間に
電流を流すようにする。
【図１】本発明の第１実施例による、静電放電保護用回
路の電気回路図。
路の電気回路図。
【図２】本発明による、静電放電保護用回路の電流対電
圧特性のグラフ。
圧特性のグラフ。
【図３】本発明の第２実施例による、静電放電保護用回
路の電気回路図。
路の電気回路図。
【図４】図１の保護回路による、静電放電保護用の構造
の断面図。
の断面図。
【図５】図３の保護回路による、静電放電保護用の構造
の平面図。
の平面図。
【図６】図５の線６−６に沿った、図５の構造の斜視
図。
図。
１０ 保護回路 １２ 出力パッド １４ 電圧基準ノード ２０ シリコン制御型整流器 ３０ 保護構造 ３４ Ｎ+ 埋設層 ３６ Ｎ- 型エピタキシャル半導体層 ３８，４０ 酸化フィールド領域 ４６ Ｐ- ウエル ４２，４４，５０，５２，５４，５６ Ｎ+ 領域 ６２，６４，６６，６８ Ｐ- 領域 ７０，７２，７４，７６ Ｎ- 型領域 Ｎ１ ＦＥＴ Ｑ１，Ｑ２，Ｑ３ バイポーラトランジスタ
Claims (2)
- 【請求項１】 第１ノードに電気的に結合されたコレク
タと、第２ノードに電気的に結合されたベースと、第３
ノードに電気的に結合されたエミッタとを有する第１バ
イポーラトランジスタと；コレクタと、前記第２ノード
に電気的に結合されたベースと、前記第１ノードに電気
的に結合されたエミッタとを有する第２バイポーラトラ
ンジスタとを具備し、 この第２バイポーラトランジスタは、前記第１ノードが
前記第３ノードに関するスレッシュホールド電圧に到達
したことに応答して、前記第１バイポーラトランジスタ
のベースに対してベース電流を供給し、この結果、この
ベース電流に応答して、前記第１バイポーラトランジス
タによって、前記第１および第３ノード間に電流を流す
ようにしたことを特徴とする静電放電保護用回路。 - 【請求項２】 第１導電型を有する第１半導体層と；こ
の第１導電型とは反対の第２導電型を有し、この第１半
導体層の上に配置された、過度にドープされた半導体層
と；この第２導電型を有すると共に面を有し、この過度
にドープされた半導体層上に配置された第２半導体層
と；前記第２導電型を有し、前記面内に横方向に形成さ
れて、前記過度にドープされた半導体層に接触し、且
つ、第１ノードに電気的に結合された第１および第２の
過度にドープされた領域と；前記第１導電型を有し、更
に、前記面内に横方向に形成することによって前記第１
および第２の過度にドープした領域間に間挿される軽度
にドープされた領域と；前記第２導電型を有し、前記軽
度にドープされた領域内に横方向に形成されると共に前
記第１ノードに電気的に結合された第３および第４の過
度にドープされた領域と；前記第２導電型を有し、前記
軽度にドープされた領域内に横方向に形成されて、前記
第３および第４の過度にドープされた領域間に間挿され
た第５および第６の過度にドープされた領域と；更に、 前記第１導電型を有し、前記軽度にドープされた領域内
に横方向に形成されて、前記第５および第６の過度にド
ープされた領域間に介挿され、且つ、第２ノードに電気
的に結合された第７の過度にドープされた領域とを備
え、前記第５および第６の過度にドープされた領域を第
３ノードに電気的に結合したことを特徴とする静電放電
保護用構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/954,134 US5268588A (en) | 1992-09-30 | 1992-09-30 | Semiconductor structure for electrostatic discharge protection |
| US954134 | 1992-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232346A true JPH06232346A (ja) | 1994-08-19 |
Family
ID=25494976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243288A Pending JPH06232346A (ja) | 1992-09-30 | 1993-09-29 | 静電放電保護用回路および構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5268588A (ja) |
| JP (1) | JPH06232346A (ja) |
| KR (1) | KR100282760B1 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208493B1 (en) * | 1993-09-13 | 2001-03-27 | Texas Instruments Incorporated | Method and system for protecting integrated circuits against a variety of transients |
| JPH07169922A (ja) * | 1993-09-29 | 1995-07-04 | At & T Global Inf Solutions Internatl Inc | シリコン制御整流器 |
| JP2655052B2 (ja) * | 1993-10-07 | 1997-09-17 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5607867A (en) * | 1994-07-15 | 1997-03-04 | Texas Instruments Incorporated | Method of forming a controlled low collector breakdown voltage transistor for ESD protection circuits |
| US5528064A (en) * | 1994-08-17 | 1996-06-18 | Texas Instruments Inc. | Structure for protecting integrated circuits from electro-static discharge |
| US5500546A (en) * | 1994-09-16 | 1996-03-19 | Texas Instruments Incorporated | ESD protection circuits using Zener diodes |
| JP2822915B2 (ja) * | 1995-04-03 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| JPH0955471A (ja) * | 1995-08-10 | 1997-02-25 | Denso Corp | サージ保護回路 |
| KR100211539B1 (ko) * | 1995-12-29 | 1999-08-02 | 김영환 | 반도체소자의 정전기방전 보호장치 및 그 제조방법 |
| US5751525A (en) * | 1996-01-05 | 1998-05-12 | Analog Devices, Inc. | EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| JP3038644B2 (ja) * | 1996-07-17 | 2000-05-08 | 日本特殊陶業株式会社 | 中継基板、その製造方法、中継基板付き基板、基板と中継基板と取付基板とからなる構造体、その製造方法およびその構造体の分解方法 |
| EP0822596A3 (en) * | 1996-08-02 | 2000-01-05 | Texas Instruments Inc. | Improvements in or relating to integrated circuits |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
| US5838146A (en) * | 1996-11-12 | 1998-11-17 | Analog Devices, Inc. | Method and apparatus for providing ESD/EOS protection for IC power supply pins |
| US5821572A (en) * | 1996-12-17 | 1998-10-13 | Symbios, Inc. | Simple BICMOS process for creation of low trigger voltage SCR and zener diode pad protection |
| US6061218A (en) * | 1997-10-03 | 2000-05-09 | Motorola, Inc. | Overvoltage protection device and method for increasing shunt current |
| DE19746410C2 (de) * | 1997-10-21 | 1999-11-25 | Bosch Gmbh Robert | ESD-Schutzvorrichtung für integrierte Schaltungen |
| EP0932203B1 (en) * | 1997-12-31 | 2009-02-18 | STMicroelectronics S.r.l. | Method and circuit for improving the performances of an ESD protection on semiconductor circuit structures |
| DE69736714D1 (de) * | 1997-12-31 | 2006-11-02 | St Microelectronics Srl | ESD-Schutznetzwerk auf Halbleiterschaltungsstrukturen |
| JP2000022508A (ja) * | 1998-07-06 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| US6236087B1 (en) * | 1998-11-02 | 2001-05-22 | Analog Devices, Inc. | SCR cell for electrical overstress protection of electronic circuits |
| EP1127377B1 (de) * | 1999-01-15 | 2005-04-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Esd-schutztransistor |
| DE19917155C1 (de) * | 1999-04-16 | 2000-06-21 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
| US6509585B2 (en) * | 2000-03-20 | 2003-01-21 | Winbond Electronics Corp. | Electrostatic discharge protective device incorporating silicon controlled rectifier devices |
| DE10028008A1 (de) * | 2000-06-06 | 2001-12-13 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
| US6472286B1 (en) * | 2000-08-09 | 2002-10-29 | Taiwan Semiconductor Manufacturing Company | Bipolar ESD protection structure |
| EP1255301B1 (en) * | 2001-04-27 | 2013-03-27 | Imec | Layout configurable electrostatic discharge device for integrated circuits |
| US6770918B2 (en) | 2001-09-11 | 2004-08-03 | Sarnoff Corporation | Electrostatic discharge protection silicon controlled rectifier (ESD-SCR) for silicon germanium technologies |
| US6724050B2 (en) * | 2002-01-18 | 2004-04-20 | Texas Instruments Incorporated | ESD improvement by a vertical bipolar transistor with low breakdown voltage and high beta |
| US6734504B1 (en) | 2002-04-05 | 2004-05-11 | Cypress Semiconductor Corp. | Method of providing HBM protection with a decoupled HBM structure |
| US6833014B2 (en) * | 2002-07-26 | 2004-12-21 | 3M Innovative Properties Company | Abrasive product, method of making and using the same, and apparatus for making the same |
| US8120887B2 (en) * | 2007-02-28 | 2012-02-21 | Alpha & Omega Semiconductor, Ltd. | MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage |
| US9041054B2 (en) | 2010-02-22 | 2015-05-26 | Sofics Bvba | High holding voltage electrostatic discharge protection device |
| US8653557B2 (en) * | 2010-02-22 | 2014-02-18 | Sofics Bvba | High holding voltage electrostatic discharge (ESD) device |
| US8634172B2 (en) * | 2010-05-18 | 2014-01-21 | International Business Machines Corporation | Silicon controlled rectifier based electrostatic discharge protection circuit with integrated JFETs, method of operation and design structure |
| US8513774B2 (en) * | 2010-10-06 | 2013-08-20 | Macronix International Co., Ltd. | Low-voltage structure for high-voltage electrostatic discharge protection |
| US9025296B2 (en) * | 2011-01-06 | 2015-05-05 | Littelfuse, Inc. | Transient voltage suppressor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982262A (en) * | 1985-01-15 | 1991-01-01 | At&T Bell Laboratories | Inverted groove isolation technique for merging dielectrically isolated semiconductor devices |
| US5077591A (en) * | 1986-09-30 | 1991-12-31 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor input devices |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JPH061802B2 (ja) * | 1989-03-14 | 1994-01-05 | 株式会社東芝 | 半導体装置 |
| JP2644342B2 (ja) * | 1989-09-01 | 1997-08-25 | 東芝マイクロエレクトロニクス株式会社 | 入力保護回路を備えた半導体装置 |
| US5196981A (en) * | 1990-12-28 | 1993-03-23 | National Semiconductor Corporation | ESD protection scheme |
| US5335132A (en) * | 1991-06-17 | 1994-08-02 | Harris Corporation | Overvoltage sensor with hysteresis |
| US5400202A (en) * | 1992-06-15 | 1995-03-21 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
-
1992
- 1992-09-30 US US07/954,134 patent/US5268588A/en not_active Expired - Lifetime
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