JPH04211131A - 半導体装置の過大電圧保護方法 - Google Patents

半導体装置の過大電圧保護方法

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JPH04211131A
JPH04211131A JP2418205A JP41820590A JPH04211131A JP H04211131 A JPH04211131 A JP H04211131A JP 2418205 A JP2418205 A JP 2418205A JP 41820590 A JP41820590 A JP 41820590A JP H04211131 A JPH04211131 A JP H04211131A
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junction
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David N Okada
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［０００１］
【産業上の利用分野】本発明は一般に半導体装置に関し
、さらに詳細には内部的に電流を制限して対過大電流保
護をもたらす半導体装置の製造方法に関する。 ［０００２］
【従来の技術および解決すべき課題】その使用環境およ
びその他の様々な要因によって、半導体装置は過大電流
や大きな電流変動を受けることがよくある。これは特に
集積回路に用いられるものを含めたパワーディスクリー
トデバイスにおいて真実である。例えばある種の予期で
きない電圧、電流状態における破壊を避けるために、バ
イポーラパワーデバイスを最大パワー状態で動作させる
ことは非常に難しい。 ［０００３］数多くの方法や構造が半導体装置をそれら
の使用環境における電圧、電流状態に起因する破壊から
保護するために開発されてきた。しかしながら典型的な
保護構造は対象の装置の外部に設けられるものであった
。装置保護の方法の従来技術の一つにおいては、内蔵も
しくは外付けでツェナーダイオードを追加し、エミッタ
・ベースまたはコレクタ・エミッタ接合電圧をクランプ
する。この方法における明らかな問題は、保護対象のト
ランジスタをオフの状態にしようとする電圧に対応して
複数のツェナーダイオードを内蔵しなければならないこ
とである。高電圧のトランジスタにおいては、過剰な数
のツェナーダイオードを用いなければならない。この方
法は電力を消費し、製造コストを増大させ、必要なチッ
プの領域を増加させる。 ［０００４］その他の保護方法ではエミッタ安定化抵抗
を採用して、装置における電流分布の均一性を改善し、
電力発散の最大許容値を増加させている。この方法はあ
る程度の成功を収めているが、いぜんとして全体のチッ
プ領域を増加させる外部装置の追加を必要とする。 ［０００５］上記の観点から半導体装置において、追加
の装置を必要とせず、電力消費がなく、追加のチップ領
域を必要とせず、ピンチオフ電圧が調整可能であるよう
な、内部的な電流制限の方法および過大電圧にたいする
保護手段が望まれている。 ［０００６］従って本発明の目的は、半導体装置におい
て追加の装置を必要としない内部的な電流制限の方法お
よび過大電圧保護手段を供給することにある。本発明の
他の目的は、半導体装置において与えられた装置に対し
てピンチオフ電圧を調整可能である内部的な電流制限の
方法および過大電圧保護手段を供給することにある。さ
らに本発明の他の目的は、半導体装置において追加のチ
ップ領域を必要としない内部的な電流制限の方法および
過大電圧保護手段を供給することにある。さらに本発明
の他の目的は、高電圧の半導体装置においても採用可能
な内部的な電流制限の方法および過大電圧保護手段を供
給することにある。さらに本発明の他の目的は、装置か
ら電力を奪うことのない内部的な電流制限の方法および
過大電圧保護手段を供給することにある。 ［０００７］
【課題を解決するための手段】本発明における上記のお
よび他の目的および効果は本発明の一実施例によって実
現される。前記実施例においては、その一部として、第
１伝導型であり所定の不純物濃度を持つ半導体材料から
成る基板を用いる。所定の不純物濃度および第２伝導型
をもつ第１および第２フイールド領域は半導体材料に形
成され、よって第１および第２接合がそこに存在し、こ
れらの接合は所定の距離に離れている。第１伝導型およ
び所定の不純物濃度を持つベース領域は半導体材料にお
いて前記第１および第２フイールド領域の間に形成され
、続いてベース領域中に第２伝導型を持つエミッタ領域
が形成される。前記所定の不純物濃度および前記距離に
おいて、所定の電圧が装置に印加されたとき、第１接合
からの空乏領域は第２接合からの空乏領域と交わり、電
流をピンチオフする。 ［０００８］
【実施例】図１から図４は本発明を実施した半導体装置
の一部の拡大された断面図である。図１は横型のバイポ
ーラデバイス１０の一部を示したものである。デバイス
１０はＰＮＰ型デバイスであるが、本発明はＮＰＮ型デ
バイスにおいても採用可能であることは理解されつるだ
ろう。さらにデバイス１０は特定の半導体材料を含んで
いるにもかかわらず、当業者にとってはその他数多くの
周知の半導体材料が使用可能であることが理解されうる
だろう。デバイス１０に与えられる様々な距離や不純物
濃度によって１００Ｖのピンチオフ電圧を持つデバイス
に対応する。この後すぐに説明されるように与えられた
デバイスに対するピンチオフ電圧は不純物濃度や距離を
変化させて調整することで、変化させることが可能であ
る。 ［０００９］デバイス１０はＰ伝導型を有する単結晶シ
リコン基板１２を含んでいる。Ｎ伝導型を有するエピタ
キシャルシリコン層１４はその上に形成される。エピタ
キシャルシリコン層１４はおおよそ１．５ｘｌＯ”　ｃ
ｍ−３の不純物濃度を有している。Ｎ＋の伝導型を有す
るバリア層１６は基板１２とエピタキシャル層１４との
界面に形成される。バリア層１６はエピタキシャルシリ
コン層１４の表面まで延びたＮ十領域１８に接触し、ベ
ース接点が前記Ｎ十領域１８を通して外部ベース接点２
０に作られる。第１フイールド領域２２および第２フイ
ールド領域２４はエピタキシャル層１４内に形成される
。フィールド領域２２および２４は両方ともＰ伝導型を
持ち、おおよそ５ｘｌＯ”　ｃｍ　　”の不純物濃度を
有し、互いにおおよそ９ミクロン離れている。第１フイ
ールド領域２２および第２フイールド領域２４の不純物
濃度は、本実施例ではそうではないが、異なったものに
することができることは理解されつるだろう。 ［００１０１第１Ｐ＋コレクタ接点領域２６および第２
Ｐ＋コレクタ接点領域２８がそれぞれ第１フイールド領
域２２および第２フイールド領域２４中に形成される。 外部コレクタ接点は第１コレクタ接点領域２６および第
２コレクタ接点領域２８を通じて、第１外部コレクタ接
点３０および第２コレクタ接点３２によってそれぞれ形
成される。ベース領域３４が第１フイールド領域２２と
第２フイールド領域２４との間に形成される。図示され
るように、ベース領域３４はフィールド領域２２および
２４中にまで侵入しているが、これは必ずしも必要では
ない。ベース領域３４はＮ伝導型を有し、２Ｘ１０１７
ｃｍ”の不純物濃度を持つ。Ｐ十伝導型を有するエミッ
タ領域３６がベース領域３４中に形成され、エミッタ接
点がエミッタ領域３６を通して外部エミッタ接点３８に
作られる。デバイス１０がオンにされると、第１接合４
０および第２接合４２はそれぞれ第１フイールド領域２
２および第２フイールド領域２４とエピタキシャル層１
４との界面において、空乏領域になる。空乏領域は接合
の両側に形成され、図中点線４４によって示されている
。デバイス１０に印加される電圧が１００■に到達する
と、外側の空乏領域４４Ｂはベース領域３４の下で互い
に遭遇して完全に融合する。外側の空乏領域４４Ｂが互
いに遭遇すると、ベース電流は外側の空乏領域４４Ｂに
よってベース領域３４に流れ込むことができなくなり、
効果的にピンチオフされる。 ［００１１１所定の不純物濃度および第１フイールド領
域２２と第２フイールド領域２４との距離に依存して、
電流をピンチオフする電圧が変化する。もし第１フイー
ルド領域２２と第２フイールド領域２４がさらに離れて
いれば、空乏領域を融合させるのにより高い電圧が必要
とされるのでピンチオフ電圧がより高くなることは理解
されよう。同様にエピタキシャル層１４に高い不純物濃
度を使用するとピンチオフのためにより高い電圧が必要
であるが、一方フイールド領域２２および２４に高い不
純物濃度を用いたときにはより低い電圧でピンチオフで
きる。不純物濃度およびフィールド領域の間隔またはフ
ィールド領域と後述の電流遮断手段との間隔を調整する
ことによって、与えられるどんなデバイスに対してもピ
ンチオフ電圧を変化させることが可能である。 ［００１２］図２は本発明を実施したＮＰＮトランジス
タ４６を示している。繰り返しになるが、当業者であれ
ばトランジスタ４６はＮＰＮ）ランジスタであるにもか
かわらず、本発明が類似のＰＮＰトランジスタでも採用
可能なことは理解できるであろう。トランジスタ４６は
Ｐ伝導型を有する基板４８を含んでいる。Ｎ伝導型を持
つエピタキシャル層５０が基板４８の上に形成され、Ｎ
＋伝導型を有するバリア層５２が基板４８とエピタキシ
ャル層５０との界面に形成される。バリア層５２は領域
５４と接触しており、Ｎ十伝導型を有している。バリア
層５２によって、外部コレクタ接点が外部コレクタ接点
５６において作られることが可能になっている。 ［００１３］Ｐ伝導型にドープされた大きな領域５８が
エピタキシャル層５０中に形成され、大面積の接合６０
を作る。Ｐ十伝導型のベース接点領域６２がドープされ
た領域５８中に形成され、ここに外部ベース接点６４が
結合される。Ｎ型にドープされた領域６６もまたドープ
された領域５８中に形成され、外部接点６８に結合して
いる。領域６６は最終的に、外部コレクタ接点５６と同
じようにそこに印加される同じポテンシャルを持つ。ド
ープ領域６６の形成によってドープ領域６６とドープ領
域５８との界面に接合７０が生まれる。Ｐ伝導型を有す
る本質的なベース領域７２はエピタキシャル層５０中に
形成され、本実施例においてはドープ領域５８中まで侵
入している。一方Ｎ＋の伝導型を有するエミッタ領域７
４は本質的なベース領域７２中に形成される。エミッタ
領域７４は外部エミッタ接点７６に結合される。
【００１４】　トランジスタ４６に電圧が印加されると
、空乏領域８０および７８はそれぞれ接合７０の両側、
接合６０の両側に形成される。空乏領域は点線７８およ
び８０によって示される。印加電圧が所定のピンチオフ
電圧に達すると、接合６０からの内側の空乏領域７８Ａ
と接合７０からの外側の空乏領域８０Ｂとが融合し、ベ
ース電流をピンチオフする。前記実施例にあるように、
ピンチオフ電圧を決定する制御因子は不純物濃度および
接合６０と接合７０との距離である。 ［００１５］図３は本発明を実施したバイポーラトラン
ジスタ８２を示している。バイポーラトランジスタ８２
はＰ伝導型の基板８４、Ｎ伝導型のエピタキシャル層８
６、基板８４とエピタキシャル層８６の界面に設けられ
るＮ十伝導型のバリア層８８を含んでいる。バリア層８
８はＮ十伝導型の領域９０に結合し、これによって外部
コレクタ接点９２に結合している。Ｐ型のドープ領域９
４がエピタキシャル層８６中に形成され、接合９６を形
成する。Ｐ十型のベース接点領域９８はドープ領域９４
中に形成され、外部ベース接点１００に結合している。 Ｐ伝導型を有する本質的なベース領域１０２はエピタキ
シャル層８６中に形成され、ドープ領域９４中に侵入し
ている。一方Ｎ十型エミッタ領域１０４は本質的なベー
ス領域１０２中に形成される。エミッタ領域１０４は外
部エミッタ接点１０６に結合する。絶縁領域１０８が、
本実施例では酸化物で充填された縦穴型の領域で実現さ
れているが、ベース接点領域９８と本質的なベース領域
１０２との間に形成される。トランジスタ８２に電圧が
印加されると、空乏領域１１０は接合９６から形成され
、電圧が所定のピンチオフ電圧に達すると接合９６の内
側の空乏領域１１０Ａは絶縁領域１０８と融合し、ベー
ス電流をピンチオフする。 ［００１６］図４は本発明を実施したトランジスタ１１
２を示している。トランジスタ１１２はＰ型の基板１１
４を含み、Ｎ型のエピタキシャル層１１６が該基板上に
形成される。基板１１４とエピタキシャル層１１６との
界面に形成されたＮ＋バリア層１１８は、Ｎ十型領域１
２０に結合しており、すなわち外部ベース接点１２２に
結合している。Ｐ型に過剰にドープされた領域１２４は
エピタキシャル領域１１６中に形成され、Ｐ型ドープフ
ィールド領域に接している。Ｐ型に過剰にドープされた
領域１２４およびエピタキシャル領域１１６中のフィー
ルド領域１２６の形成によって接合１２８ができる。Ｐ
＋コレクタ接点領域１３０は領域１２４およびフィール
ド領域１２６中に形成される。 ［００１７１Ｎ伝導型を有する本質的なベース領域１３
４はエピタキシャル層１１６中に形成され、Ｐ十型エミ
ッタ領域１３６は本質的なベース領域１３４中に形成さ
れる。本実施例においてはベース領域１３４はフィール
ド領域１２６と接している。本質的なベース領域１３４
およびエミッタ領域１３６は絶縁物領域１３８と接して
おり、絶縁物領域１３８は本実施例では酸化物の充填さ
れた縦穴型領域である。絶縁物領域１３８はここではバ
リア層１１８まで到達しているが、空乏領域１４０が絶
縁物領域１３８に接続して後述するようにベース電流を
ピンチオフする限りでは、必須のことではない。 ［００１８］電圧がトランジスタ１１２に印加されると
、点線１４０で表される空乏領域が接合１２８から生成
される。電圧が所定のピンチオフ電圧に達すると外側の
空乏領域１４０は絶縁物領域１３８に対してそれらが所
定のピンチオフ電圧に到達して融合し、ベース電流を阻
止する。前記の実施例にあるように、ピンチオフ電圧を
調整する因子は、所定の不純物濃度と同様に接合１２８
と絶縁物領域１３８との距離である。
【図面の簡単な説明】
【図１】本発明の第１の実施例である半導体装置の一部
の断面図を拡大して示したものである。
【図２】本発明の第２の実施例である半導体装置の一部
の断面図を拡大して示したものである。
【図３】本発明の第３の実施例である半導体装置の一部
の断面図を拡大して示したものである。
【図４】本発明の第４の実施例である半導体装置の一部
の断面図を拡大して示したものである。
【符号の説明】
１０．４６，８２，１１２　　基板 ４４．７８，１１０，１４０　　空乏領域２２　第１フ
イールド領域 ２４　第２フイールド領域 １０８．１３８　　電流遮断手段
【図１】
【図２】
【図３】
【図４】

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　半導体装置において内部的に電流を制限
    して対過大電圧保護をもたらす方法であって：接合の両
    側が所定の不純物濃度となっている第１接合を有する半
    導体装置であって、該第１接合が第２接合または電流遮
    断手段のうちいずれか１つから所定の距離だけ離れて設
    けられるところの半導体装置を準備する段階；ならびに
    前記所定の不純物濃度および前記所定の距離を制御因子
    として適当に設定して、所定の電圧が当該装置に印加さ
    れたときに、前記第１接合からの空乏領域が前記第２接
    合からの空乏領域または前記電流遮断手段のうちいずれ
    か１つに接して電流をピンチオフさせるようにする段階
    ；から成る方法。
  2. 【請求項２】　バイポーラ半導体装置において内部的に
    電流を制限して過大電圧保護をもたらす方法であって：
    第１伝導型であり所定の不純物濃度を有する半導体材料
    の基板を準備する段階；第２伝導型であり所定の不純物
    濃度を有する第１および第２フイールド領域を所定の距
    離を置いて前記基板内に形成して、第１および第２接合
    を前記基板内に生成する段階；前記第１伝導型であり所
    定の不純物濃度を有するベース領域を前記第１フイール
    ド領域と第２フイールド領域との間において前記基板内
    に形成する段階；前記第２の伝導型を有するエミッタ領
    域を前記ベース領域中に形成する段階；および前記所定
    の不純物濃度および前記所定の距離を制御因子として適
    当に設定して、所定の電圧が当該装置に印加されたとき
    に、前記第１接合からの空乏領域が前記第２接合からの
    空乏領域に接して電流をピンチオフする段階；から成る
    方法。
  3. 【請求項３】　バイポーラ半導体装置において内部的に
    電流を制限して過大電圧保護をもたらす方法であって：
    第１伝導型であり所定の不純物濃度を有する半導体材料
    の基板を準備する段階；第２伝導型であり所定の不純物
    濃度を有する第１フイールド領域を前記半導体基板内に
    形成して第１接合を前記基板内に生成させる段階；電流
    遮断手段を前記第１フイールド領域から所定の距離だけ
    離れて前記基板内に形成する段階；前記第１伝導型であ
    り所定の不純物濃度を有するベース領域を前記半導体基
    板内に形成する段階；前記第２の伝導型を有するエミッ
    タ領域を前記ベース領域中に形成する段階；および前記
    所定の不純物濃度および前記所定の距離を制御因子とし
    て適当に設定して、所定の電圧が当該装置に印加された
    ときに、前記第１接合からの空乏領域が前記電流遮断手
    段に接して電流をピンチオフする段階；から成る方法。
JP2418205A 1989-12-26 1990-12-26 半導体装置の過大電圧保護方法 Pending JPH04211131A (ja)

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Application Number Priority Date Filing Date Title
US45642489A 1989-12-26 1989-12-26
US456,424 1999-12-08

Publications (1)

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JPH04211131A true JPH04211131A (ja) 1992-08-03

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ID=23812709

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JP2418205A Pending JPH04211131A (ja) 1989-12-26 1990-12-26 半導体装置の過大電圧保護方法

Country Status (3)

Country Link
US (1) US5130262A (ja)
EP (1) EP0435541A3 (ja)
JP (1) JPH04211131A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007503108A (ja) * 2003-08-21 2007-02-15 フルテック プロプリエタリー リミテッド 集積化電子切断回路、方法およびシステム

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