JP2002324846A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 電力用トランジスタと制御回路とを同一半導
体チップに搭載したパワーＩＣの集積度を向上させる。 【解決手段】 横型ｐｎｐトランジスタは、半導体基板
１、半導体基板１上の第１埋込領域２２、一様ベース領
域３１、第１エミッタ領域６及び第１コレクタ領域７を
有する。第１エミッタ領域６の底部及び側面を包囲する
ようにｎ型の勾配ベース領域５が形成されている。ま
た、同一基板上の別の領域においては、第２埋込領域２
３、ドリフト領域３２、第２エミッタ領域３６、第２ベ
ース領域３５を有する縦型ｎｐｎトランジスタが集積化
されている。第１エミッタ領域６を包囲するように勾配
ベース領域５を形成することにより、ベース幅Ｗｂを狭
くし、半導体装置の集積度を高めることが出来る。
体チップに搭載したパワーＩＣの集積度を向上させる。 【解決手段】 横型ｐｎｐトランジスタは、半導体基板
１、半導体基板１上の第１埋込領域２２、一様ベース領
域３１、第１エミッタ領域６及び第１コレクタ領域７を
有する。第１エミッタ領域６の底部及び側面を包囲する
ようにｎ型の勾配ベース領域５が形成されている。ま
た、同一基板上の別の領域においては、第２埋込領域２
３、ドリフト領域３２、第２エミッタ領域３６、第２ベ
ース領域３５を有する縦型ｎｐｎトランジスタが集積化
されている。第１エミッタ領域６を包囲するように勾配
ベース領域５を形成することにより、ベース幅Ｗｂを狭
くし、半導体装置の集積度を高めることが出来る。
Description
【０００１】
【発明の属する分野】本発明は、半導体装置に係り、特
に半導体基板上にモノリシックに集積化するのに好適な
横型トランジスタの構造に関するものである。
に半導体基板上にモノリシックに集積化するのに好適な
横型トランジスタの構造に関するものである。
【０００２】
【従来の技術】半導体集積回路の一つとし、電力用トラ
ンジスタとこれを制御する制御回路とを同一半導体チッ
プに搭載した構造が知られている。このようなパワーＩ
Ｃにおいては、電力用トランジスタを縦型ｎｐｎトラン
ジスタにより構成し、制御回路は、比較的小電力のトラ
ンジスタである横型ｐｎｐトランジスタで構成する場合
がある。このような半導体集積回路（パワーＩＣ）にお
ける従来の横型ｐｎｐトランジスタは、例えば、図８に
示すように構成されている。即ち、従来の横型ｐｎｐト
ランジスタは、半導体基板１、半導体基板１上に形成さ
れたｎ型の第１埋込領域２２、半導体基板１の表面全体
に亘って形成されたｎ型の第１ベース領域３３、第１埋
込領域２２に到達するように形成されたｎ型の第１プラ
グ、第１ベース領域３３内に形成されたｐ型の第１エミ
ッタ領域６及び第１コレクタ領域７、第１プラグ内に形
成されたｎ型の第１ベースコンタクト領域９とを有して
いる。このように構成された横型ｐｎｐトランジスタ
は、更に、その表面のフィールド絶縁膜８６と、フィー
ルド絶縁膜８６に形成されたコンタクトホールを介して
第１エミッタ配線１１、接続配線１２、第１ベース配線
１４とが形成されている。接続配線１２は第１コレクタ
配線として機能し、図示を省略した高耐圧の縦型ｎｐｎ
トランジスタのベース電極に接続されている。
ンジスタとこれを制御する制御回路とを同一半導体チッ
プに搭載した構造が知られている。このようなパワーＩ
Ｃにおいては、電力用トランジスタを縦型ｎｐｎトラン
ジスタにより構成し、制御回路は、比較的小電力のトラ
ンジスタである横型ｐｎｐトランジスタで構成する場合
がある。このような半導体集積回路（パワーＩＣ）にお
ける従来の横型ｐｎｐトランジスタは、例えば、図８に
示すように構成されている。即ち、従来の横型ｐｎｐト
ランジスタは、半導体基板１、半導体基板１上に形成さ
れたｎ型の第１埋込領域２２、半導体基板１の表面全体
に亘って形成されたｎ型の第１ベース領域３３、第１埋
込領域２２に到達するように形成されたｎ型の第１プラ
グ、第１ベース領域３３内に形成されたｐ型の第１エミ
ッタ領域６及び第１コレクタ領域７、第１プラグ内に形
成されたｎ型の第１ベースコンタクト領域９とを有して
いる。このように構成された横型ｐｎｐトランジスタ
は、更に、その表面のフィールド絶縁膜８６と、フィー
ルド絶縁膜８６に形成されたコンタクトホールを介して
第１エミッタ配線１１、接続配線１２、第１ベース配線
１４とが形成されている。接続配線１２は第１コレクタ
配線として機能し、図示を省略した高耐圧の縦型ｎｐｎ
トランジスタのベース電極に接続されている。
【０００３】
【発明が解決しようとする課題】上述したような従来の
半導体集積回路においては、横型ｐｎｐトランジスタの
第１ベース領域３３と高耐圧の縦型ｎｐｎトランジスタ
のドリフト領域（コレクタ領域）とを同一のエピタキシ
ャル成長層で構成するのが、製造プロセス上、好都合で
ある。即ち、図示を省略しているが、図８（ａ）の断面
の奥に第２エミッタ領域、第２ベース領域、第２コレク
タ領域とからなる縦型ｎｐｎトランジスタが構成され
る。この場合、縦型ｎｐｎトランジスタの耐圧の要求か
ら、横型ｐｎｐトランジスタの第１ベース領域３３の不
純物密度は比較的低く設定せざるを得ない。このため、
横型ｐｎｐトランジスタのコレクタ−エミッタ間耐圧
（ＢＶce o）を確保するためには、ベース幅Ｗｂを相対
的に広くする必要がある。
半導体集積回路においては、横型ｐｎｐトランジスタの
第１ベース領域３３と高耐圧の縦型ｎｐｎトランジスタ
のドリフト領域（コレクタ領域）とを同一のエピタキシ
ャル成長層で構成するのが、製造プロセス上、好都合で
ある。即ち、図示を省略しているが、図８（ａ）の断面
の奥に第２エミッタ領域、第２ベース領域、第２コレク
タ領域とからなる縦型ｎｐｎトランジスタが構成され
る。この場合、縦型ｎｐｎトランジスタの耐圧の要求か
ら、横型ｐｎｐトランジスタの第１ベース領域３３の不
純物密度は比較的低く設定せざるを得ない。このため、
横型ｐｎｐトランジスタのコレクタ−エミッタ間耐圧
（ＢＶce o）を確保するためには、ベース幅Ｗｂを相対
的に広くする必要がある。
【０００４】しかしながら、ベース幅Ｗｂを広くする
と、横型ｐｎｐトランジスタの電流増幅率が低下し、特
性低下を招く。更に、横型ｐｎｐトランジスタの占有ス
ペースの増大を招き、結果として半導体素子の集積度を
低下することとなり好ましくない。
と、横型ｐｎｐトランジスタの電流増幅率が低下し、特
性低下を招く。更に、横型ｐｎｐトランジスタの占有ス
ペースの増大を招き、結果として半導体素子の集積度を
低下することとなり好ましくない。
【０００５】本発明は上述の如き従来の課題を解決する
ためになされたもので、その目的は、従来の横型バイポ
ーラトランジスタ（ＢＪＴ）に比較してベース幅Ｗｂを
狭くして所望のコレクタ−エミッタ間耐圧（ＢＶceo）
を得ることが出来る半導体装置及びその製造方法を提供
することである。
ためになされたもので、その目的は、従来の横型バイポ
ーラトランジスタ（ＢＪＴ）に比較してベース幅Ｗｂを
狭くして所望のコレクタ−エミッタ間耐圧（ＢＶceo）
を得ることが出来る半導体装置及びその製造方法を提供
することである。
【０００６】本発明の他の目的は、横型ＢＪＴの占有ス
ペースを減少することが出来、集積度を高めることが出
来る半導体装置及びその製造方法を提供することであ
る。
ペースを減少することが出来、集積度を高めることが出
来る半導体装置及びその製造方法を提供することであ
る。
【０００７】本発明の更に他の目的は、集積化されたＢ
ＪＴの電流増幅率を向上させることが出来る半導体装置
及びその製造方法を提供することである。
ＪＴの電流増幅率を向上させることが出来る半導体装置
及びその製造方法を提供することである。
【０００８】本発明の更に他の目的は、従来の半導体装
置の製造方法に比べ簡略なプロセスで高集積化されたＢ
ＪＴの形成が可能になり、大幅なコストダウンが実現で
きる半導体装置及びその製造方法を提供することであ
る。
置の製造方法に比べ簡略なプロセスで高集積化されたＢ
ＪＴの形成が可能になり、大幅なコストダウンが実現で
きる半導体装置及びその製造方法を提供することであ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、第１導電型の半導体基板
と、半導体基板上に形成された第２導電型の第１埋込領
域、第１埋込領域の上部に形成された第２導電型の一様
ベース領域、一様ベース領域の表面から埋込領域に到達
するように形成された第２導電型の第１プラグ、一様ベ
ース領域内に形成された第１導電型の第１及び第２主電
極領域、一様ベース領域内に第１主電極領域の底部及び
側面を包囲するように形成され不純物密度が第１主電極
領域から第２主電極領域に向かって低下するプロファイ
ルを有する第２導電型の勾配ベース領域とを有する第１
のトランジスタを具備する半導体装置であることであ
る。ここで、一様ベース領域と勾配ベース領域とで第１
のトランジスタの第１ベース領域を構成する。「第１導
電型」と「第２導電型」とは互いに反対導電型である。
即ち、第１導電型がｎ型であれば、第２導電型はｐ型で
あり、第１導電型がｐ型であれば、第２導電型はｎ型で
ある。また、「第１主電極領域」とは、バイポーラトラ
ンジスタ（ＢＪＴ）のエミッタ領域又はコレクタ領域の
いずれか一方の半導体領域を意味する。「第２主電極領
域」とは、上記第１主電極領域とはならないエミッタ領
域又はコレクタ領域のいずれか一方の半導体領域を意味
する。
に、本発明の第１の特徴は、第１導電型の半導体基板
と、半導体基板上に形成された第２導電型の第１埋込領
域、第１埋込領域の上部に形成された第２導電型の一様
ベース領域、一様ベース領域の表面から埋込領域に到達
するように形成された第２導電型の第１プラグ、一様ベ
ース領域内に形成された第１導電型の第１及び第２主電
極領域、一様ベース領域内に第１主電極領域の底部及び
側面を包囲するように形成され不純物密度が第１主電極
領域から第２主電極領域に向かって低下するプロファイ
ルを有する第２導電型の勾配ベース領域とを有する第１
のトランジスタを具備する半導体装置であることであ
る。ここで、一様ベース領域と勾配ベース領域とで第１
のトランジスタの第１ベース領域を構成する。「第１導
電型」と「第２導電型」とは互いに反対導電型である。
即ち、第１導電型がｎ型であれば、第２導電型はｐ型で
あり、第１導電型がｐ型であれば、第２導電型はｎ型で
ある。また、「第１主電極領域」とは、バイポーラトラ
ンジスタ（ＢＪＴ）のエミッタ領域又はコレクタ領域の
いずれか一方の半導体領域を意味する。「第２主電極領
域」とは、上記第１主電極領域とはならないエミッタ領
域又はコレクタ領域のいずれか一方の半導体領域を意味
する。
【００１０】本発明の第１の特徴によれば、第１主電極
領域を隣接して包囲するように勾配ベース領域を形成す
ることにより、横型ＢＪＴの勾配ベース領域の不純物密
度を相対的に増加することが出来るため、従来の横型Ｂ
ＪＴに比較して勾配ベース領域の幅Ｗｂを狭くして所望
のコレクタ−エミッタ間耐圧（ＢＶceo）を得ることが
出来る。また、勾配ベース領域の幅Ｗｂを狭くすること
が出来るため、横型ＢＪＴの占有スペースが減少し、結
果として半導体集積回路の集積度を高めることが出来
る。更に、勾配ベース領域の幅Ｗｂを狭くすることが出
来ることに加えて、勾配ベース領域の不純物密度を第１
主電極領域から第２主電極領域に向かって徐々に低下す
る勾配を持たせていることにより最適なドリフト電界が
得られ、勾配ベース領域に注入されたキャリアのベース
輸送効率の増大し、ベース走行時間の短縮等を図ること
が出来る。このため、ＢＪＴの電流増幅率が向上する。
領域を隣接して包囲するように勾配ベース領域を形成す
ることにより、横型ＢＪＴの勾配ベース領域の不純物密
度を相対的に増加することが出来るため、従来の横型Ｂ
ＪＴに比較して勾配ベース領域の幅Ｗｂを狭くして所望
のコレクタ−エミッタ間耐圧（ＢＶceo）を得ることが
出来る。また、勾配ベース領域の幅Ｗｂを狭くすること
が出来るため、横型ＢＪＴの占有スペースが減少し、結
果として半導体集積回路の集積度を高めることが出来
る。更に、勾配ベース領域の幅Ｗｂを狭くすることが出
来ることに加えて、勾配ベース領域の不純物密度を第１
主電極領域から第２主電極領域に向かって徐々に低下す
る勾配を持たせていることにより最適なドリフト電界が
得られ、勾配ベース領域に注入されたキャリアのベース
輸送効率の増大し、ベース走行時間の短縮等を図ること
が出来る。このため、ＢＪＴの電流増幅率が向上する。
【００１１】本発明の第１の特徴において、半導体基板
上に形成された第２導電型の第２埋込領域からなる第３
主電極領域、第２埋込領域の上部に形成された第２導電
型のドリフト領域、ドリフト領域内に形成された第１導
電型の第２ベース領域、第２ベース領域内に形成された
第２導電型の第４主電極領域とを有する第２のトランジ
スタとを更に具備することが可能である。「第３主電極
領域」とは、ＢＪＴのエミッタ領域又はコレクタ領域の
いずれか一方の半導体領域を意味する。「第４主電極領
域」とは、上記第３主電極領域とはならないエミッタ領
域又はコレクタ領域のいずれか一方の半導体領域を意味
する。
上に形成された第２導電型の第２埋込領域からなる第３
主電極領域、第２埋込領域の上部に形成された第２導電
型のドリフト領域、ドリフト領域内に形成された第１導
電型の第２ベース領域、第２ベース領域内に形成された
第２導電型の第４主電極領域とを有する第２のトランジ
スタとを更に具備することが可能である。「第３主電極
領域」とは、ＢＪＴのエミッタ領域又はコレクタ領域の
いずれか一方の半導体領域を意味する。「第４主電極領
域」とは、上記第３主電極領域とはならないエミッタ領
域又はコレクタ領域のいずれか一方の半導体領域を意味
する。
【００１２】本発明の第２の特徴は、（イ）第１導電型
の半導体基板上に第２導電型の第１拡散領域を形成する
工程、（ロ）第１拡散領域の上部に第２導電型のエピタ
キシャル成長層を形成し第１拡散領域を第１埋込領域と
する工程、（ハ）第１埋込領域に到達するようにエピタ
キシャル成長層の表面から第２導電型の第１プラグを形
成する工程、（ニ）エピタキシャル成長層の表面から第
１プラグ及び第１埋込領域と離間して第２導電型の勾配
ベース領域を熱拡散により形成する工程、（ホ）勾配ベ
ース領域内に第１導電型の第１主電極領域を形成する工
程、（ヘ）エピタキシャル成長層の表面に第１主電極領
域から離間して第１導電型の第２主電極領域を形成する
工程を具備する半導体装置の製造方法であることであ
る。
の半導体基板上に第２導電型の第１拡散領域を形成する
工程、（ロ）第１拡散領域の上部に第２導電型のエピタ
キシャル成長層を形成し第１拡散領域を第１埋込領域と
する工程、（ハ）第１埋込領域に到達するようにエピタ
キシャル成長層の表面から第２導電型の第１プラグを形
成する工程、（ニ）エピタキシャル成長層の表面から第
１プラグ及び第１埋込領域と離間して第２導電型の勾配
ベース領域を熱拡散により形成する工程、（ホ）勾配ベ
ース領域内に第１導電型の第１主電極領域を形成する工
程、（ヘ）エピタキシャル成長層の表面に第１主電極領
域から離間して第１導電型の第２主電極領域を形成する
工程を具備する半導体装置の製造方法であることであ
る。
【００１３】本発明の第２の特徴によれば、先に形成し
た勾配ベース領域は第１主電極領域形成時に、第１主電
極領域よりも深くドライブインされることから、勾配ベ
ース領域は第１主電極領域を隣接して包囲するように形
成される。そして、勾配ベース領域と第１主電極領域と
を同一拡散窓を使用して自己整合的にＤＳＡ（Diffusio
n Self Alignment）によって形成することが可能である
ため、第１主電極領域の縁部から横方向に延びる勾配ベ
ース領域の広がり幅は両方向で等しく、かつ不純物プロ
ファイルの勾配も等しくすることが出来る。平面パター
ン上勾配ベース領域が第１主電極領域を囲むように環状
に形成される場合は、環状の勾配ベース領域の幅が一定
に形成できる。このため、従来の半導体装置の製造方法
に比べ簡略なプロセスで高集積化されたＢＪＴの形成が
可能になり、大幅なコストダウンが実現できる。なお、
「拡散窓」とは、プレデポジション（気相拡散）に用い
る酸化膜中に設けられた窓でも良く、イオン注入に用い
るレジスト膜中に設けられた窓でも構わない。
た勾配ベース領域は第１主電極領域形成時に、第１主電
極領域よりも深くドライブインされることから、勾配ベ
ース領域は第１主電極領域を隣接して包囲するように形
成される。そして、勾配ベース領域と第１主電極領域と
を同一拡散窓を使用して自己整合的にＤＳＡ（Diffusio
n Self Alignment）によって形成することが可能である
ため、第１主電極領域の縁部から横方向に延びる勾配ベ
ース領域の広がり幅は両方向で等しく、かつ不純物プロ
ファイルの勾配も等しくすることが出来る。平面パター
ン上勾配ベース領域が第１主電極領域を囲むように環状
に形成される場合は、環状の勾配ベース領域の幅が一定
に形成できる。このため、従来の半導体装置の製造方法
に比べ簡略なプロセスで高集積化されたＢＪＴの形成が
可能になり、大幅なコストダウンが実現できる。なお、
「拡散窓」とは、プレデポジション（気相拡散）に用い
る酸化膜中に設けられた窓でも良く、イオン注入に用い
るレジスト膜中に設けられた窓でも構わない。
【００１４】本発明の第２の特徴に係る半導体装置の製
造方法において、エピタキシャル成長の前に半導体基板
上に第２導電型の第２拡散領域を更に形成し、エピタキ
シャル成長により第２拡散領域を第３主電極領域となる
第２埋込領域とすることが可能である。また、本発明の
第２の特徴に係る半導体装置の製造方法において、エピ
タキシャル成長層内の第２埋込領域の上部に第１導電型
の第２ベース領域を形成し、第２ベース領域内に第２導
電型の第４主電極領域を形成することが可能である。
造方法において、エピタキシャル成長の前に半導体基板
上に第２導電型の第２拡散領域を更に形成し、エピタキ
シャル成長により第２拡散領域を第３主電極領域となる
第２埋込領域とすることが可能である。また、本発明の
第２の特徴に係る半導体装置の製造方法において、エピ
タキシャル成長層内の第２埋込領域の上部に第１導電型
の第２ベース領域を形成し、第２ベース領域内に第２導
電型の第４主電極領域を形成することが可能である。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号が付し
てある。
施の形態を詳細に説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号が付し
てある。
【００１６】（半導体装置の構成）図１（ａ）に示すよ
うに、本発明の実施の形態に係る半導体装置は、縦型ｎ
ｐｎトランジスタ（ＢＪＴ）Ｑ２のベース電極に、横型
ｐｎｐトランジスタ（ＢＪＴ）Ｑ１のコレクタ電極が接
続されている。縦型ｎｐｎトランジスタ（ＢＪＴ）Ｑ２
のコレクタ電極は、負荷ＲL2を介して電源線Ｖccに接続
されている。
うに、本発明の実施の形態に係る半導体装置は、縦型ｎ
ｐｎトランジスタ（ＢＪＴ）Ｑ２のベース電極に、横型
ｐｎｐトランジスタ（ＢＪＴ）Ｑ１のコレクタ電極が接
続されている。縦型ｎｐｎトランジスタ（ＢＪＴ）Ｑ２
のコレクタ電極は、負荷ＲL2を介して電源線Ｖccに接続
されている。
【００１７】横型ｐｎｐトランジスタ（ＢＪＴ）Ｑ１の
コレクタ電極は、負荷ＲL1を介して電源線Ｖccに接続さ
れている。図１（ｂ）は、図１（ａ）の等価回路に対応
した平面図を示すものである。
コレクタ電極は、負荷ＲL1を介して電源線Ｖccに接続さ
れている。図１（ｂ）は、図１（ａ）の等価回路に対応
した平面図を示すものである。
【００１８】図１（ａ）、（ｂ）に示すように、本発明
の実施の形態に係る半導体装置は、電力用トランジスタ
を縦型ｎｐｎトランジスタ（ＢＪＴ）Ｑ２により構成
し、これを制御する比較的小電力のトランジスタを横型
ｐｎｐトランジスタ（ＢＪＴ）Ｑ１で構成し、双方のト
ランジスタを同一半導体基板上にモノリシックに集積化
した半導体集積回路（パワーＩＣ）である。従って、図
１（ｂ）に示すように、平面パターン上、横型ｐｎｐト
ランジスタ（第１のトランジスタ）Ｑ１が形成された領
域とは別の領域には、縦型ｎｐｎトランジスタ（第２の
トランジスタ）Ｑ２がモノリシックに集積化されてい
る。
の実施の形態に係る半導体装置は、電力用トランジスタ
を縦型ｎｐｎトランジスタ（ＢＪＴ）Ｑ２により構成
し、これを制御する比較的小電力のトランジスタを横型
ｐｎｐトランジスタ（ＢＪＴ）Ｑ１で構成し、双方のト
ランジスタを同一半導体基板上にモノリシックに集積化
した半導体集積回路（パワーＩＣ）である。従って、図
１（ｂ）に示すように、平面パターン上、横型ｐｎｐト
ランジスタ（第１のトランジスタ）Ｑ１が形成された領
域とは別の領域には、縦型ｎｐｎトランジスタ（第２の
トランジスタ）Ｑ２がモノリシックに集積化されてい
る。
【００１９】横型ｐｎｐトランジスタは、図１（ｂ）及
び図２（ａ）に示すように、ｐ型（第１導電型）の半導
体基板１、半導体基板１上に形成されたｎ型（第２導電
型）の第１埋込領域２２、半導体基板１の表面全体に亘
って形成されたｎ型の一様ベース領域３１、第１埋込領
域２２に到達するように形成されたｎ型の第１プラグ領
域４、一様ベース領域３１内に形成されたｐ型の第１エ
ミッタ領域（第１主電極領域）６及び第１コレクタ領域
（第２主電極領域）７、一様ベース領域３１内に第１エ
ミッタ領域６を包囲するように形成された勾配ベース領
域５、第１プラグ領域４内に形成された第１ベースコン
タクト領域９とを有している。半導体基板１としてはシ
リコン（Ｓｉ）基板が使用可能である。横型ｐｎｐトラ
ンジスタは、素子分離領域４９により周囲を囲まれ、他
の半導体素子と分離されている。素子分離領域４９は半
導体基板１に到達するように形成された素子分離溝の溝
面を覆う溝面絶縁膜９２及び溝面絶縁膜９２上に形成さ
れる埋込絶縁膜９１から構成されている。
び図２（ａ）に示すように、ｐ型（第１導電型）の半導
体基板１、半導体基板１上に形成されたｎ型（第２導電
型）の第１埋込領域２２、半導体基板１の表面全体に亘
って形成されたｎ型の一様ベース領域３１、第１埋込領
域２２に到達するように形成されたｎ型の第１プラグ領
域４、一様ベース領域３１内に形成されたｐ型の第１エ
ミッタ領域（第１主電極領域）６及び第１コレクタ領域
（第２主電極領域）７、一様ベース領域３１内に第１エ
ミッタ領域６を包囲するように形成された勾配ベース領
域５、第１プラグ領域４内に形成された第１ベースコン
タクト領域９とを有している。半導体基板１としてはシ
リコン（Ｓｉ）基板が使用可能である。横型ｐｎｐトラ
ンジスタは、素子分離領域４９により周囲を囲まれ、他
の半導体素子と分離されている。素子分離領域４９は半
導体基板１に到達するように形成された素子分離溝の溝
面を覆う溝面絶縁膜９２及び溝面絶縁膜９２上に形成さ
れる埋込絶縁膜９１から構成されている。
【００２０】横型ｐｎｐトランジスタの表面にはフィー
ルド絶縁膜８６が形成されている。このフィールド絶縁
膜８６中に形成されたコンタクトホールを介してアルミ
ニウム合金膜からなる第１エミッタ配線１１が第１エミ
ッタ領域６に、接続配線１２が第１コレクタ領域７に、
第１ベース配線１４が第１ベースコンタクト領域９に接
続されている。接続配線１２は第１コレクタ配線として
機能し、縦型ｎｐｎトランジスタの第２ベースコンタク
ト領域に接続されている。アルミニウム合金膜として
は、例えばＡｌ−Ｓｉ又はＡｌ−Ｃｕ−Ｓｉ膜等が使用
可能である。
ルド絶縁膜８６が形成されている。このフィールド絶縁
膜８６中に形成されたコンタクトホールを介してアルミ
ニウム合金膜からなる第１エミッタ配線１１が第１エミ
ッタ領域６に、接続配線１２が第１コレクタ領域７に、
第１ベース配線１４が第１ベースコンタクト領域９に接
続されている。接続配線１２は第１コレクタ配線として
機能し、縦型ｎｐｎトランジスタの第２ベースコンタク
ト領域に接続されている。アルミニウム合金膜として
は、例えばＡｌ−Ｓｉ又はＡｌ−Ｃｕ−Ｓｉ膜等が使用
可能である。
【００２１】縦型ｎｐｎトランジスタは、図２（ｂ）に
示すように、ｐ型の半導体基板１、半導体基板１上に形
成されたｎ型の第２埋込領域（第３主電極領域）２３、
半導体基板１の表面全体に亘って形成されたｎ型のドリ
フト領域３２、第２埋込領域２３に到達するように形成
されたｎ型の第２プラグ領域４３、ドリフト領域３２内
に形成されたｐ型の第２ベース領域３５、第２ベース領
域３５内に形成されたｎ型の第２エミッタ領域（第４主
電極領域）３６及びｐ型の第２ベースコンタクト領域３
９、第２プラグ領域４内に形成された第２コレクタコン
タクト領域４４とを有している。横型ｐｎｐトランジス
タと同様に溝面絶縁膜９２及び溝面絶縁膜９２上に形成
される埋込絶縁膜９１からなる素子分離領域４９により
周囲を囲まれている。この縦型ｎｐｎトランジスタの表
面には横型ｐｎｐトランジスタと同様にフィールド絶縁
膜８６が形成されている。フィールド絶縁膜８６中に形
成されたコンタクトホールを介してアルミニウム合金膜
からなる第２エミッタ配線４２が第２エミッタ領域３６
に、横型ｐｎｐトランジスタの第１コレクタ領域７から
延長形成された接続配線１２が第２ベースコンタクト領
域３９に、第２コレクタ配線４１が第２コレクタコンタ
クト領域４４に接続されている。
示すように、ｐ型の半導体基板１、半導体基板１上に形
成されたｎ型の第２埋込領域（第３主電極領域）２３、
半導体基板１の表面全体に亘って形成されたｎ型のドリ
フト領域３２、第２埋込領域２３に到達するように形成
されたｎ型の第２プラグ領域４３、ドリフト領域３２内
に形成されたｐ型の第２ベース領域３５、第２ベース領
域３５内に形成されたｎ型の第２エミッタ領域（第４主
電極領域）３６及びｐ型の第２ベースコンタクト領域３
９、第２プラグ領域４内に形成された第２コレクタコン
タクト領域４４とを有している。横型ｐｎｐトランジス
タと同様に溝面絶縁膜９２及び溝面絶縁膜９２上に形成
される埋込絶縁膜９１からなる素子分離領域４９により
周囲を囲まれている。この縦型ｎｐｎトランジスタの表
面には横型ｐｎｐトランジスタと同様にフィールド絶縁
膜８６が形成されている。フィールド絶縁膜８６中に形
成されたコンタクトホールを介してアルミニウム合金膜
からなる第２エミッタ配線４２が第２エミッタ領域３６
に、横型ｐｎｐトランジスタの第１コレクタ領域７から
延長形成された接続配線１２が第２ベースコンタクト領
域３９に、第２コレクタ配線４１が第２コレクタコンタ
クト領域４４に接続されている。
【００２２】本発明の実施の形態に係る半導体集積回路
では、横型ｐｎｐトランジスタのｐ型の第１エミッタ領
域６を隣接して包囲するようにｎ型の勾配ベース領域５
を形成し、第１エミッタ領域６から第１コレクタ領域７
との間に介在する勾配ベース領域５の不純物プロファイ
ルの勾配を第１エミッタ領域６から第１コレクタ領域７
に向かって徐々に低下するように形成される。第１エミ
ッタ領域６を隣接して包囲するように勾配ベース領域５
を形成することにより、横型ｐｎｐトランジスタの勾配
ベース領域５の不純物密度を、一様ベース領域３１の不
純物密度に比し相対的に増加することが出来る。このた
め、従来の横型ｐｎｐトランジスタに比較してベース幅
Ｗｂを狭くして所望のコレクタ−エミッタ間耐圧（ＢＶ
ceo）を得ることが出来る。また、本発明の実施の形態
に係る半導体集積回路では、ベース幅Ｗｂを狭くするこ
とが出来るため、横型ｐｎｐトランジスタの占有スペー
スが減少し、結果として、半導体集積回路の集積度を高
めることが出来る。更に、ベース幅Ｗｂを狭くすること
が出来ることに加え、勾配ベース領域５の不純物密度を
第１エミッタ領域６から第１コレクタ領域７に向かって
徐々に低下する勾配を持たせていることにより、最適な
ドリフト電界が得られ、第１ベース領域３に注入された
キャリアのベース輸送効率の増大、ベース走行時間の短
縮等を図ることが出来、電流増幅率が向上する。
では、横型ｐｎｐトランジスタのｐ型の第１エミッタ領
域６を隣接して包囲するようにｎ型の勾配ベース領域５
を形成し、第１エミッタ領域６から第１コレクタ領域７
との間に介在する勾配ベース領域５の不純物プロファイ
ルの勾配を第１エミッタ領域６から第１コレクタ領域７
に向かって徐々に低下するように形成される。第１エミ
ッタ領域６を隣接して包囲するように勾配ベース領域５
を形成することにより、横型ｐｎｐトランジスタの勾配
ベース領域５の不純物密度を、一様ベース領域３１の不
純物密度に比し相対的に増加することが出来る。このた
め、従来の横型ｐｎｐトランジスタに比較してベース幅
Ｗｂを狭くして所望のコレクタ−エミッタ間耐圧（ＢＶ
ceo）を得ることが出来る。また、本発明の実施の形態
に係る半導体集積回路では、ベース幅Ｗｂを狭くするこ
とが出来るため、横型ｐｎｐトランジスタの占有スペー
スが減少し、結果として、半導体集積回路の集積度を高
めることが出来る。更に、ベース幅Ｗｂを狭くすること
が出来ることに加え、勾配ベース領域５の不純物密度を
第１エミッタ領域６から第１コレクタ領域７に向かって
徐々に低下する勾配を持たせていることにより、最適な
ドリフト電界が得られ、第１ベース領域３に注入された
キャリアのベース輸送効率の増大、ベース走行時間の短
縮等を図ることが出来、電流増幅率が向上する。
【００２３】（半導体装置の製造工程）次に、本発明の
実施の形態に係る半導体装置（半導体集積回路）の製造
方法について、図３乃至図７を参照して説明する。
実施の形態に係る半導体装置（半導体集積回路）の製造
方法について、図３乃至図７を参照して説明する。
【００２４】（イ）まず、図３（ａ）に示すようにｐ型
のＳｉ基板からなる半導体基板１を用意し、図３（ｂ）
に示すように、この半導体基板１の主面に３００ｎｍ〜
６００ｎｍの酸化膜８１を熱酸化により形成する。この
後、フォトリソグラフィー技術により酸化膜８１をパタ
ーニングして、図３（ｃ）に示すように、ｎ型の第１埋
込領域及び第２埋込領域を形成するための拡散窓を開口
する。この酸化膜８１をイオン注入用マスクとして用い
てｎ型不純物イオン（例えば３１Ｐ＋など）をイオン注
入し、その後活性化アニールをすることにより、図３
（ｄ）に示すように第１埋込領域用のｎ＋拡散領域２１
及び紙面の奥に位置するため図示を省略した第２埋込領
域用のｎ＋拡散領域を形成する。
のＳｉ基板からなる半導体基板１を用意し、図３（ｂ）
に示すように、この半導体基板１の主面に３００ｎｍ〜
６００ｎｍの酸化膜８１を熱酸化により形成する。この
後、フォトリソグラフィー技術により酸化膜８１をパタ
ーニングして、図３（ｃ）に示すように、ｎ型の第１埋
込領域及び第２埋込領域を形成するための拡散窓を開口
する。この酸化膜８１をイオン注入用マスクとして用い
てｎ型不純物イオン（例えば３１Ｐ＋など）をイオン注
入し、その後活性化アニールをすることにより、図３
（ｄ）に示すように第１埋込領域用のｎ＋拡散領域２１
及び紙面の奥に位置するため図示を省略した第２埋込領
域用のｎ＋拡散領域を形成する。
【００２５】（ロ）次に、表面の酸化膜８１を除去し、
図３（ｅ）に示すように、ｎ＋拡散領域２１の上にｎ型
のエピタキシャル成長層３４を５μｍ〜５０μｍ堆積す
る。エピタキシャル成長中のｎ型不純物のオートドーピ
ング及び上方拡散により、エピタキシャル成長層３４と
半導体基板１との界面に第１埋込領域２２が形成され
る。第１埋込領域２２の上部のエピタキシャル成長層３
４は横型ｐｎｐトランジスタの一様ベース領域３１とし
て機能する。一方、図示を省略したｎ＋拡散領域型にも
第２埋込領域がエピタキシャル成長層３４と半導体基板
１との界面に形成される。第２埋込領域２３上に形成さ
れたエピタキシャル成長層３４は、縦型ｎｐｎトランジ
スタのドリフト領域３２として機能する。
図３（ｅ）に示すように、ｎ＋拡散領域２１の上にｎ型
のエピタキシャル成長層３４を５μｍ〜５０μｍ堆積す
る。エピタキシャル成長中のｎ型不純物のオートドーピ
ング及び上方拡散により、エピタキシャル成長層３４と
半導体基板１との界面に第１埋込領域２２が形成され
る。第１埋込領域２２の上部のエピタキシャル成長層３
４は横型ｐｎｐトランジスタの一様ベース領域３１とし
て機能する。一方、図示を省略したｎ＋拡散領域型にも
第２埋込領域がエピタキシャル成長層３４と半導体基板
１との界面に形成される。第２埋込領域２３上に形成さ
れたエピタキシャル成長層３４は、縦型ｎｐｎトランジ
スタのドリフト領域３２として機能する。
【００２６】（ハ）次に、エピタキシャル成長層３４
（３１，３２）の表面に５００ｎｍ〜１μｍの酸化膜８
２を熱酸化により形成する。そして、リソグラフィー工
程により形成したレジスト膜をマスクとして反応性イオ
ンエッチング（ＲＩＥ）法等によるエッチングにより酸
化膜８２を選択的にエッチングし、図４（ｆ）に示すよ
うに、素子分離溝形成予定領域を開口した酸化膜８２か
らなるエッチングマスクを形成する。このエッチングマ
スク８２を用いて、ＲＩＥ法等により、半導体基板１が
露出するまで、Ｕ溝（トレンチ）からなる素子分離溝７
１を形成する。この素子分離溝７１は、一様ベース領域
３１及びドリフト領域３２をそれぞれ囲むようにエピタ
キシャル成長層３４の表面から半導体基板１に向かって
形成される。次に、酸化膜８２を除去した後、この素子
分離溝７１の表面を１００ｎｍ〜５００ｎｍ熱酸化し、
溝面絶縁膜９２を形成する。更に図４（ｇ）に示すよう
に、ＣＶＤ法により多結晶シリコンからなる埋込絶縁膜
９１を溝面絶縁膜９２の上に形成し、素子分離溝７１を
埋め込む。
（３１，３２）の表面に５００ｎｍ〜１μｍの酸化膜８
２を熱酸化により形成する。そして、リソグラフィー工
程により形成したレジスト膜をマスクとして反応性イオ
ンエッチング（ＲＩＥ）法等によるエッチングにより酸
化膜８２を選択的にエッチングし、図４（ｆ）に示すよ
うに、素子分離溝形成予定領域を開口した酸化膜８２か
らなるエッチングマスクを形成する。このエッチングマ
スク８２を用いて、ＲＩＥ法等により、半導体基板１が
露出するまで、Ｕ溝（トレンチ）からなる素子分離溝７
１を形成する。この素子分離溝７１は、一様ベース領域
３１及びドリフト領域３２をそれぞれ囲むようにエピタ
キシャル成長層３４の表面から半導体基板１に向かって
形成される。次に、酸化膜８２を除去した後、この素子
分離溝７１の表面を１００ｎｍ〜５００ｎｍ熱酸化し、
溝面絶縁膜９２を形成する。更に図４（ｇ）に示すよう
に、ＣＶＤ法により多結晶シリコンからなる埋込絶縁膜
９１を溝面絶縁膜９２の上に形成し、素子分離溝７１を
埋め込む。
【００２７】（ニ）次に、図４（ｈ）に示すように、化
学的機械研磨（ＣＭＰ）等を用いて、エピタキシャル成
長層３４の表面が露出するまで平坦化し、素子分離溝７
１の内部にのみ溝面絶縁膜９１及び埋込絶縁膜９１を埋
め込み素子分離領域を完成させる。その後、図５（ｉ）
に示すように、エピタキシャル成長層３４（一様ベース
領域３１）の表面にフィールド酸化膜となる新たな酸化
膜８６を厚さ３００ｎｍ〜６００ｎｍ程度で形成する。
そして、酸化膜８６をフォトリソグラフィー技術を用い
てパターニングし、第１プラグ領域及び第２プラグ領域
に対応した拡散窓を開口する。この拡散窓を介してｎ型
不純物イオンを注入し、その後、不活性ガス中で活性化
アニールとドライブインアニールをして、図５（ｊ）に
示すように第１プラグ領域４を形成する。図５（ｊ）に
おいて図示を省略しているが、紙面の奥の方には第２プ
ラグ領域４３が形成される。ここで、不活性ガスとは窒
素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）等を
意味する。更に、これらの不活性ガス中に微量の酸素
（Ｏ２）を含んでも良い。なお、本明細書中では、微量
の酸素を含む場合を含めて「不活性ガス中で」と略記す
る。
学的機械研磨（ＣＭＰ）等を用いて、エピタキシャル成
長層３４の表面が露出するまで平坦化し、素子分離溝７
１の内部にのみ溝面絶縁膜９１及び埋込絶縁膜９１を埋
め込み素子分離領域を完成させる。その後、図５（ｉ）
に示すように、エピタキシャル成長層３４（一様ベース
領域３１）の表面にフィールド酸化膜となる新たな酸化
膜８６を厚さ３００ｎｍ〜６００ｎｍ程度で形成する。
そして、酸化膜８６をフォトリソグラフィー技術を用い
てパターニングし、第１プラグ領域及び第２プラグ領域
に対応した拡散窓を開口する。この拡散窓を介してｎ型
不純物イオンを注入し、その後、不活性ガス中で活性化
アニールとドライブインアニールをして、図５（ｊ）に
示すように第１プラグ領域４を形成する。図５（ｊ）に
おいて図示を省略しているが、紙面の奥の方には第２プ
ラグ領域４３が形成される。ここで、不活性ガスとは窒
素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）等を
意味する。更に、これらの不活性ガス中に微量の酸素
（Ｏ２）を含んでも良い。なお、本明細書中では、微量
の酸素を含む場合を含めて「不活性ガス中で」と略記す
る。
【００２８】（ホ）次に、図５（ｋ）に示すように、表
面の酸化膜８６の表面にレジスト膜５１を形成した後、
フォトリソグラフィー技術を用いて、レジスト膜５１の
第１エミッタ領域形成予定領域に拡散窓を開口する。更
に、レジスト膜５１をマスクとして酸化膜８６をＲＩＥ
法等でエッチングしてエピタキシャル成長層３４（一様
ベース領域３１）の表面を露出させる。このレジスト膜
５１及び酸化膜８６を注入マスクとしてｎ型不純物イオ
ンを選択的に注入する。レジスト膜５１除去後、更に新
たなレジスト膜を塗布し、このレジスト膜に対しフォト
リソグラフィー技術を用いて、第１エミッタ領域の上部
を覆い、ｐ型の第２ベース領域形成予定領域に拡散窓を
開口する。第２ベース領域形成予定領域は紙面の奥に位
置し図示されない。このレジスト膜をマスクとして酸化
膜８６をエッチングしてドリフト領域３２の表面を露出
させる。そして、このレジスト膜及び酸化膜８６を注入
マスクとして、ｐ型不純物イオンを選択的に注入する。
レジスト膜除去後、不活性ガス中でアニールし、図６
（ｌ）に示すようにｎ型の勾配ベース領域５を形成す
る。一方、このアニールにより縦型ｎｐｎトランジスタ
形成領域においては、ｐ型の第２ベース領域３５が形成
される（図６（ｌ）では紙面の奥に位置するので図示さ
れない。）。
面の酸化膜８６の表面にレジスト膜５１を形成した後、
フォトリソグラフィー技術を用いて、レジスト膜５１の
第１エミッタ領域形成予定領域に拡散窓を開口する。更
に、レジスト膜５１をマスクとして酸化膜８６をＲＩＥ
法等でエッチングしてエピタキシャル成長層３４（一様
ベース領域３１）の表面を露出させる。このレジスト膜
５１及び酸化膜８６を注入マスクとしてｎ型不純物イオ
ンを選択的に注入する。レジスト膜５１除去後、更に新
たなレジスト膜を塗布し、このレジスト膜に対しフォト
リソグラフィー技術を用いて、第１エミッタ領域の上部
を覆い、ｐ型の第２ベース領域形成予定領域に拡散窓を
開口する。第２ベース領域形成予定領域は紙面の奥に位
置し図示されない。このレジスト膜をマスクとして酸化
膜８６をエッチングしてドリフト領域３２の表面を露出
させる。そして、このレジスト膜及び酸化膜８６を注入
マスクとして、ｐ型不純物イオンを選択的に注入する。
レジスト膜除去後、不活性ガス中でアニールし、図６
（ｌ）に示すようにｎ型の勾配ベース領域５を形成す
る。一方、このアニールにより縦型ｎｐｎトランジスタ
形成領域においては、ｐ型の第２ベース領域３５が形成
される（図６（ｌ）では紙面の奥に位置するので図示さ
れない。）。
【００２９】（ヘ）更に、図６（ｍ）に示すように、酸
化膜８６の上に更に新たなレジスト膜５２を塗布し、フ
ォトリソグラフィー技術を用いて、このレジスト膜５２
の第１エミッタ領域形成予定領域、第１コレクタ領域形
成予定領域、第２ベースコンタクト領域形成予定領域に
対して開口部を形成する。第２ベースコンタクト領域形
成予定領域は紙面の奥に位置するため図示されない。更
にレジスト膜５２をマスクとして、ＲＩＥ法等でエッチ
ングし、エピタキシャル成長層３４の表面を選択的に露
出する。この開口部を有するレジスト膜５２を注入マス
クとしてｐ型の不純物イオン（例えば１１Ｂ＋など）を
図６（ｍ）に示すように、選択的にイオン注入する。
化膜８６の上に更に新たなレジスト膜５２を塗布し、フ
ォトリソグラフィー技術を用いて、このレジスト膜５２
の第１エミッタ領域形成予定領域、第１コレクタ領域形
成予定領域、第２ベースコンタクト領域形成予定領域に
対して開口部を形成する。第２ベースコンタクト領域形
成予定領域は紙面の奥に位置するため図示されない。更
にレジスト膜５２をマスクとして、ＲＩＥ法等でエッチ
ングし、エピタキシャル成長層３４の表面を選択的に露
出する。この開口部を有するレジスト膜５２を注入マス
クとしてｐ型の不純物イオン（例えば１１Ｂ＋など）を
図６（ｍ）に示すように、選択的にイオン注入する。
【００３０】（ト）次に、レジスト膜５２を除去し、新
たなレジスト膜を全面に塗布する。この新たなレジスト
膜に対してフォトリソグラフィー技術により第１エミッ
タ領域６、第１コレクタ領域７、第２ベースコンタクト
領域３９の上部をカバーし、第１ベースコンタクト領域
形成予定領域、第２エミッタ領域形成予定領域、第２コ
レクタコンタクト領域形成予定領域に拡散窓を開口す
る。第２エミッタ領域形成予定領域、第２コレクタコン
タクト領域形成予定領域は紙面の奥に位置するため図示
されない。第１ベースコンタクト領域の開口部は、第１
プラグ領域４の内部に位置するように位置合わせされ
る。このレジスト膜を注入マスクとして，ｎ型の不純物
イオン（例えば７５Ａｓ＋など）を選択的にイオン注入
する。この後、レジスト膜を除去し、不活性ガス中で活
性化アニールをすることにより図６（ｎ）に示すよう
に、第１エミッタ領域６、第１コレクタ領域７、第１ベ
ースコンタクト領域９を形成する。図示を省略している
が、この活性化アニールにより同時に、第２ベースコン
タクト領域３９、第２エミッタ領域３６、第２コレクタ
コンタクト領域４４も形成される。このとき、先にドラ
イブインされた勾配ベース領域５は、第１エミッタ領域
６よりも深くドライブインされる。この結果、勾配ベー
ス領域５は、第１エミッタ領域６を包囲するように形成
される。即ち、勾配ベース領域５と第１エミッタ領域６
は、第１エミッタ領域６と勾配ベース領域５とを同一の
拡散マスクを使用してＤＳＡによって自己整合的に形成
するため、第１エミッタ領域６の縁部から図６（ｎ）中
で左右に延びる勾配ベース領域５の広がり幅は等しく、
かつ左右の方向に測ったそれぞれの不純物プロファイル
の勾配も等しくなっている。同様に図示を省略している
が、紙面の垂直方向でも対向する２方向の勾配ベース領
域５の広がり幅は等しくなる。更に、本発明の実施の形
態においては、平面パターン上において勾配ベース領域
５の端部が横方向拡散により第１コレクタ領域７の端部
に到達するように拡散深さが制御される。ただし、勾配
ベース領域５は必ずしも第１コレクタ領域７に到達する
必要はない。
たなレジスト膜を全面に塗布する。この新たなレジスト
膜に対してフォトリソグラフィー技術により第１エミッ
タ領域６、第１コレクタ領域７、第２ベースコンタクト
領域３９の上部をカバーし、第１ベースコンタクト領域
形成予定領域、第２エミッタ領域形成予定領域、第２コ
レクタコンタクト領域形成予定領域に拡散窓を開口す
る。第２エミッタ領域形成予定領域、第２コレクタコン
タクト領域形成予定領域は紙面の奥に位置するため図示
されない。第１ベースコンタクト領域の開口部は、第１
プラグ領域４の内部に位置するように位置合わせされ
る。このレジスト膜を注入マスクとして，ｎ型の不純物
イオン（例えば７５Ａｓ＋など）を選択的にイオン注入
する。この後、レジスト膜を除去し、不活性ガス中で活
性化アニールをすることにより図６（ｎ）に示すよう
に、第１エミッタ領域６、第１コレクタ領域７、第１ベ
ースコンタクト領域９を形成する。図示を省略している
が、この活性化アニールにより同時に、第２ベースコン
タクト領域３９、第２エミッタ領域３６、第２コレクタ
コンタクト領域４４も形成される。このとき、先にドラ
イブインされた勾配ベース領域５は、第１エミッタ領域
６よりも深くドライブインされる。この結果、勾配ベー
ス領域５は、第１エミッタ領域６を包囲するように形成
される。即ち、勾配ベース領域５と第１エミッタ領域６
は、第１エミッタ領域６と勾配ベース領域５とを同一の
拡散マスクを使用してＤＳＡによって自己整合的に形成
するため、第１エミッタ領域６の縁部から図６（ｎ）中
で左右に延びる勾配ベース領域５の広がり幅は等しく、
かつ左右の方向に測ったそれぞれの不純物プロファイル
の勾配も等しくなっている。同様に図示を省略している
が、紙面の垂直方向でも対向する２方向の勾配ベース領
域５の広がり幅は等しくなる。更に、本発明の実施の形
態においては、平面パターン上において勾配ベース領域
５の端部が横方向拡散により第１コレクタ領域７の端部
に到達するように拡散深さが制御される。ただし、勾配
ベース領域５は必ずしも第１コレクタ領域７に到達する
必要はない。
【００３１】（チ）第１エミッタ領域６、第１コレクタ
領域７、第１ベースコンタクト領域９、第２ベースコン
タクト領域３９、第２エミッタ領域３６、第２コレクタ
コンタクト領域４４等を形成する際に不活性ガス中でア
ニールすることにより、イオン注入用の窓として用いた
それぞれの拡散窓は、メタライゼーション用のコンタク
ト窓としてそのまま利用することが可能である。即ち、
これらの領域６、７、９、３９、３６、４４等を形成す
る際に拡散窓に露出したエピタキシャル成長層３４の表
面には酸化膜が形成されない。微量の酸素を含む雰囲気
の場合は薄い酸化膜が拡散窓中に形成されるが、スライ
トエッチで除去可能である。酸化膜８６の上に図７
（ｏ）に示すように、スパッタリング法又は電子ビーム
（ＥＢ）真空蒸着法等によりアルミニウム合金膜１０を
形成する。この上にレジスト膜を塗布し、フォトリソグ
ラフィー技術を用いて、レジスト膜をパターニングしメ
タライゼーション用マスクを形成する。このメタライゼ
ーション用マスクを用いて、アルミニウム合金膜１０を
ＲＩＥにより選択的にエッチングする。この結果、アル
ミニウム合金膜１０が図７（ｐ）に示すようにパターニ
ングされ、接続配線１２、第１エミッタ配線１１、第１
ベース配線１４、第２エミッタ配線４２、第２コレクタ
配線４１が形成される。その後、電極配線のパターニン
グに用いたフォトレジスト膜を除去する。そして、図示
を省略しているが、機械的損傷防止と、水分や不純物の
浸入の防止を目的とした膜厚６００ｎｍ〜１．５μｍ程
度のパッシベーション膜を第１エミッタ配線１１、第１
ベース配線１４、接続配線１２、第２エミッタ配線４
２、第２コレクタ配線４１上にＣＶＤ法により積層す
る。パッシベーション膜には、酸化膜、ＰＳＧ膜、ＢＰ
ＳＧ膜や窒化膜（Ｓｉ３Ｎ４膜）、あるいはこれらの複
合膜、更にはポリイミド膜などが利用される。
領域７、第１ベースコンタクト領域９、第２ベースコン
タクト領域３９、第２エミッタ領域３６、第２コレクタ
コンタクト領域４４等を形成する際に不活性ガス中でア
ニールすることにより、イオン注入用の窓として用いた
それぞれの拡散窓は、メタライゼーション用のコンタク
ト窓としてそのまま利用することが可能である。即ち、
これらの領域６、７、９、３９、３６、４４等を形成す
る際に拡散窓に露出したエピタキシャル成長層３４の表
面には酸化膜が形成されない。微量の酸素を含む雰囲気
の場合は薄い酸化膜が拡散窓中に形成されるが、スライ
トエッチで除去可能である。酸化膜８６の上に図７
（ｏ）に示すように、スパッタリング法又は電子ビーム
（ＥＢ）真空蒸着法等によりアルミニウム合金膜１０を
形成する。この上にレジスト膜を塗布し、フォトリソグ
ラフィー技術を用いて、レジスト膜をパターニングしメ
タライゼーション用マスクを形成する。このメタライゼ
ーション用マスクを用いて、アルミニウム合金膜１０を
ＲＩＥにより選択的にエッチングする。この結果、アル
ミニウム合金膜１０が図７（ｐ）に示すようにパターニ
ングされ、接続配線１２、第１エミッタ配線１１、第１
ベース配線１４、第２エミッタ配線４２、第２コレクタ
配線４１が形成される。その後、電極配線のパターニン
グに用いたフォトレジスト膜を除去する。そして、図示
を省略しているが、機械的損傷防止と、水分や不純物の
浸入の防止を目的とした膜厚６００ｎｍ〜１．５μｍ程
度のパッシベーション膜を第１エミッタ配線１１、第１
ベース配線１４、接続配線１２、第２エミッタ配線４
２、第２コレクタ配線４１上にＣＶＤ法により積層す
る。パッシベーション膜には、酸化膜、ＰＳＧ膜、ＢＰ
ＳＧ膜や窒化膜（Ｓｉ３Ｎ４膜）、あるいはこれらの複
合膜、更にはポリイミド膜などが利用される。
【００３２】本発明の実施の形態に係る半導体装置の製
造方法によれば、先に形成した勾配ベース領域５は第１
エミッタ領域６よりも深くドライブインされることか
ら、勾配ベース領域５は第１エミッタ領域６を隣接して
包囲するように形成される。そして、勾配ベース領域５
と第１エミッタ領域６とを同一の拡散マスクを使用して
自己整合的にＤＳＡによって形成するため、第１エミッ
タ領域６の縁部からの勾配ベース領域５の広がり幅は等
しく、かつ不純物プロファイルの勾配も等しくすること
が出来る。このため、従来の半導体装置の製造方法に比
べ簡略なプロセスで高集積化されたＢＪＴの形成が可能
になり、大幅なコストダウンが実現できる。
造方法によれば、先に形成した勾配ベース領域５は第１
エミッタ領域６よりも深くドライブインされることか
ら、勾配ベース領域５は第１エミッタ領域６を隣接して
包囲するように形成される。そして、勾配ベース領域５
と第１エミッタ領域６とを同一の拡散マスクを使用して
自己整合的にＤＳＡによって形成するため、第１エミッ
タ領域６の縁部からの勾配ベース領域５の広がり幅は等
しく、かつ不純物プロファイルの勾配も等しくすること
が出来る。このため、従来の半導体装置の製造方法に比
べ簡略なプロセスで高集積化されたＢＪＴの形成が可能
になり、大幅なコストダウンが実現できる。
【００３３】（その他の実施の形態）本発明は上記のよ
うな実施の形態によって記載したが、この開示の一部を
なす論述及び図面はこの発明を限定するものであると理
解すべきではない。この開示から当業者には様々な代替
実施の形態、実施例及び製造工程技術が明らかとなろ
う。
うな実施の形態によって記載したが、この開示の一部を
なす論述及び図面はこの発明を限定するものであると理
解すべきではない。この開示から当業者には様々な代替
実施の形態、実施例及び製造工程技術が明らかとなろ
う。
【００３４】例えば、上記実施の形態の説明においては
第１導電型をｐ型、第２導電型をｎ型として説明した
が、第１導電型をｎ型、第２導電型をｐ型としても良い
ことは勿論である。
第１導電型をｐ型、第２導電型をｎ型として説明した
が、第１導電型をｎ型、第２導電型をｐ型としても良い
ことは勿論である。
【００３５】また、素子分離領域４９を溝面絶縁膜９２
及び埋込絶縁膜９１からなる絶縁分離構造で説明した
が、接合分離構造でも構わない。
及び埋込絶縁膜９１からなる絶縁分離構造で説明した
が、接合分離構造でも構わない。
【００３６】また本発明は、パワーＩＣに限定されるも
のではなく、小信号用の論理集積回路でも構わない。そ
して、ＩＩＬ論理回路等の場合のように、対象とする集
積回路の回路構成に応じて素子分離領域を省略しても良
い。
のではなく、小信号用の論理集積回路でも構わない。そ
して、ＩＩＬ論理回路等の場合のように、対象とする集
積回路の回路構成に応じて素子分離領域を省略しても良
い。
【００３７】更に集積化する回路構成に応じて、第１埋
込領域２２及び第２埋込領域２３は共有して形成されて
も構わないし、同一半導体基板１上にそれぞれ別々に形
成されても構わない。また、第１プラグ領域４及び第２
プラグ領域４３は共有して形成されても構わないし、同
一半導体基板１上にそれぞれ別々に形成されても構わな
い。
込領域２２及び第２埋込領域２３は共有して形成されて
も構わないし、同一半導体基板１上にそれぞれ別々に形
成されても構わない。また、第１プラグ領域４及び第２
プラグ領域４３は共有して形成されても構わないし、同
一半導体基板１上にそれぞれ別々に形成されても構わな
い。
【００３８】更に、上記の実施の形態の説明において
は、Ｓｉ基板を用いる場合を説明したが、炭化珪素（Ｓ
ｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウムリン
（ＩｎＰ）等の他の半導体材料を用いても構わないこと
は勿論である。
は、Ｓｉ基板を用いる場合を説明したが、炭化珪素（Ｓ
ｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウムリン
（ＩｎＰ）等の他の半導体材料を用いても構わないこと
は勿論である。
【００３９】このように本発明はここでは記載していな
い様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的な範囲は上記の説明から妥当な特許
請求の範囲に係る発明特定事項によってのみ定められる
ものである。
い様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的な範囲は上記の説明から妥当な特許
請求の範囲に係る発明特定事項によってのみ定められる
ものである。
【００４０】
【発明の効果】本発明によれば、従来の横型ＢＪＴに比
較してベース幅Ｗｂを狭くして所望のコレクタ−エミッ
タ間耐圧（ＢＶceo）を得ることが出来る。
較してベース幅Ｗｂを狭くして所望のコレクタ−エミッ
タ間耐圧（ＢＶceo）を得ることが出来る。
【００４１】また、本発明によれば、横型ＢＪＴの占有
スペースを減少することが出来、半導体装置の集積度を
高めることが出来る。
スペースを減少することが出来、半導体装置の集積度を
高めることが出来る。
【００４２】更に、本発明によれば、集積化されたＢＪ
Ｔの電流増幅率を向上させることが出来る。
Ｔの電流増幅率を向上させることが出来る。
【００４３】更に、本発明によれば、従来の半導体装置
の製造方法に比べ簡略なプロセスで高集積化されたＢＪ
Ｔの形成が可能になり、大幅なコストダウンが実現でき
る。
の製造方法に比べ簡略なプロセスで高集積化されたＢＪ
Ｔの形成が可能になり、大幅なコストダウンが実現でき
る。
【図１】図１（ａ）は、本発明の実施の形態に係る半導
体装置の一部を示す等価回路図で、図１（ｂ）は、図１
（ａ）に対応した半導体装置の平面図である。
体装置の一部を示す等価回路図で、図１（ｂ）は、図１
（ａ）に対応した半導体装置の平面図である。
【図２】図２（ａ）は、図１（ｂ）のＡ−Ａ方向に沿っ
た断面図で、図２（ｂ）は、図１（ｂ）のＢ−Ｂ方向に
沿った断面図である。
た断面図で、図２（ｂ）は、図１（ｂ）のＢ−Ｂ方向に
沿った断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造工
程を示す工程断面図である（その１）。
程を示す工程断面図である（その１）。
【図４】本発明の実施の形態に係る半導体装置の製造工
程を示す工程断面図である（その２）。
程を示す工程断面図である（その２）。
【図５】本発明の実施の形態に係る半導体装置の製造工
程を示す工程断面図である（その３）。
程を示す工程断面図である（その３）。
【図６】本発明の実施の形態に係る半導体装置の製造工
程を示す工程断面図である（その４）。
程を示す工程断面図である（その４）。
【図７】本発明の実施の形態に係る半導体装置の製造工
程を示す工程断面図である（その５）。
程を示す工程断面図である（その５）。
【図８】図８（ａ）は、従来の横型ｐｎｐトランジスタ
を有する半導体装置の断面図で、図８（ｂ）は、対応す
る平面図である。
を有する半導体装置の断面図で、図８（ｂ）は、対応す
る平面図である。
１ 半導体基板 ３，３３ 第１ベース領域 ４ 第１プラグ ５ 勾配ベース領域 ６ 第１エミッタ領域 ７ 第１コレクタ領域 ９ 第１ベースコンタクト領域 １０ アルミニウム合金膜 １１ 第１エミッタ配線 １２ 接続配線 １４ 第１ベース配線 ２１ ｎ＋拡散領域 ２２ 第１埋込領域 ２３ 第２埋込領域 ３１ 一様ベース領域 ３２ ドリフト領域 ３４ エピタキシャル成長層 ３５ 第２ベース領域 ３６ 第２エミッタ領域 ３９ 第２ベースコンタクト領域 ４１ 第２コレクタ配線 ４２ 第２エミッタ配線 ４３ 第２プラグ ４４ 第２コレクタコンタクト領域 ４９ 素子分離領域 ５１，５２ レジスト膜 ７１ 素子分離溝 ８１，８２ 酸化膜 ８６ フィールド絶縁膜 ９１ 埋込絶縁膜 ９２ 溝面絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 BA22 BA27 BB01 BB02 BC08 BF03 BH01 BJ03 BN01 BP02 BP24 5F082 AA03 BA03 BA27 BA29 BA47 BC04 CA02 EA03 EA09 FA01 GA04
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に形成された第２導電型の第１埋込領
域と、 該第１埋込領域の上部に形成された前記第２導電型の一
様ベース領域と、 該一様ベース領域の表面から前記埋込領域に到達するよ
うに形成された第２導電型の第１プラグと、 前記一様ベース領域内に形成された前記第１導電型の第
１及び第２主電極領域と、 前記一様ベース領域内に前記第１主電極領域の底部及び
側面を包囲するように形成され不純物密度が前記第１主
電極領域から前記第２主電極領域に向かって低下するプ
ロファイルを有する前記第２導電型の勾配ベース領域と
を有する第１のトランジスタを具備し、前記一様ベース
領域と前記勾配ベース領域とで前記第１のトランジスタ
の第１ベース領域を構成することを特徴とする半導体装
置。 - 【請求項２】 前記半導体基板上に形成された前記第２
導電型の第２埋込領域からなる第３主電極領域と、 前記第２埋込領域の上部に形成された前記第２導電型の
ドリフト領域と、 該ドリフト領域内に形成された前記第１導電型の第２ベ
ース領域と、 前記第２ベース領域内に形成された前記第２導電型の第
４主電極領域とを有する第２のトランジスタとを更に具
備することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板上に第２導電型
の第１拡散領域を形成する工程と、 該第１拡散領域の上部に前記第２導電型のエピタキシャ
ル成長層を形成し前記第１拡散領域を第１埋込領域とす
る工程と、 前記第１埋込領域に到達するように前記エピタキシャル
成長層の表面から前記第２導電型の第１プラグを形成す
る工程と、 前記エピタキシャル成長層の表面から前記第１プラグ及
び前記第１埋込領域と離間して前記第２導電型の勾配ベ
ース領域を熱拡散により形成する工程と、 前記勾配ベース領域内に前記第１導電型の第１主電極領
域を形成する工程と、 前記エピタキシャル成長層の表面に前記第１主電極領域
から離間して前記第１導電型の第２主電極領域を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。 - 【請求項４】 前記エピタキシャル成長の前に、前記半
導体基板上に前記第２導電型の第２拡散領域を更に形成
する工程を更に具備し、 前記エピタキシャル成長により前記第２拡散領域を第３
主電極領域となる第２埋込領域とすることを特徴とする
請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記エピタキシャル成長層内の前記第２
埋込領域の上部に前記第１導電型の第２ベース領域を形
成する工程と、 該第２ベース領域内に前記第２導電型の第４主電極領域
を形成する工程とを更に具備することを特徴とする請求
項４記載の半導体装置の製造方法。 - 【請求項６】 前記勾配ベース領域と前記第１主電極領
域とを同一拡散窓を用いて形成することを特徴とする請
求項３〜５のいずれか１項記載の半導体装置の製造方
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128187A JP2002324846A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置及びその製造方法 |
| EP01125651A EP1253645A3 (en) | 2001-04-25 | 2001-10-26 | Lateral transistor having graded base region, semiconductor intergrated circuit and fabrication method thereof |
| US10/014,949 US6737722B2 (en) | 2001-04-25 | 2001-10-26 | Lateral transistor having graded base region, semiconductor integrated circuit and fabrication method thereof |
| TW090126948A TW530408B (en) | 2001-04-25 | 2001-10-30 | Lateral transistor having graded base region, semiconductor integrated circuit and fabrication method thereof |
| CNB011347562A CN1172377C (zh) | 2001-04-25 | 2001-11-09 | 具有分级基区的横向晶体管,半导体集成电路及制造方法 |
| KR1020010070984A KR20020083107A (ko) | 2001-04-25 | 2001-11-15 | 경사 베이스 영역을 갖는 횡형 트랜지스터, 반도체집적회로 및 그 제조방법 |
| US10/805,822 US7135364B2 (en) | 2001-04-25 | 2004-03-22 | Method of fabricating semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128187A JP2002324846A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324846A true JP2002324846A (ja) | 2002-11-08 |
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|---|---|---|---|
| JP2001128187A Pending JP2002324846A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置及びその製造方法 |
Country Status (6)
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|---|---|
| US (2) | US6737722B2 (ja) |
| EP (1) | EP1253645A3 (ja) |
| JP (1) | JP2002324846A (ja) |
| KR (1) | KR20020083107A (ja) |
| CN (1) | CN1172377C (ja) |
| TW (1) | TW530408B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310418A (ja) * | 2005-04-27 | 2006-11-09 | Hitachi Ltd | 半導体装置 |
| JP2010040611A (ja) * | 2008-07-31 | 2010-02-18 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| KR101010439B1 (ko) * | 2008-11-05 | 2011-01-21 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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