JPH11330082A

JPH11330082A - 半導体装置

Info

Publication number: JPH11330082A
Application number: JP10137131A
Authority: JP
Inventors: Takashi Yamada; 田敬山; Hideaki Arai; 居英明新; Makoto Yoshimi; 見信吉; Tomoaki Shino; 智彰篠; Kazumi Ino; 納和美井; Shigeru Kawanaka; 中繁川; Tsuneaki Fuse; 施常明布; Sadayuki Yoshitomi; 富貞幸吉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-05-19
Filing date: 1998-05-19
Publication date: 1999-11-30
Also published as: US20010054746A1; US6376897B2

Abstract

(57)【要約】【課題】ベース抵抗を増加させることなく、真性べー
ス幅の縮小して極めて良好な高周波特性を得ることがで
きるバイポーラトランジスタとしての半導体装置を提供
することを目的とする。【解決手段】絶縁層の上にエミッタ領域と真性ベース
領域とコレクタ領域とが隣接して配置され、真性ベース
領域とコレクタ領域とがそれぞれ基板面に対して上方に
突出した凸状部を有するように形成する。さらに、この
凸部の幅を真性ベース領域の幅よりも広くする。これら
の特徴により、ベース抵抗を低減して優れた高周波特性
を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
る。より具体的には、本発明は、絶縁性基板上のＳＯＩ
（Silicon on Insulator）層などの半導体薄膜を用いて
形成される横型（ラテラル）のバイポーラ型の半導体装
置に関する。

【０００２】

【従来の技術】ＳＯＩ層を用いて形成されたバイポーラ
型トランジスタ（以下、「ＢＪＴ」と略す。）は、バル
クシリコン基板に形成されたものと比較して浮遊容量が
低いために、高速動作が期待できる。このようなＢＪＴ
を開示した文献としては、例えば、Ｊ．Ｃ．Ｓｔｕｒｍ
らによりＩＥＥＥＥＤＬ−８、Ｎｏ．３、ｐｐ．１０
４、１９８７に報告されたものを挙げることができる。

【０００３】図３６は、このＢＪＴの概略構造を表す断
面図である。同図のＢＪＴは、シリコン基板１の上に積
層された絶縁膜２の上に形成されている。すなわち、絶
縁膜２の上には、ｎ⁺型のコレクタ領域６７、ｐ型の真
性ベース領域６３、ｎ⁺型のエミッタ領域６８がこの順
序に隣接して設けられている。また、真性ベース領域６
３の上には、電極とのコンタクトを確保するためのｐ⁺
型外部ベース領域６３₂が設けられている。

【０００４】この構造の製造方法を概説すると以下の如
くである。すなわち、まず、絶縁膜２の上に、ｐ⁺型層
６３₂ の表面付近までの層厚を有する初期シリコン層を
形成し、全体を真性ベース領域６３の不純物濃度にドー
ピングする。次に、その表面をｐ⁺型にドーピングし、
ベース領域部に厚い絶縁膜を形成して、この膜をマスク
として、エミッタとコレクタの領域をｐ⁺型層がなくな
るまでエッチングして薄膜化する。さらに、この厚い絶
縁膜をマスクとして、エミッタとコレクタ領域にｎ型不
純物を選択的にイオン注入によりドーピングする。

【０００５】図３６の構造においては、真性ベース領域
６３への電位を、その上に積層させた外部ベース領域６
３₂ を介して供給する。これにより、エミッタ面積を十
分に確保してしかるべき動作電流を確保するために、図
面の紙面に対して垂直方向に素子の長さを増加させたと
しても、ｐ⁺型領域上もしくは紙面垂直方向の端に形成
された（図示せず）ｐ⁺型層へのベースコンタクトから
の電位は、低抵抗なｐ⁺型層を介してｐ型層まで低抵抗
でつたわるため、ベースの寄生抵抗が低く従って遮断周
波数（ｆｔ）などの高周波特性に優れたＢＪＴが期待で
きた。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うなＢＪＴでは、さらに素子特性を改善することが困難
であるという問題があった。すなわち、高い電流増幅率
を得たり、キャリアの走行時間を削減してｆｔが数１０
Ｇ（ギガ）Ｈｚ以上の高い周波数特性を得るためには、
真性ベース領域６３の幅（エミッタ〜コレクタ方向の間
隔）を、０．１μｍ程度以下に縮小する必要がある。

【０００７】この時、この幅は、フォトリソグラフィの
限界寸法で制限されて十分に縮小できない。また、縮小
できたとしても、その上部のｐ⁺型領域の幅も狭くせざ
るを得ないために、真性ベース領域６３からベースコン
タクトまでの外部ベース領域６３₂ の抵抗が増大してし
まい、十分な周波数特性が得られないという問題があっ
た。

【０００８】一方、やはり上部からべース電位を与える
構造を開示した文献として、Ｇ．Ｇ．Ｓｈａｈｉｄｉら
によりＩＥＤＭＴｅｃｈ．Ｄｉｇ．、ｐｐ．６６３、
（１９９１）において報告されたものがある。図３７
は、この構造によるＢＪＴを表す概略断面図である。こ
のＢＪＴの特徴は、べースｐ型領域から上方向への電極
の引出しをｐ型ポリ（多結晶）シリコン（側壁ポリシリ
コン）で行い、低抵抗のｐ⁺型ポリシリコンに繋いでい
る点にある。また、このｐ⁺型ポリシリコンは、ｎ^-型の
コレクタ領域に対して絶縁膜を介して設けられている。

【０００９】しかしながら、本構造では、多結晶シリコ
ンを用いてべース電極の引出しを行っているため、単結
晶シリコンを用いた場合と較べて抵抗が高くなってしま
う。さらに、真性べース幅を薄く出来ないという問題が
あり、高周波特性に限界があった。具体的には、ｎ⁺型
エミッタ領域あるいはｎ^-型コレクタ領域とベース領域
との接合部に生じる空乏層が結晶性の乱れた側壁ポリシ
リコンに差しかかるとキャリアの発生や再結合成分が増
大してしまう。このため、電流増幅率の低下や消費電力
の増大を招く。このような問題を抑制するためには、側
壁ポリシリコンの幅よりもベース幅を両側に広げて形成
する必要がある。従って、高周波特性の向上のためにベ
ース幅を狭くするためには、それよりも細い側壁ポリシ
リコンを形成する必要があり、ベース引出し抵抗が増大
し、高周波特性を十分に改善することができなかった。

【００１０】ちなみに、これは、ベース引出しをポリシ
リコンではなくエピタキシャル成長した単結晶シリコン
とすることにより解消できる可能性もあるが、この場合
も、製造コストが上昇したり、ベース領域とエピタキシ
ャル膜との界面には特にエピタキシャル膜のエッジにお
いて、どうしても結晶の乱れが存在するために、ポリシ
リコンの場合と同様の問題が生じてしまう。

【００１１】以上詳述したように、従来の上方向へべー
スを引出すＢＪＴでは、いずれも真性べース幅の縮小に
対して、リソグラフィ的に加工が困難であったり、外部
ベース抵抗もそれとともに増大したり、多結晶シリコン
などの引出し部での特性劣化が生じたりする問題があ
り、十分に高い特性が得られなかった。

【００１２】本発明はかかる課題の認識に基づいてなさ
れたものである。すなわち、その目的は、ベース抵抗を
増加させることなく、真性べース幅の縮小して極めて良
好な高周波特性を得ることができるバイポーラトランジ
スタとしての半導体装置を提供することにある。

【００１３】

【課題を解決するための手段】すなわち、本発明の半導
体装置は、絶縁層と、前記絶縁層の主面上に選択的に設
けられた半導体層と、を備え、前記半導体層は、第１導
電型のコレクタ領域と、第１導電型のエミッタ領域と、
前記コレクタ領域と前記エミッタ領域とに挟まれた第２
導電型の真性ベース領域と、を前記絶縁層の前記主面上
に隣接して有し、前記半導体層は、さらに、前記コレク
タ領域の少なくとも一部分と前記真性ベース領域の少な
くとも一部分とを含んだ領域において、前記絶縁層の前
記主面に対して垂直上方に突出してなる凸状部を有し、
前記凸状部は、その先端付近に、前記真性ベース領域よ
りも高い不純物濃度を有する第２導電型の外部ベース領
域を有し、前記凸状部は、さらに、その側面に沿って、
前記真性ベース領域と前記外部ベース領域とを接続する
第２導電型のベース引出し領域を有することを特徴と
し、ベース抵抗の増加を防ぎつつ、ベース幅を縮小して
高周波特性を改善することができる。

【００１４】ここで、前記エミッタ領域から前記コレク
タ領域に向かう方向にみた前記外部ベース領域の幅は、
前記エミッタ領域から前記コレクタ領域に向かう方向に
みた前記真性ベース領域の幅よりも大きいものとして構
成されていることを特徴とし、ベース幅を縮小しても十
分に低いベース抵抗を維持することができるようにな
る。

【００１５】また、前記凸状部は、その前記コレクタ領
域側の側面が、前記半導体装置の活性動作において前記
真性ベース領域から前記コレクタ領域内に延びて形成さ
れる空乏層の先端と略一致するものとして構成されてい
ることを特徴とし、外部ベース領域とコレクタ領域との
間の寄生接合容量を抑制して高周波特性を顕著に改善す
ることができる。

【００１６】また、前記突状部は、その側面の下端が、
前記半導体装置の活性動作において前記外部ベース領域
から前記絶縁層の方向に向かい前記コレクタ領域内に延
びて形成される空乏層の先端と略一致するものとして構
成されていることを特徴とし、寄生容量を低減しつつ、
コレクタ電流の電流経路を確保してコレクタ抵抗を低く
維持することができる。

【００１７】さらに、前記コレクタ領域は、前記真性ベ
ース領域と隣接して設けられ第１の不純物濃度を有する
第１のコレクタ領域と、前記第１のコレクタ領域に隣接
し前記第１の不純物濃度よりも高い第２の不純物濃度を
有する第２のコレクタ領域とを有し、前記半導体装置の
活性動作において前記外部ベース領域から延びる空乏層
の先端が前記第１のコレクタ領域と前記第２のコレクタ
領域との接合部と略一致するものとして構成され、コレ
クタ抵抗を低く維持しつつベース広がり効果を抑制して
高周波特性を改善し、且つコレクタ耐圧も高く維持する
ことができる。さらに具体的には、本発明に係る半導体
装置は、１Ｅ１８ｃｍ^-3程度の第２導電型の不純物濃度
を有するべース引出し領域と、１Ｅ１７ｃｍ^-3程度の第
１導電型の不純物濃度を有する領域が接して設けられ、
コレクタ領域においては電流密度が高くなる部分に１Ｅ
１８〜１Ｅ１９ｃｍ^-3程度の第１導電型の不純物濃度を
有する領域を持つことを特徴とする。

【００１８】または、本発明に係る半導体装置は、１Ｅ
１７ｃｍ^-3程度の第１導電型の不純物濃度を有するコレ
クタ領域において、そのべース領域側にコレクタ領域の
不純物濃度より低い第１導電型の不純物濃度を有する領
域を設け、コレクタ領域内に第１導電型の多数キャリア
が誘起されるように支持基板の電位を与えることを特徴
とする。

【００１９】さらに、本発明に係る半導体装置は、前記
凸状部の上に多結晶シリコンなどのバッファ層を積層
し、このバッファ層を介して第２導電型の不純物を導入
することにより前記外部ベース領域を形成することによ
り、シリコン層中への延びが浅く急峻な不純物プロファ
イルを実現することができ、初期シリコン層厚が薄くて
も、コレクタ領域を確保しつつ高い濃度の外部ベース領
域を得ることができる。

【００２０】

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態について説明する。

【００２１】図１は、本発明の半導体装置の基本的な要
部の構造を表す概略図である。すなわち、同図（ａ）は
その要部平面図であり、同図（ｂ）はそのＡ−Ａ’線断
面図である。本発明のＢＪＴの平面パターンとしては、
同図（ａ）に示したような十字型のものが挙げられる。
この構造は、同図に示したように、ＳＯＩ基板のように
少なくとも下層にＳｉＯ_２などの絶縁膜が形成されてい
る基板上において、「横腕部」と「縦腕部」のＳＯＩ層
が交差したものとして構成されている。具体的には、ｎ
⁺型エミッタ領域、ｐ型真性べース領域、ｎ^-型コレクタ
領域、ｎ⁺型外部コレクタ領域がこの順序に隣接して設
けられた「横腕部」と、ｐ⁺型外部ベース領域が形成さ
れた「縦腕部」とが形成されている。

【００２２】図１に示したＢＪＴの特徴は、まず、「横
腕部」を構成するｐ型真性ベース領域とｎ^-型コレクタ
領域とがそれぞれ基板面に対して上方に突出した凸状部
を有することである。さらに、この凸部の幅Ｐが真性ベ
ース領域の幅Ｗよりも広いことである。これらの特徴に
より、後に詳述するように、ベース幅Ｗを縮小しつつベ
ース抵抗を低減して優れた高周波特性を実現することが
できる。ここで、図１においては、凸状部の上のｐ⁺領
域は凸状部の幅全体に渡って形成されているが、べース
抵抗に支障がなければ凸状部の幅Ｐよりも狭い幅であっ
ても構わない。この場合、凸状部の幅は、単にリソグラ
フィ技術の最小幅で決定されたり、あるいは後工程でエ
ミッタ領域やべース領域へのイオン注入を行う際に、凸
状部の片側の薄膜領域に注入するにあたり、この凸状部
の上にレジスト・マスクを形成するリソグラフィ技術の
精度などで決定されることになる。

【００２３】図１に表したものが本発明の半導体装置の
基本的な構成である。次に、本発明の半導体装置の構成
の具体例について説明する。図２は、本発明の半導体装
置の第１の具体例を表す概略図である。すなわち、同図
（ａ）は、その要部の平面パターンを表す平面図であ
り、同図（ｂ）はそのＡ−Ａ’線断面図、同図（ｃ）は
そのＢ−Ｂ’線断面図である。本具体例のＢＪＴも、半
導体基板１の上に積層された埋め込み酸化膜２の上に形
成されている。同図（ｂ）を用いてその構造を概説する
と、埋め込み酸化膜２の上には、ｎ型のエミッタ領域１
２、ｎ⁺型のエミッタ領域１１、真性ベース領域１０、
コレクタ領域４、外部コレクタ領域１３がこの順序に隣
接して設けられている。また、凸状部が形成され、その
先端付近には、ｐ⁺型の外部ベース領域９が形成されて
いる。この外部ベース領域９と真性ベース領域１０と
は、凸状部の側面に沿って形成されたｐ型のベース引出
し領域９’によって接続されている。また、外部ベース
領域９の上には、バッファ層６、第１のマスク材７、第
２のマスク材８がこの順に積層されている。

【００２４】一方、同図（ｃ）に示したように、ベース
領域は、ｐ⁺型の外部ベース領域５を介して電極に接続
されている。

【００２５】さらに、全体が層間絶縁膜１４により保護
され、所定の配線１６が設けられている。

【００２６】本具体例の特徴は、「横腕部」のＳＯＩ層
に形成された凸状部の上にｐ型不純物を含むバッファ層
６を形成し、ｐ⁺型の外部ベース領域９をこのバッファ
層からの拡散によって形成している点である。このバッ
ファ層としては、ポリシリコンやアモルファス（非晶
質）シリコンなどの半導体や、シリサイドなどの金属、
あるいはＢＳＧ（boron silicate glass）などの絶縁物
あるいはそれらの複合膜も用いることができる。以下で
は、ポリシリコンを用いた場合を例に挙げて説明する。
このｐ⁺型外部ベース領域９の形成方法としてはポリシ
リコンにボロン（Ｂ）をイオン注入し、後の熱工程によ
って所望の深さまで拡散させる方法を挙げることができ
る。この時、ポリシリコンを用いることで、深さ方向に
浅くて且つ濃度が高いｐ⁺型領域を形成できる。

【００２７】図３は、深さ方向の不純物濃度プロファイ
ルを表すグラフ図である。すなわち、同図（ａ）は、シ
リコンからなるＳＯＩ層の上に１００ｎｍのポリシリコ
ンからなるバッファ層を積層し、膜厚２０ｎｍの酸化膜
を介してＢＦ_２ ⁺を加速電圧１５ＫｅＶ、ドーズ量５Ｅ
１５ｃｍ^-2の条件でイオン注入し、８００℃で６０分間
の熱工程により拡散させた時の、イオン注入直後と拡散
後のボロンのプロファイルを示す。また、同図（ｂ）
は、比較のために、ポリシリコンバッファ層を設けず
に、膜厚２０ｎｍの酸化膜を介してＳＯＩシリコン層中
に同条件でイオン注入し拡散した場合のプロファイルを
示す。

【００２８】図３（ｂ）をみると、ポリシリコンバッフ
ァ層を設けない場合には、イオン注入直後において既に
ボロンのプロファイルに「すそ引き」が生じていること
が分かる（同図の矢印Ａ）。これは、チャネリングによ
るものである。そして、この「すそ引き」は、熱工程後
においても完全には解消していない（同図の矢印Ｂ）。
このようなボロンの「すそ引き」が生ずると、その下層
の真性ベース領域やコレクタ領域に影響を与えないよう
にするために、外部ベース領域の層厚を厚く設計する必
要がある。しかも、このような「すそ引き」の部分は、
ボロンの濃度が十分に高くないために、抵抗が比較的高
い。その結果として、外部ベース領域の抵抗を十分に低
減することができない。

【００２９】これに対して、ポリシリコンバッファ層を
設けると、このような「すそ引き」が解消されて、同図
（ａ）に示したように極めて急峻なプロファイルが実現
されていることがわかる。さらに、高濃度のボロンは、
通常は、熱工程によって深く拡散して拡がってしまい、
また、そのプロファイルの傾斜も比較的、なだらかなも
のとなってしまう（同図（ｂ）の破線）のに対して、ポ
リシリコンバッファ層を設けた場合には、ポリシリコン
バッファ層中において均一な高い濃度を維持し、ＳＯＩ
シリコン層の中では「すそ引き」が無く、浅くて極めて
急峻なプロファイルを形成している。このために、真性
ベース領域から上方向への外部ベース領域の引出し長さ
を短くすることが可能となり、べース抵抗を顕著に低減
することができる。

【００３０】また、「すそ引き」やＳＯＩシリコン層中
への絶対的な拡散距離を抑制することができるため、Ｓ
ＯＩ層の層厚を薄くした場合であってもコレクタ領域を
しっかりと確保することができ、また、コレクタ抵抗の
増大やカーク効果の発生を抑制できる。

【００３１】なお、バッファ層６、第１のマスク材７、
及び第２のマスク材８は、製造工程の途中で除去しても
良い。

【００３２】次に、図２のＢＪＴの製造方法について説
明する。図４〜図１２は、図２に示したＢＪＴの製造方
法を表す要部工程断面図である。ここで、各図（ａ）は
その概略平面図、各図（ｂ）はそのＡ−Ａ’線概略断面
図、各図（ｃ）はそのＢ−Ｂ’線概略断面図である。本
発明のＢＪＴの製造にあたっては、まず、図４に示した
ように、ｎ−型のコレクタ領域を形成する。具体的に
は、半導体基板１と埋め込み酸化膜２とＳＯＩ層３とが
積層されてなるＳＯＩウェーハの表面に、レジストなど
によりマスク２００を形成する。そして、このマスク２
００の開口を介して、Ｐ（りん）やＡｓ（砒素）などの
ｎ型不純物をイオン注入することにより、ＳＯＩシリコ
ン層３の一部を一様な濃度のｎ^-型コレクタ領域４とす
る。

【００３３】なお、図４では、最終的にｎ^-コレクタ領
域４となる部分にのみ選択的に不純物を注入している。
しかし、この部分の不純物濃度は、１Ｅ１７ｃｍ^-2程度
でベース領域やエミッタ領域と比べて桁違いに低いた
め、ＳＯＩ層３の全面にイオン注入しても構わない。

【００３４】次に、図５に示したように、外部ベース領
域５を形成する。具体的には、ＳＯＩ層３の上に所定の
開口パターンを有するマスク２１０を形成し、埋め込み
酸化膜２まで届くような条件でボロン（Ｂ）をイオン注
入する。このイオン注入の目的は、「縦腕部」において
後工程で形成される上層のＰ⁺型領域とその下のｎ−型
コレクタ領域４との間の空乏層容量を消滅させることに
ある。ただし、このようにすると深さ方向にこのｐ⁺型
領域５とｎ^-型コレクタ領域４との接合が形成されるの
で、これらの寸法の関係によっては、形成しない方が容
量を低下できる場合もあり、この外部ベース領域５の形
成は、必ずしも必要ではない。

【００３５】次に、図６に示したように、バッファ層と
してのポリシリコン層６を堆積したのち、イオン注入に
よりボロン（Ｂ）をドーピングする。さらに、後工程で
「横腕部」の形状を規定するための第１のマスク材７を
ポリシリコン層６の表面に堆積し、これをレジストマス
ク２２０で選択的に覆ってエッチングすることにより、
「横腕部」の形状に加工する。第１のマスク材７として
は、例えばＣＶＤ法による膜厚２０ｎｍの酸化膜とその
上にＣＶＤ法によって堆積した膜厚２０ｎｍの窒化膜と
の積層膜を用いることができる。

【００３６】次に、図７に示したように、後工程で「縦
腕部」の形状を規定する第２のマスク材８を堆積し、こ
れを、レジストマスク２３０を用いて選択的にエッチン
グすることにより、「縦腕部」の形状に加工する。第２
のマスク材８としては、例えばＣＶＤ法による膜厚３０
０ｎｍの酸化膜を用いることができる。

【００３７】次に、図８に示したように、第１のマスク
材７と第２のマスク材８とをマスクとして、その下のＳ
ＯＩシリコン層３をエッチングして、十字型の島状の領
域にパターニングする。エッチング方法としては、シリ
コンをエッチングするためのＲＩＥ（Reactive Ion Etc
hing）を挙げることができる。

【００３８】次に、図９に示したように、凸状部の加工
を行う。この加工方法としては各種の方法が考えられる
が、ここではＲＩＥを用いる場合について説明する。す
なわち、まず、第２のマスク材８で覆われた領域以外の
部分の第１のマスク材７を酸化膜と窒化膜をエッチング
するＲＩＥ法により除去する。このように除去された部
分では、ＳＯＩシリコン層３の上のポリシリコン層６が
露出した状態となる。このとき、「縦腕部」の第２のマ
スク材８も、ある程度エッチングされるが、その膜厚を
予め厚くすることにより、例えば、２００ｎｍ程度は残
すことができる。また、埋め込み絶縁膜２も多少エッチ
ングされるが特に問題はない。

【００３９】続いて、露出したポリシリコン層６とその
下のＳＯＩシリコン層３とを所望の深さまでエッチング
する。エッチングの深さは、少なくともポリシリコン層
６からｎ^-型コレクタ領域４へと伸びて形成されるｐ^-型
領域９よりも深くエッチングすることが必要である。ｐ
^-型領域９の厚みは、熱処理温度を８００℃程度に下げ
ることによって５０ｎｍ程度に抑えることも可能であ
る。その場合には、エッチング深さのばらつきも見込ん
で、ＳＯＩ層を８０ｎｍ程度エッチングすれば良い。こ
のようにして、本発明の特徴のひとつであるＳＯＩシリ
コン層の凸状部を形成することができる。

【００４０】次に、図１０に示したように、真性ベース
領域１Ｏとｎ⁺型エミッタ領域１１を形成する。これら
の領域は、基本的には「横腕部」に不純物をイオン注入
することにより形成することができる。このとき、真性
ベース領域１０のベース幅を制御するために、ベースの
イオン注入の後、「縦腕部」の側壁にスペーサ１２を形
成してから、エミッタのイオン注入を行うと良い。

【００４１】ここで、横方向の拡散によって形成された
真性ベース領域１０と凸状部のｐ⁺型外部ベース領域９
とを電気的に接続する必要がある。本発明で凸状部の形
成に用いるＲＩＥエッチングによれば、凸状部の側面
（図中の矢印Ｃ）が必ずしも垂直でなく、エッチング条
件などによっては所定の傾斜を有するように形成される
ので、この斜面部にもベースの不純物がイオン注入され
てｐ型ベース引出し領域９’を形成するために、両者を
接続することができる。または、真性ベース領域１０と
凸状部の外部ベース領域９とを接続するために、この凸
状部の側面に対して、斜め方向からイオン注入を追加注
入してベース引出し部９’を形成しても良い。

【００４２】具体的な製造手順の一例を以下に説明す
る。まず、熱拡散やＣＶＤ法により、露出したＳＯＩシ
リコン層の表面に５ｎｍ程度の酸化膜を形成したのち、
ボロンをイオン注入してベース領域を形成する。このと
きのレジストパターンとしては、後のエミッタの場合と
同様に、凸状部に対して、エミッタ側の領域が開口され
るようなパターンとなる。

【００４３】次に、必要に応じて熱工程やＣＶＤ法によ
るバッファ絶縁膜の堆積を行った後、ＣＶＤ法によりポ
リシリコン層を堆積し、ＲＩＥ法でエッチバックするこ
とによって凸状部の側面に側壁スペーサ１２を形成す
る。ここで堆積するポリシリコンの層厚はベース幅にほ
ぼ相当することから、例えば１００ｎｍ程度とすること
が望ましい。その後、砒素（Ａｓ）をイオン注入してｎ
⁺型エミッタ領域１１を形成する。不純物濃度は、ベー
ス領域１０が５Ｅ１８ｃｍ^-2程度で、エミッタ領域１１
が５Ｅ２０ｃｍ^-2程度であり、エミッタ領域の濃度の方
が２桁程度高いので、エミッタ領域に注入されるｐ型の
不純物は、補償されて完全なｎ⁺型領域が得られる。

【００４４】ここで、図１０では、エミッタ領域のイオ
ン注入時に、エミッタ側のＳＯＩ層がレジストマスク２
４０Ｂにより覆われている。これは、エミッタ領域１１
を形成するために高濃度にｎ型不純物を注入するとＳＯ
Ｉ層全体がアモルファス化し、後の熱工程で再結晶化す
る際に、単結晶の核がなくなることにより、シリコン層
が高抵抗化することを極力抑制するためである。つま
り、レジストマスク２４０Ｂにより覆うことにより、こ
の部分のＳＯＩ層がアモルファス化して高抵抗になるこ
とを防ぎ、且つ、アモルファス化したエミッタ領域１１
がその両側の単結晶領域から再結晶化しやすくなるよう
にすることができる。このようにして、エミッタの高抵
抗化を効果的に抑制することができる。

【００４５】ここで、膜の深さ方向をなるべく全体的に
バイポーラとして有効に作用させるために、深さ方向に
対して一様な濃度を維持したイオン注入を実施すること
が望ましい。

【００４６】次に、図１１に示したように、ｎ⁺型の外
部エミッタ領域１２とｎ⁺型の外部コレクタ領域１３を
形成する。具体的には、レジストマスク２５０を形成し
てその開口を介してＡｓやＰなどのｎ型不純物のイオン
注入を行う。ここで、イオン注入にともなってＳＯＩ膜
全体がアモルファス化することを防ぐために、表面付近
に濃度ピークを有するような浅めのイオン注入とするこ
とが望ましい。

【００４７】なお、ポリシリコン側壁スペーサ１２は、
この工程の前にＣＤＥ（Chemical Dry Etching）法など
により除去している。この後、所望の層間絶縁膜１４を
形成し、コンタクト開口１５Ｃ、１５Ｅを開口して、配
線１６を形成することによりＢＪＴが完成する。

【００４８】前述した具体例では、バッファ層としてポ
リシリコンを用いているが、さらにベース抵抗を低下す
るためにポリシリコン層の上にシリサイド膜などの低抵
抗材料を積層しても良い。あるいは、図１２に示したよ
うに、第１層間絶縁膜１４’を堆積した後に、ＣＭＰ
（Chemical Mechanical Polishing）法などにより凸状
部の表面が露出するまで絶縁膜１４’をエッチングし、
その後サリサイド工程を導入しても良い。また、ポリシ
リコンなどの堆積や、ｐ⁺型領域のためのイオン注入を
この段階で実施しても良い。さらに、この場合には、イ
オン注入後の熱工程を必要最小限にできるために、ポリ
シリコンを使わずに素子を形成しても構わない。このよ
うに、後で凸状部へのドーピングや配線を形成するプロ
セスでは、予め形成する凸状部の突出量を必要最低限に
できるため、凸状部の高さやそれ以外のＳＯＩ層の層厚
の制御もより精密に行うことができるようになる。

【００４９】次に、本発明の半導体装置の第２の具体例
について説明する。図１３（ａ）は、本発明のＢＪＴの
要部断面図であり、図１のＡ−Ａ’線断面図に対応する
ものである。この具体例の特徴は、凸状部のコレクタ側
の側面が、真性ベース領域１０からコレクタ領域４に対
して延びる空乏層の先端とほぼ一致するようにした点に
ある。すなわち、ＢＪＴを活性動作すなわちバイポーラ
動作させると、真性ベース領域１０からコレクタ領域４
に対して空乏層が延びる。この空乏層の幅をＤとした時
に、凸状部の幅Ｐは、真性ベース領域１０の幅Ｗと、空
乏層の幅Ｄとの加え合わせた幅に設定した点にある。こ
れによって、ベース・コレクタ間の寄生容量を最小化す
ることができる。すなわち、図１３（ｂ）に例示したよ
うに、凸状部の幅Ｐがこれよりも広いと、矢印Ｃで示し
た部分においてｐ＋型領域９から下方向に伸びる空乏層
により、余分な接合容量が形成されてしまう。これに対
して、本具体例によれば、同図（ａ）に示したように、
ｐ⁺型領域９からコレクタ領域４に対して伸びる空乏層
を実質的に解消することができ、寄生容量を低下させて
高周波特性を顕著に改善することができる。

【００５０】次に、本発明の半導体装置の第３の具体例
について説明する。図１４（ａ）及び（ｂ）は、本発明
のＢＪＴの要部概念図であり、それぞれ図１の平面図及
びＡ−Ａ’線断面図に対応するものである。この具体例
は、ｐ⁺型領域９及び５とｎ⁺型外部コレクタ領域１３と
の位置関係に特徴を有する。すなわち、図１４（ａ）に
示したように、ｐ⁺型領域５から外部コレクタ領域１３
までの実効距離（Ａ）が、真性べース領域１０と外部コ
レクタ領域１３との間の距離（Ｂ）と同程度か、それよ
りも長くなるように設定する。これは、例えば、図１４
（ａ）にあるように、横腕部をコレクタｎ^-型領域にお
いて広げ、外部コレクタ領域１３の幅を狭めることで達
成できる。同様に、図１４（ｂ）においても、ｐ⁺型領
域９から外部コレクタ領域１３までの実効距離（Ａ）
が、真性べース領域１０と外部コレクタ領域１３との間
の距離（Ｂ）と同程度となるように設定する。これは、
例えば、凸状部の高さとｐ⁺型領域の層厚とを調節する
ことにより実現できる。

【００５１】ＢＪＴにおいては、素子の耐圧はベース・
コレクタ間の耐圧で決定される場合が多い。ベース・コ
レクタ間の耐圧を決定しているのは、コレクタ領域の濃
度や図中に符合Ｂで示した実効距離である。すなわち、
コレクタ濃度が低い程、また、距離Ｂが長い程、耐圧は
高くなる傾向がある。これに対して、本発明において
は、ｐ⁺型領域５、９に対してベースを取り出している
ために、符合Ａで示した電流経路が派生する。従って、
このＡの経路に起因して耐圧が低下しないように、その
実効距離を経路Ｂ以上とすることが望ましい。このよう
な素子設計により、ベース・コレクタ間の耐圧を低下さ
せることなく、ベース抵抗を低下させ高周波特性の良好
なＢＪＴを実現することができる。次に、本発明の半導
体装置の第４〜第６の具体例について説明する。図１５
は、本発明のＢＪＴの第４の具体例の要部概念図であ
り、図１のＡ−Ａ’線断面図に対応するものである。図
１６は、本発明のＢＪＴの第５の具体例の要部概念図で
あり、図１のＡ−Ａ’線断面図に対応するものである。
図１７は、本発明のＢＪＴの第６の具体例の要部概念図
であり、図１の要部平面図に対応するものである。これ
らの図面の具体例は、いずれもコレクタ領域での電流の
集中を抑制し、いわゆるカーク効果による高周波特性の
劣化を防ぐようにしたことを特徴とする。まず、図１５
の具体例においては、ＢＪＴを活性動作させた時に凸状
部のｐ⁺型領域９から下に伸びる空乏層の先端位置（同
図の矢印）が、凸状部の側面の下端、すなわち外部コレ
クタ領域１３の表面の高さと同程度となるように形成さ
れている。このようにすれば、空乏層が伸びすぎてコレ
クタ電流の経路が塞がれるという問題を解消することが
できる。また、図１６では、エミッタ側の層厚Ａに対し
てコレクタ側の層厚Ｂを厚くすることによって同様に、
コレクタ電流の経路を確保することができる。さらに、
図１７においては、平面パターン的にみて、コレクタ側
のパターン幅をエミッタ側に対して広げるように構成さ
れている。これらの具体例によれば、コレクタ電流の経
路を確保し、素子抵抗の増加を抑制することができる。
なお、これら具体例は、組み合わせて実施しても良い。

【００５２】次に、本発明の半導体装置の第７〜第９の
具体例について説明する。図１８〜図２０は、それぞれ
本発明の第７〜第９の具体例のＢＪＴの要部概念図であ
り、いずれも図１のＡ−Ａ’線断面図に対応するもので
ある。これらの具体例は、いずれもエミッタ領域とベー
ス領域の不純物プロファイルを制御して高性能化を実現
するものである。

【００５３】まず、図１８に示したＢＪＴにおいては、
ＳＯＩ層の厚さ方向の全体に渡って一様なバイポーラ動
作を起こさせるために、真性ベース領域１０とエミッタ
領域１１の厚さ方向の濃度プロファイルをそれぞれ一様
に形成している。こうすることで、同図に示したよう
に、深さ方向においてもほぼ直線的なエミッタ・ベース
接合を形成することができる。

【００５４】これは、例えば層厚０．１μｍのエミッタ
領域に対しては、ベースのイオン注入を以下の３段階に
て行うことにより形成することができる。すなわち、例
えば、膜厚２００Ａのバッファ酸化膜を介して、第１段
階として、加速電圧２５ＫｅＶ、ドーズ量１Ｅ１３ｃｍ
^-2程度の条件でＢＦ２⁺を浅めにイオン注入し、第２段
階として、加速電圧１５ＫｅＶ、ドーズ量１Ｅ１３ｃｍ
^-2程度の条件でＢ＋を中間深さにイオン注入し、第３段
階として、加速電圧２５ＫｅＶ、ドーズ量４Ｅ１３ｃｍ
^-2程度の条件でＢ⁺を深めにイオン注入する。

【００５５】このような多段階のイオン注入により８０
０℃程度の低温の熱工程によっても深さ方向に４Ｅ１８
ｃｍ^-3程度の一様な不純物濃度を有する真性ベース領域
１０を形成することができる。

【００５６】また、エミッタ領域１１についても、以下
の３段階のイオン注入により一様な濃度分布が得られ
る。すなわち、まず第１段階として、加速電圧４５Ｋｅ
Ｖ、ドーズ量４Ｅ１４ｃｍ^-2程度の条件でＡｓ⁺を浅め
にイオン注入し、第２段階として、加速電圧８０Ｋｅ
Ｖ、ドーズ量４Ｅ１４ｃｍ^-2程度の条件でＡｓ⁺を中間
深さにイオン注入し、第３段階として、加速電圧１６０
ＫｅＶ、ドーズ量１．８Ｅ１５ｃｍ^-2程度の条件でＡｓ
⁺を深くイオン注入する。このような３段階のイオン注
入によって２Ｅ２０ｃｍ^-3程度で深さ方向に一様な不純
物濃度のエミッタ領域１１を形成することができる。

【００５７】一方、図１９に示した具体例においては、
ＳＯＩシリコン層の表面や埋め込み酸化膜との界面での
ベース不純物のボロンが吸い出されることなどにより発
生するパンチスルー現象を防ぐために、深さ方向にみ
て、中央部よりも表面層や底部界面付近において真性ベ
ース領域１０がエミッタ側にはりだすように形成されて
いる。このような構成は、例えば、エミッタの不純物濃
度を、その厚さ方向の中央部において高くなるように調
節することにより実現することができる。すなわち、図
１８に関して前述したエミッタ領域の形成のための３段
階のイオン注入のうちの第１段階と第３段階の不純物注
入量を削減することにより形成することができる。

【００５８】また、これとは逆に、真性ベース領域１０
の不純物濃度のプロファイルを調節しても良い。すなわ
ち、表面付近と底面付近の不純物濃度が高くなるように
イオン注入条件を調節しても、図１９のような構成を実
現できる。

【００５９】さらに、本発明においては、真性ベース領
域１０の表面側は、ｐ⁺領域９と接続されるために、パ
ンチスルーの発生は比較的抑制される。従って、底面側
において、真性ベース領域１０がエミッタ側にはりだす
ようにすることが望ましい。図２０は、この構成を実現
した具体例である。また、これらの具体例とは別に、埋
め込み酸化膜２の下の基板１の導電型を真性ベース領域
１０よりも高いｐ型としたり、ベース電位よりもマイナ
ス側の電位を与えることにより、真性ベース領域の底面
側を蓄積（アキュミュレート）状態とさせてパンチスル
ーを防ぐ方法も挙げられる。

【００６０】次に、本発明の第１０〜第１２の具体例に
ついて説明する。図２１〜図２３は、本発明の第１０の
具体例のＢＪＴの説明図であり、図２１は要部断面図、
図２２は電流の流れの概念図、図２３は要部工程断面図
であり、いずれも図１のＡ−Ａ’線断面図に対応するも
のである。また、図２４は、本発明の第１１の具体例の
ＢＪＴの説明図であり、図１のＡ−Ａ’線断面図に対応
するものである。また、図２５は、本発明の第１２の具
体例のＢＪＴの説明図であり、図１の要部平面図に対応
するものである。

【００６１】これらの具体例は、いずれも、コレクタ耐
圧を低下させることなく、コレクタ抵抗を下げて、且つ
べース広がり効果も抑えることができ、動作電圧、動作
電流範囲が広く高周波特性を顕著に改善することができ
るものである。

【００６２】まず、図２１に示した構造においては、エ
ミッタ領域１１は１Ｅ２０ｃｍ^-3程度の不純物濃度を有
するｎ⁺型半導体、真性べース領域１０は１Ｅ１８ｃｍ
^-3程度の不純物濃度を有するｐ型半導体、ｎ^-型コレク
タ領域４’は１Ｅ１７ｃｍ^-3程度の不純物濃度を有する
ｎ型半導体である。凸状部の上面付近には、ｐ⁺型の外
部ベース領域９が形成されている。また、外部ベース領
域９の下には、これよりも不純物濃度が低いべース引出
し領域９’が形成されている。ここで、ベース引出し領
域９’は、真性べース領域１０と同程度の不純物濃度を
有するｐ型半導体であり、図１に例示したように真性ベ
ース領域１０の直上のみに設けても良い。

【００６３】また、ｎ^-型コレクタ領域４’に隣接して
ｎ型コレクタ領域４が形成されている。ｎ型コレクタ領
域４は、より高い不純物濃度を有するｎ型半導体領域で
あり、埋め込み酸化膜２と外部コレクタ領域１３に接し
て、且つ真性べース領域１０やベース引出し領域９’に
は接しないように配置されている。

【００６４】図２２は、このＢＪＴを動作させたときの
電子の流れを示す概念図である。各端子の電圧は、例え
ばエミッタが０Ｖ、べースが０．８Ｖ、コレクタが２Ｖ
とすることができる。エミッタ領域からべース領域に注
入された電子はべース中を拡散し、べース・コレクタ間
の空乏層に到達すると空乏層中の強い電界に引かれてコ
レクタ領域に吸い込まれるように流れる。ここで、高周
波特性を良くするため真性べース領域１０の幅は、０．
１μｍ以下に設定ことが望ましい。また、べース引出し
領域９’の幅は加工上の制約から０．３ミクロン以上が
必要とされる場合もある。したがって、この場合には、
べース引出し領域９’の下に電子が流れるコレクタ領域
が必ず存在する。べース引出し領域９’の電位は、ほぼ
べース電極の電位に等しく０．８Ｖであり、コレクタ領
域の電位は、ほぼコレクタ電極の電位に等しく２Ｖであ
る。その結果として、コレクタ領域を流れる電子は、主
に埋め込み酸化膜２に近い領域を流れるようになる。こ
の場合、電子が流れるコレクタ領域の断面積が若干小さ
くなるが、本具体例においては、この領域の不純物濃度
が高いために、コレクタ抵抗の増加はほとんど無く、従
来に比ベてコレクタ抵抗を１桁以上も低下することがで
きる。

【００６５】また、コレクタ電流が増加した場合、空乏
層の延びがｎ型コレクタ領域４で抑えられるため、べー
ス広がり効果が起きにくくなり、高周波特性が改善され
る。また、ベース引出し領域９’は不純物濃度の高いｎ
型コレクタ領域４には直接接していないため、コレクタ
耐圧は低下しない。

【００６６】図２３は、本具体例のＢＪＴの製造方法を
例示する工程断面図である。まず、同図（ａ）に示した
ように、埋め込み酸化膜２の上に形成された１Ｅ１８〜
１Ｅ１９ｃｍ^-3程度のｎ型ＳＯＩ層４を有するＳＯＩウ
ェーハを用意する。このウェーハは、ＳＩＭＯＸ（Sepa
ration by Implanted Oxygen）と呼ばれるＳＯＩウェー
ハでも良いし、張り合わせによるＳＯＩウェーハでも良
いし、ＳＯＳ（Silicon on Sapphire）ウェーハでも良
い。また、１Ｅ１８〜１Ｅ１９ｃｍ^-3程度のｎ型半導体
薄膜層を得るために１Ｅ１５ｃｍ^-3程度の不純物濃度を
有するｐ型半導体層のＳＯＩウェーハにｎ型不純物をイ
オン注入したものでも良い。

【００６７】次に、図２３（ｂ）に示したように、ｎ型
ＳＯＩ層４の上部にｐ型不純物のイオン注入等を用いて
１Ｅ１７ｃｍ^-3程度のｎ型半導体層４’を形成する。

【００６８】さらに、同図（ｃ）に示したように、ＲＩ
Ｅ等のエッチング技術を用いて凸状部を形成する。ここ
で、外部べース領域９は、前述したようにポリシリコン
層でも良く、単結晶シリコン領域でも良い。

【００６９】次に、同図（ｄ）に示したように、コレク
タ領域側をレジスト３００でマスクし、ｎ型領域４のう
ちの一部を１Ｅ１７ｃｍ^-3程度のｎ^-型コレクタ領域と
同じ濃度にするためにｐ型不純物のイオン注入を行っ
て、一部打ち消すようにする。また、この工程と前後し
て熱処理を施すことにより、ｐ⁺型の外部ベース領域９
から不純物を拡散させてｐ型ベース引出し領域９’を形
成する。

【００７０】レジスト３００を剥離後、同図（ｅ）に示
したように、イオン注入によりべース領域１０を形成す
る。最後に、イオン注入によりエミッタ領域１１および
外部コレクタ領域１３を形成し、図示しない層間絶縁膜
や電極の配線を行ってＢＪＴが完成する。

【００７１】次に、図２４に示した具体例について説明
する。同図（ａ）（ｂ）のＢＪＴは、それぞれコレクタ
やベースなどに対して基板との間で適宜バイアスを印加
することにより、コレクタ電流の経路を積極的に制御す
ることができるようにしたものである。

【００７２】まず、図２４（ａ）においては、ｎ^-型領
域コレクタ領域より不純物濃度が低いｎ^--型領域４”
が、コレクタ領域のべース側の下部に設けられ、且つ、
基板１には、コレクタに対して正の電圧が印加されてい
る。図中の４００は、このような電圧を印加するための
電源である。このようなｎ^--型領域４”の形成は、図２
３（ｄ）でのイオン注入と同様にべース領域１０のイオ
ン注入の前に行えば良い。

【００７３】この具体例においては、コレクタ領域の下
部に電子が誘起される。その結果として、コレクタ領域
の下部において、べース側に近いところはコレクタ領域
と同程度のキャリア濃度となり、その他の部分はコレク
タ領域より高いキャリア濃度となる。つまり、図２２に
示したものと同様に、コレクタ領域を流れる電子は、主
に埋め込み酸化膜２に近い領域を流れるようにすること
ができ、同図に関して前述したような種々の効果を同様
に得ることができる。すなわち、電子はコレクタ領域中
のキャリア濃度の高い絶縁膜付近を流れるため、コレク
タ耐圧を低下させることなくコレクタ抵抗の減少とベー
ス広がり効果の抑制を図ることができる。

【００７４】また、図２４（ｂ）に示したＢＪＴにおい
ては、基板１をｎ型ウエル１ａと、ｐ型ウエル１ｂに分
離している。これらのウエルの境界は、丁度ＢＪＴのベ
ース領域１０とコレクタ領域４”との接合に対応して設
けられる。このようにすると、ベース領域とコレクタ領
域に対して、それぞれ別々のバイアスを印加することが
できるようになる。そして、コレクタとベースに対し
て、それぞれ電源４００と電源４１０により図示した極
性のバイアスを印加する。このようにすると、図２４
（ａ）において前述したようにコレクタの電流経路を制
御することができると同時に、ベース領域においても逆
極性のバイアスを印加することによって、第７〜第９の
具体例に関して前述したように、真性ベース領域１０の
基板側底面部を蓄積状態とさせることができ、パンチス
ルーを防いで安定した動作が得られる。その結果とし
て、コレクタ耐圧を低下させることなくコレクタ抵抗の
減少とベース広がり効果の抑制及び、パンチスルー耐性
の向上を効果的に図ることができる。

【００７５】次に、図２５に示した具体例について説明
する。本具体例は、平面パターンにおける特徴を有する
ものである。ベース引出し領域９’は、真性ベース領域
１０と同程度の不純物濃度を有するｐ型半導体であり、
真性べース領域１０の両側に配置されている。ｎ型コレ
クタ領域４は、ｎ^-型コレクタ領域よりも高い不純物濃
度を有するｎ型半導体領域であり、外部コレクタ領域１
３に接し、真性べース領域１０やベース引出し領域９’
には接しないように配置されている。ｎ型コレクタ領域
４の形成は、マスクで規定される領域にイオン注入を施
すことにより行うことができる。

【００７６】本具体例の場合においても、電子は主にコ
レクタ領域の中央付近のｎ型コレクタ領域４を流れるよ
うになる。したがって、コレクタ耐圧を低下させること
なくコレクタ抵抗の減少とベース広がり効果の抑制を図
ることができる。その結果として、動作電圧、動作電流
範囲が広く高周波特性の良い高性能なラテラルバイポー
ラトランジスタを供給することが可能となる。

【００７７】次に、本発明の半導体装置の第１３〜第１
６の具体例について説明する。図２６〜図２９は、それ
ぞれ本発明の第１３〜第１６の具体例のＢＪＴの要部概
念図であり、いずれも図１のＡ−Ａ’線断面図に対応す
るものである。これらの具体例は、いずれも凸状部の上
に形成されるｐ⁺型領域９と真性ベース領域１０とを接
続する引出し部に関するものである。

【００７８】すなわち、図２６の具体例は、凸状部の側
面を基板面に対して所望の角度に傾斜させることによ
り、ベース領域１０へのイオン注入に際して同時に凸状
部の側面にも程良く不純物を注入して引出し部を形成す
るものである。この具体例の場合には、側面が垂直から
離れて傾斜しすぎると、ベース不純物が過度に側面部に
注入され、ベース引出し部のベース幅が大きくなってし
まい、特性が劣化する。

【００７９】図３０は、エミッタ部のシリコン厚が０．
１μｍ程度のときに、ベース濃度がそれぞれ２Ｅ１８ｃ
ｍ^-3、４Ｅ１８ｃｍ^-3、７Ｅ１８ｃｍ^-3となるような３
種類の条件でイオン注入を行った場合に、凸状部の側面
の基板面に対する角度と凸状部の側面に形成されるｐ型
領域の深さとの関係を表すシュミレーション結果のグラ
フ図である。同図から、６５〜８５°の傾斜角に対し
て、概ね０．１〜０．１５μｍ以下の浅い拡散層を形成
できることがわかる。また、Ｏ．１μｍ程度以下のべー
ス幅を維持するためには、側面の角度を約８０°以上の
急峻な角度にする必要があることがわかる。

【００８０】一方、図２７に示した具体例においては、
凸状部の側面が垂直に近い場合に、斜めにイオン注入す
ることにより、ベース引出し領域を形成する。この場合
には、基板の垂直方向から約１０°程度傾斜させて不純
物を注入することにより、図２６の８０°の場合と同様
のベース引出し領域を形成することができる。

【００８１】また、図２８に示した具体例においては、
第２のマスク材８を凸状部の側面よりも後退させてＳＯ
Ｉシリコン層の肩口部を露出させてからベースのイオン
注入を行うことで、側面に沿ってベース引出し領域を自
動的に形成することができる。

【００８２】また、図２９に示した具体例においては、
凸状部を形成する前に、予めベースのイオン注入及び必
要であればアニールを行い（図２９（ａ））、その後、
凸状部を形成する。図２９（ａ）に示したｐ型領域は、
イオン注入時或いはその後のアニールで横方向に延びて
いるため、図２９（ｂ）において、ＲＩＥなどの横方向
の後退が少ないエッチング方法により凸状部を加工する
ことより、凸状部の側壁に沿って、ｐ型のベース引出し
領域を残すことができる。つまり、この方法によれば、
あえて凸状部の側壁にイオン注入を行わなくても、真性
ベース領域と、ｐ⁺型外部ベース領域とを接続すること
ができる。

【００８３】以上、真性ベース領域と外部ベース領域と
を確実に接続する方法について説明した。しかし、凸状
部の加工精度を上げることにより、上述の方法を用いな
くとも、両者を接続することができる。すなわち、真性
ベース領域の上方向の拡散距離の範囲内にｐ＋型領域が
設定されるように、凸状部の形成の際のエッチング深さ
を制御することで、真性ベース領域と外部ベース領域と
を自己整合的に接続することができる。

【００８４】次に、本発明の半導体装置の第１７及び第
１８の具体例について説明する。図３１及び図３２は、
それぞれ本発明の第１７、第１８の具体例のＢＪＴの要
部概念図であり、各図（ａ）は概略平面透視パターン
図、各図（ｂ）はそのＡ−Ａ’線断面図である。本具体
例は、いずれもコルビノ型の平面パターンを有し、エミ
ッタ、ベース、コレクタ領域の平面的な配置パターンの
最適化に関するものである。

【００８５】図３１の具体例においては、中心にエミッ
タのｎ型領域が設けられ、その周りをべースのｐ型領域
を取り囲むように配置され、さらにその周りをコレクタ
のｎ型領域がとり囲む構成を有する。このため、素子領
域の端部の加工面にｐｎ接合が形成されず、接合耐圧を
改善し、接合リークの発生を抑制することができる。ま
た、逆に素子領域の端部の加工面をダメージを有する状
態とすることにより、この部分を重金属などの汚染物の
ゲッタリングサイトとして利用することもできる。この
ようにすれば、素子の歩留まりや信頼性を向上させるこ
とができる。また、図３２は、コレクタ領域を中心に設
け、その周りにベース領域、エミッタ領域を配置した例
を表す。図３１の具体例も図３２の具体例も同一のプロ
セスで同時に形成することができるので、回路の要求に
応じて両者を自由に使い分けることができる。また、こ
れらの具体例においては、凸状部を八角形状としている
が、４角形やその他の多角形あるいは円形などでも良
い。また、凸状部の表面にシリサイド膜を形成してベー
ス抵抗の削減を図っているが、特に最外周に設置された
エミッタやコレクタ部にもシリサイド膜を形成すること
も望ましい。

【００８６】次に、本発明の半導体装置の第１９の具体
例について説明する。図３３は、本発明の第１９の具体
例を説明する概略図であり、同図（ａ）は本具体例のＢ
ＪＴの概略断面を表し図１のＡ−Ａ’線断面図に対応す
る断面図、同図（ｂ）はそのＡ−Ａ’方向にみた不純物
の濃度プロファイル図、同図（ｃ）は比較例の不純物濃
度プロファイル図である。

【００８７】本具体例の特徴は、高い濃度のｎ⁺型領域
のドーパントとして、りん（Ｐ）を用いることにより同
図（ｂ）に示したようなプロファイルを形成する点にあ
る。ここで、同図（ｃ）に示した比較例は、ドーパント
して砒素（Ａｓ）を用いた場合を表す。図３３（ｂ）の
プロファイルを同図（ｃ）と較べると、エミッタのプロ
ファイルの急峻性が若干損なわれており、エミッタ注入
効率の低下が生ずる可能性がある。しかし、不純物とし
てリン（Ｐ）を用いることにより、図１０に関して前述
したようなエミッタ不純物の注入時のＳＯＩ層のアモル
ファス化を低減することができる。これは、リン（Ｐ）
を用いた場合の方が、浅めにイオン注入しても、その後
の熱工程で底面まで拡散してエミッタ領域が底面までし
っかりと形成されることと、また、原子量が砒素（Ａ
ｓ）よりも軽いリン（Ｐ）では、アモルファス化を引き
起こす臨界ドーズ量が高いため、ドーズ量に対してマー
ジンがあることによる。その結果として、エミッタ抵抗
の上昇や接合リークの増加を抑制し、安定した素子特性
が得られるという利点がある。また、外部コレクタ領域
においてリン（Ｐ）を用い、外部コレクタ領域のイオン
注入を製造工程の初期に行って、十分な熱処理を加える
ことによって、同図（ｂ）に示したように、外部コレク
タ側においても、なだらかな傾斜のプロファイルが得ら
れる。これによって、ベース・コレクタ間の耐圧を損な
わずに、高注入時に問題となるカーク効果を抑制するこ
とができる。従って、高周波特性を向上させることがで
きる。

【００８８】次に、本発明の半導体装置の第２０の具体
例について説明する。図３４（ａ）〜（ｃ）は、本発明
の第２０の具体例を説明する概略図であり、ＢＪＴの
「横腕部」を、図１のＢ−Ｂ’線の方向にみた断面図で
ある。通常、ＲＩＥでエッチング加工すると、同図
（ｃ）に示したように、凸状部の裾に「角」が形成され
る。このような「角」にエミッタとベースの接合部がさ
しかかると、電界の集中などにより接合リークが増大す
るという問題が生ずる。これに対して、本具体例におい
ては、まず、同図（ａ）に示したように埋め込み酸化膜
を後退させた後に、ＳＯＩシリコン層３を等方的にエッ
チングする処理を行って同図（ｂ）に示したように、
「角」を除去して丸める。このようにすれば、エミッタ
とベースの接合部がさしかかっても、電界の集中は緩和
され、接合リークの増大も防ぐことができる。ただし、
（ａ）の後退の工程がなくても、上部の角部のリークは
抑制できるので効果的である。

【００８９】次に、本発明の半導体装置の第２１の具体
例について説明する。図３５は、本発明の第２１の具体
例を説明する概略図であり、図１のＡ−Ａ’線断面図に
対応するものである。本具体例の特徴は、同図に矢印で
示したように、ＳＯＩ層の端の角部が等方的に後退して
丸く形成されている点にある。これは、例えば、図９に
関して前述したようなＳＯＩ層のパターニングのプロセ
スにおいて、ＲＩＥで途中までＳＯＩ層をエッチングし
た後にＣＤＥ（Chemial Dry Etching）を用いたり、あ
るいは最初から全てＣＤＥでエッチングすることにより
形成できる。

【００９０】このような形状にすると、図３４に関して
前述したような効果が得られる他に、等方的なエッチン
グを用いることによって、「縦腕部」の上の第２のマス
ク材８に対してＳＯＩ層の側面が後退した形状が得られ
る。その結果として、ベースやエミッタのイオン注入を
行う際に、側壁スペーサを設けなくても、べース幅を確
保することができる。すなわち、ベース不純物のイオン
注入については斜めイオン注入を交えて行い、エミッタ
イオン注入については垂直に近い角度で行う。ベース不
純物のイオン注入を斜めに行っても、凸状部の側壁は後
退しているため、過度にイオン注入されることがなく、
したがって凸状部の側壁のベース引出し部が幅広に形成
されてべース幅が大きく広くなることによる特性の劣化
を防ぐことができる。

【００９１】また、エミッタとベースの接合部の形状が
ＲＩＥによる直角的な形状ではなく、なだらかな形状と
なることと、また、プラズマダメージが除去されること
によって、接合リークが解消され、素子特性がさらに向
上する。

【００９２】

【発明の効果】本発明は、以上説明した形態で実施さ
れ、以下に説明する効果を奏する。まず、本発明によれ
ば、「横腕部」を構成するｐ型真性ベース領域とｎ^-型
コレクタ領域とがそれぞれ基板面に対して上方に突出し
た凸状部を形成し、さらに、この凸部の幅Ｐを真性ベー
ス領域の幅Ｗよりも広くすることにより、ベース幅Ｗを
縮小しつつベース抵抗を低減して優れた高周波特性を実
現することができる。

【００９３】また、本発明によれば、凸状部の上にｐ型
不純物を含むバッファ層を形成し、ｐ⁺型の外部ベース
領域をこのバッファ層からの拡散によって形成すること
により、ＳＯＩシリコン層の中では「すそ引き」が無
く、浅くて極めて急峻なプロファイルを形成して、真性
ベース領域から上方向への外部ベース領域の引出し長さ
を短くすることが可能となり、べース抵抗を顕著に低減
することができ、ＳＯＩ層の層厚を薄くした場合であっ
てもコレクタ領域をしっかりと確保することができ、ま
た、コレクタ抵抗の増大やカーク効果の発生を抑制でき
る。

【００９４】さらに、本発明によれば、凸状部のコレク
タ側の側面が、真性ベース領域からコレクタ領域に対し
て延びる空乏層の先端とほぼ一致するように形成するこ
とによって、ベース・コレクタ間の寄生容量を最小化す
ることができる。

【００９５】また、本発明によれば、ｐ⁺型領域とコレ
クタ領域との電流経路に起因して耐圧が低下しないよう
に、その実効距離を真性ベース領域とコレクタ領域との
間の電流経路以上とすることにより、ベース・コレクタ
間の耐圧を低下させることなく、ベース抵抗を低下させ
高周波特性の良好なＢＪＴを実現することができる。

【００９６】さらに、本発明によれば、ＢＪＴを活性動
作させた時にベース領域からコレクタ領域に伸びる空乏
層の先端位置に対して、凸状部の形状を適宜調節するこ
とにより、空乏層が伸びすぎてコレクタ電流の経路が塞
がれるという問題を解消してコレクタ電流の経路を確保
し、素子抵抗の増加を抑制することができる。

【００９７】また、本発明によれば、コレクタ領域に適
宜低濃度の領域を設けることによって、コレクタ耐圧を
低下させることなく、コレクタ抵抗を下げて、且つべー
ス広がり効果も抑えることができ、動作電圧、動作電流
範囲が広く高周波特性を顕著に改善することができる。

【００９８】さらに、本発明によれば、いわゆるコルビ
ノ型の平面パターンを採用することによって素子領域の
端部の加工面にｐｎ接合が形成されず、接合耐圧を改善
し、接合リークの発生を抑制することができる。また、
逆に素子領域の端部の加工面をダメージを有する状態と
することにより、この部分を重金属などの汚染物のゲッ
タリングサイトとして利用することもでき、素子の歩留
まりや信頼性を向上させることができる。

【００９９】以上概説したように、本発明によれば、ベ
ース抵抗を抑制しつつ周波数特性が良好、且つ高歩留ま
りで高信頼性の半導体装置を提供することができるよう
になり産業上のメリットは多大である。

【図面の簡単な説明】

【図１】本発明の半導体装置の基本的な要部の構造を表
す概略図である。すなわち、同図（ａ）はその要部平面
図であり、同図（ｂ）はそのＡ−Ａ’線断面図である。

【図２】本発明の半導体装置の第１の具体例を表す概略
図である。すなわち、同図（ａ）は、その要部の平面パ
ターンを表す平面図であり、同図（ｂ）はそのＡ−Ａ’
線断面図、同図（ｃ）はそのＢ−Ｂ’線断面図である。

【図３】深さ方向の不純物濃度プロファイルを表すグラ
フ図である。

【図４】図２に示したＢＪＴの製造方法を表す要部工程
図であり、（ａ）はその概略平面図、（ｂ）はそのＡ−
Ａ’線概略断面図、（ｃ）はそのＢ−Ｂ’線概略断面図
である。

【図５】図２に示したＢＪＴの製造方法を表す要部工程
図である。

【図６】図２に示したＢＪＴの製造方法を表す要部工程
図である。

【図７】図２に示したＢＪＴの製造方法を表す要部工程
図である。

【図８】図２に示したＢＪＴの製造方法を表す要部工程
図である。

【図９】図２に示したＢＪＴの製造方法を表す要部工程
図である。

【図１０】図２に示したＢＪＴの製造方法を表す要部工
程図である。

【図１１】図２に示したＢＪＴの製造方法を表す要部工
程図である。

【図１２】図２に示したＢＪＴの製造方法を表す要部工
程図である。

【図１３】本発明のＢＪＴの要部断面図であり、図１の
Ａ−Ａ’線断面図に対応するものである。

【図１４】図１４（ａ）及び（ｂ）は、本発明のＢＪＴ
の要部概念図であり、それぞれ図１の平面図及びＡ−
Ａ’線断面図に対応するものである。

【図１５】本発明のＢＪＴの第４の具体例の要部概念図
であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図１６】本発明のＢＪＴの第５の具体例の要部概念図
であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図１７】本発明のＢＪＴの第６の具体例の要部概念図
であり、図１の要部平面図に対応するものである。

【図１８】本発明の第７の具体例のＢＪＴの要部概念図
であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図１９】本発明の第８の具体例のＢＪＴの要部概念図
であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図２０】本発明の第９の具体例のＢＪＴの要部概念図
であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図２１】本発明の第１０の具体例のＢＪＴの要部断面
図である。

【図２２】電流の流れの概念図である。

【図２３】要部工程断面図であり、図１のＡ−Ａ’線断
面図に対応するものである。

【図２４】本発明の第１１の具体例のＢＪＴの説明図で
あり、図１のＡ−Ａ’線断面図に対応するものである。

【図２５】本発明の第１２の具体例のＢＪＴの説明図で
あり、図１の要部平面図に対応するものである。

【図２６】本発明の第１３の具体例のＢＪＴの要部概念
図であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図２７】本発明の第１４の具体例のＢＪＴの要部概念
図であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図２８】本発明の第１５の具体例のＢＪＴの要部概念
図であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図２９】本発明の第１６の具体例のＢＪＴの要部概念
図であり、図１のＡ−Ａ’線断面図に対応するものであ
る。

【図３０】３種類の条件でイオン注入を行った場合に、
凸状部の側面の基板面に対する角度と凸状部の側面に形
成されるｐ型領域の深さとの関係を表すグラフ図であ
る。

【図３１】本発明の第１７の具体例のＢＪＴの要部概念
図であり、（ａ）は概略平面透視パターン図、（ｂ）は
そのＡ−Ａ’線断面図である。

【図３２】本発明の第１８の具体例のＢＪＴの要部概念
図であり、（ａ）は概略平面透視パターン図、（ｂ）は
そのＡ−Ａ’線断面図である。

【図３３】本発明の第１９の具体例を説明する概略図で
あり、同図（ａ）は本具体例のＢＪＴの概略断面を表し
図１のＡ−Ａ’線断面図に対応する断面図、同図（ｂ）
はそのＡ−Ａ’方向にみた不純物の濃度プロファイル
図、同図（ｃ）は比較例の不純物濃度プロファイル図で
ある。

【図３４】（ａ）〜（ｃ）は、本発明の第２０の具体例
を説明する概略図であり、ＢＪＴの「横腕部」を、図１
のＢ−Ｂ’線の方向にみた断面図である。

【図３５】本発明の第２１の具体例を説明する概略図で
あり、図１のＡ−Ａ’線断面図に対応するものである。

【図３６】従来の第１ＢＪＴの概略構造を表す断面図で
ある。

【図３７】従来の第２のＢＪＴを表す概略断面図であ
る。

【符号の説明】

１半導体基板１ａｎ型ウエル１ｂｐ型ウエル２絶縁膜３半導体層４ｎ型コレクタ領域５外部ベース領域６バッファ層７第１のマスク材８第２のマスク材９外部ベース領域９’ベース引出し領域１０真性ベース領域１１エミッタ領域１２エミッタ領域１３外部コレクタ領域１４層間絶縁膜１６配線２００〜２５０レジスト４００、４１０電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者篠智彰神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者井納和美神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者川中繁神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者布施常明神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者吉富貞幸神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】絶縁層と、前記絶縁層の主面上に選択的に
設けられた半導体層と、を備え、前記半導体層は、第１導電型のコレクタ領域と、第１導
電型のエミッタ領域と、前記コレクタ領域と前記エミッ
タ領域とに挟まれた第２導電型の真性ベース領域と、を
前記絶縁層の前記主面上に隣接して有し、前記半導体層は、さらに、前記コレクタ領域の少なくと
も一部分と前記真性ベース領域の少なくとも一部分とを
含んだ領域において、前記絶縁層の前記主面に対して垂
直上方に突出してなる凸状部を有し、前記凸状部は、その先端付近に、前記真性ベース領域よ
りも高い不純物濃度を有する第２導電型の外部ベース領
域を有し、前記凸状部は、さらに、その側面に沿って、前記真性ベ
ース領域と前記外部ベース領域とを接続する第２導電型
のベース引出し領域を有することを特徴とする半導体装
置。
【請求項２】前記エミッタ領域から前記コレクタ領域に
向かう方向にみた前記外部ベース領域の幅は、前記エミ
ッタ領域から前記コレクタ領域に向かう方向にみた前記
真性ベース領域の幅よりも大きいものとして構成されて
いることを特徴とする請求項１記載の半導体装置。
【請求項３】前記凸状部は、その前記コレクタ領域側の
側面が、前記半導体装置の活性動作において前記真性ベ
ース領域から前記コレクタ領域内に延びて形成される空
乏層の先端と略一致するものとして構成されていること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】前記突状部は、その側面の下端が、前記半
導体装置の活性動作において前記外部ベース領域から前
記絶縁層の方向に向かい前記コレクタ領域内に延びて形
成される空乏層の先端と略一致するものとして構成され
ていることを特徴とする請求項１〜３のいずれか１つに
記載の半導体装置。
【請求項５】前記コレクタ領域は、前記真性ベース領域
と隣接して設けられ第１の不純物濃度を有する第１のコ
レクタ領域と、前記第１のコレクタ領域に隣接し前記第
１の不純物濃度よりも高い第２の不純物濃度を有する第
２のコレクタ領域とを有し、前記半導体装置の活性動作
において前記外部ベース領域から延びる空乏層の先端が
前記第１のコレクタ領域と前記第２のコレクタ領域との
接合部と略一致するものとして構成された請求項１〜４
のいずれか１つに記載の半導体装置。