JP2008251760A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制しながら第１素子のゲート電極の側面を覆うサイドウォール絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の電界効果型トランジスタ２が形成される領域にゲート電極２８を形成する工程と、ゲート電極２８の表面およびシリコン基板１１のバイポーラトランジスタ１が形成される領域を覆うようにスペーサ絶縁膜４２を形成する工程と、スペーサ絶縁膜４２を表面から所定の厚み分エッチングすることにより、シリコン基板１１のバイポーラトランジスタ１が形成される領域にスペーサ絶縁膜４２を所定の厚み分残した状態でゲート電極２８の側面を覆うサイドウォール絶縁膜３０を形成する工程とを備える。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に、第１素子と第２素子とを備えた半導体装置の製造方法に関する。
従来、ＣＭＯＳトランジスタ（第１素子）とバイポーラトランジスタ（第２素子）とを備えた半導体装置が知られている（たとえば、特許文献１参照）。この特許文献１に記載の半導体装置は、シリコン基板上にバイポーラトランジスタが形成される領域とＣＭＯＳトランジスタが形成される領域とを有している。この半導体装置では、ＣＭＯＳトランジスタのゲート酸化膜およびゲート電極用ポリシリコン膜が形成された後、ＴＥＯＳ酸化膜をシリコン基板の全面に堆積する。そして、ＴＥＯＳ酸化膜を全面エッチバックすることにより、ゲート電極用ポリシリコン膜およびゲート酸化膜の側面にのみＴＥＯＳ酸化膜をサイドウォールとして残存させている。
特開２００３−２２４２０１号公報
しかしながら、上記特許文献１に記載の半導体装置の製造方法では、ＴＥＯＳ酸化膜のゲート電極用ポリシリコン膜およびゲート酸化膜の側面にサイドウォールとして残存させる部分以外の部分をエッチングにより除去する際、シリコン基板のバイポーラトランジスタが形成される領域にエッチングによるダメージが発生するという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、半導体基板の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制しながら第１素子のゲート電極の側面を覆うサイドウォール絶縁膜を形成することが可能な半導体装置の製造方法を提供することである。
この発明の半導体装置の製造方法は、半導体基板の第１素子が形成される領域の表面上にゲート電極を形成する工程と、ゲート電極の表面および半導体基板の第２素子が形成される領域を覆うように絶縁膜を形成する工程と、絶縁膜を表面から途中までエッチングすることにより、半導体基板の第２素子が形成される領域に絶縁膜を所定の厚み分残した状態でゲート電極の側面を覆うサイドウォール絶縁膜を形成する工程とを備える。
本発明では、上記のように、サイドウォール絶縁膜を形成する工程において、第２素子が形成される領域に所定の厚み分の絶縁膜を残すことによって、第２素子が形成される領域の絶縁膜を全てエッチングによって除去する場合のように、半導体素子の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態による半導体装置１００の断面図である。なお、本実施形態では、シリコン基板１１の表面にｎｐｎ型のバイポーラトランジスタ１とｐ型の電界効果型トランジスタ２とが形成される半導体装置１００について説明する。
本実施形態による半導体装置１００は、図１に示すように、バイポーラトランジスタ１が形成される領域Ａと電界効果型トランジスタ２が形成される領域Ｂとから構成されている。なお、バイポーラトランジスタ１および電界効果型トランジスタ２は、それぞれ、本発明の「第２素子」および「第１素子」の一例である。ｐ型のシリコン基板１１の表面には、リーチスルー領域１２ａを含むｎ＋型のサブコレクタ領域１２、素子分離用のｐウェル１３およびｎウェル１４が形成されている。また、サブコレクタ領域１２の表面には、ｎ＋型のコレクタ領域１５が形成されている。また、ｐウェル１３の表面と、ｎウェル１４およびシリコン基板１１の表面とには、素子分離絶縁膜１６が形成されている。また、ｎウェル１４の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域１７ａおよびｐ−型の低濃度の不純物領域１８ａと、ｐ＋型の高濃度の不純物領域１７ｂおよびｐ−型の低濃度の不純物領域１８ｂとが形成されている。
また、コレクタ領域１５の表面上には、ｐ型の内部ベース層１９と、ｐ＋型の外部ベース層２０および２１が形成されている。また。内部ベース層１９の表面には、ｎ型拡散層からなるエミッタ層２２が形成されている。また、外部ベース層２０および２１の側面には、それぞれ、後述する多結晶シリコン膜４６の残渣２３および２４が形成されている。また、エミッタ層２２の表面には、ｎ＋型のエミッタ電極２５が形成されている。また、エミッタ電極２５の側面を覆うように、サイドウォール絶縁膜２６が形成されている。
また、電界効果型トランジスタ２が形成される領域Ｂのシリコン基板１１の表面にはゲート絶縁膜２７を介してゲート電極２８が形成されている。ゲート電極２８の側面には、ゲート電極２８を覆うように絶縁膜２９が形成されている。また、絶縁膜２９の側面を覆うように、サイドウォール絶縁膜３０が形成されている。
また、バイポーラトランジスタ１の多結晶シリコン膜４６の残渣２３および２４と、外部ベース層２０および２１と、エミッタ電極２５と、リーチスルー領域１２ａとの表面には、シリサイド膜３１が形成されている。また、電界効果型トランジスタ２の不純物領域１７ａおよび１７ｂと、ゲート電極２８との表面にもシリサイド膜３１が形成されている。また、バイポーラトランジスタ１と電界効果型トランジスタ２とを分離する素子分離絶縁膜１６の表面には、シリコン窒化膜３２とＴＥＯＳ膜３３とが形成されている。
図２〜図１２は、それぞれ、本発明の一実施形態による半導体装置１００の製造プロセスを説明するための断面図である。
まず、図２に示すように、シリコン基板１１上にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて素子分離絶縁膜１６を形成する。その後、ＳｉＯ２からなる酸化膜４１を形成する。
次に、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、領域Ａの所定領域にリン（Ｐ）をイオン注入することにより、リーチスルー領域１２ａを形成する。この後、レジスト膜を除去する。
また、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、領域Ｂにリン（Ｐ）をイオン注入することにより、ｎウェル１４を形成する。この後、レジスト膜を除去する。
この後、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、素子分離絶縁膜１６の下部に素子同士を分離するためのｐウェル１３を形成する。この後、レジスト膜を除去する。
そして、酸化膜４１の表面と素子分離絶縁膜１６の表面との全面に多結晶シリコン膜を形成し、フォトリソグラフィ法を用いて図示しないレジスト膜を形成した後、そのレジスト膜をマスクとして多結晶シリコン膜をエッチングすることにより多結晶シリコン膜２８ａを形成する。この後、熱酸化法により、多結晶シリコン膜２８ａの表面にＳｉＯ２からなる絶縁膜２９を形成する。
この後、酸化膜４１の表面と素子分離絶縁膜１６の表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、ｎウェル１４の多結晶シリコン膜２８ａが形成されない表面にＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）となる不純物領域１８ａおよび１８ｂが形成される。この後、レジスト膜を除去する。
そして、酸化膜４１、素子分離絶縁膜１６および絶縁膜２９の表面の全面に約２００ｎｍの厚みを有するＳｉＯ２からなるスペーサ絶縁膜４２を形成する。なお、スペーサ絶縁膜４２は、本発明の「絶縁膜」の一例である。
次に、図３に示すように、スペーサ絶縁膜４２の表面をエッチバックする。ここで、本実施形態では、スペーサ絶縁膜４２の全ての厚み分をエッチバックするのではなく、約３０ｎｍ〜約７０ｎｍ程度の厚みを残す。なお、この膜厚は、サブコレクタ領域１２、外部ベース層２０および２１の注入マスクとして機能する膜厚であればよい。これにより、バイポーラトランジスタ１が形成される領域Ａの表面と、電界効果型トランジスタ２が形成される領域Ｂの表面とにスペーサ絶縁膜４２が残った状態となっている。また、電界効果型トランジスタ２の多結晶シリコン膜２８ａを覆う絶縁膜２９の周囲には、サイドウォール絶縁膜３０が形成される。なお、スペーサ絶縁膜４２のサイドウォール絶縁膜３０が形成される領域以外の領域に位置する部分は、後述する工程において除去される。
次に、図４に示すように、スペーサ絶縁膜４２の所定領域に図示しないレジスト膜を形成した後、バイポーラトランジスタ１が形成される領域Ａの所定領域にリン（Ｐ）をイオン注入するとともに電気的に活性化することにより、サブコレクタ領域１２が形成される。このとき、リーチスルー領域１２ａとサブコレクタ領域１２とが接続される。リン（Ｐ）がイオン注入される際、バイポーラトランジスタ１が形成される領域Ａに残っているスペーサ絶縁膜４２は、チャネリングの発生の防止および洗浄時の金属汚染抑制の保護膜として機能する。この後、レジスト膜を除去する。
この後、スペーサ絶縁膜４２の所定領域に図示しないレジスト膜を形成した後、サブコレクタ領域１２が形成されるシリコン基板１１の表面の所定領域にリン（Ｐ）をイオン注入することにより、コレクタ領域１５が形成される。ここでも、スペーサ絶縁膜４２は、シリコン基板１１の表面にイオン注入によるダメージが発生するのを抑制するための保護膜として機能する。この後、レジスト膜を除去する。また、スペーサ絶縁膜４２の表面に多結晶シリコン膜４３を形成する。
次に、図５に示すように、フォトリソグラフィ法を用いてレジスト膜４４を形成した後、バイポーラトランジスタ１が形成されるシリコン基板１１の表面の多結晶シリコン膜４３をドライエッチング法により除去するとともに、スペーサ絶縁膜４２をウェットエッチング法により除去する。さらに、酸化膜４１を除去する。この後、レジスト膜４４を除去する。その結果、バイポーラトランジスタ１が形成される領域Ｂの所定の領域のシリコン基板１１が露出した状態となるとともに、電界効果型トランジスタ２が形成される領域Ｂには、スペーサ絶縁膜４２が残された状態となる。
次に、図６に示すように、バイポーラトランジスタ１が形成される領域Ａおよび電界効果型トランジスタ２が形成される領域Ｂの表面に、ホウ素（Ｂ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させたエピタキシャル層１９ａを形成する。
次に、図７に示すように、フォトリソグラフィ法を用いてレジスト膜４５を形成した後、そのレジスト膜４５をマスクとしてエピタキシャル層１９ａをエッチングすることにより不要な部分を除去する。
次に、図８に示すように、減圧ＣＶＤ法により、素子分離絶縁膜１６、エピタキシャル層１９ａおよびスペーサ絶縁膜４２の表面に多結晶シリコン膜４６を形成した後、ｎ型の不純物である砒素（Ａｓ）またはリン（Ｐ）をイオン注入する。これにより、多結晶シリコン膜４６は、ｎ＋型の多結晶シリコン膜４６となる。
次に、図９に示すように、多結晶シリコン膜４６の表面に、シリコン窒化膜４７を形成する。
次に、図１０に示すように、フォトリソグラフィ法を用いてシリコン窒化膜４７の表面にレジスト膜４８を形成した後、ドライエッチング法によりシリコン窒化膜４７および多結晶シリコン膜４６を除去する。これにより、シリコン窒化膜４７ａおよびエミッタ電極２５が形成される。その後、電界効果型トランジスタ２が形成される領域Ｂのスペーサ絶縁膜４２の表面にも多結晶シリコン膜４６の残渣４６ａおよび４６ｂが形成されるが、レジスト膜４８が除去された後、残渣４６ａおよび４６ｂは、エッチングにより除去される。この残渣４６ａおよび４６ｂは、電界効果型トランジスタ２のサイドウォール絶縁膜３０の角部にあるため、エッチングによって容易に除去することができる。
次に、図１１に示すように、減圧ＣＶＤ法により、多結晶シリコン膜４６の残渣２３および２４、シリコン窒化膜４７ａおよびスペーサ絶縁膜４２の表面にシリコン酸化膜４９を形成する。
次に、図１２に示すように、ドライエッチング法により、シリコン酸化膜４９（図１１参照）をエッチバックすることにより、エミッタ電極２５およびシリコン窒化膜４７ａの側面にサイドウォール絶縁膜２６が形成される。
次に、図１３に示すように、ホウ素（Ｂ）をイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、エピタキシャル層１９ａに外部ベース層２０および２１が形成される。なお、エピタキシャル層１９ａの外部ベース層２０および２１が形成されない領域は、内部ベース層１９となる。
次に、図１４に示すように、バイポーラトランジスタ１が形成される領域Ａにレジスト膜５０を形成した後、エッチングを行うことにより、酸化膜４１およびスペーサ絶縁膜４２の所定の領域を除去する。これにより、電界効果型トランジスタ２が形成される領域Ｂにゲート絶縁膜２７が形成されるとともに、絶縁膜２９の側面にサイドウォール絶縁膜３０が形成される。この後、レジスト膜５０を除去する。
次に、図１５に示すように、シリコン窒化膜３２ａを、リーチスルー領域１２ａ、素子分離絶縁膜１６、不純物領域１７ａ、不純物領域１７ｂ、外部ベース層２０、外部ベース層２１、エミッタ電極２５、サイドウォール絶縁膜２６、多結晶シリコン膜２８ａ（図１４参照）、絶縁膜２９およびサイドウォール絶縁膜３０の表面に形成する。次に、シリコン窒化膜３２ａの表面の所定領域にレジスト膜５１を形成した後、ホウ素（Ｂ）をイオン注入することにより、不純物領域１８ａおよび１８ｂとともに電界効果型トランジスタ２のソース／ドレインとして機能する不純物領域１７ａおよび不純物領域１７ｂが形成される。また、電界効果型トランジスタ２のゲート電極２８が形成される。この後、レジスト膜５１を除去する。
次に、熱処理を行って、エミッタ電極２５のｎ型の不純物を内部ベース層１９に拡散させることにより、エミッタ層２２を形成する。これにより、エミッタ−ベース接合が、内部ベース層１９の中に形成される。
次に、図１に示したように、ＴＥＯＳ膜３３をシリコン窒化膜３２ａの表面に形成した後、ＴＥＯＳ膜３３およびシリコン窒化膜３２ａの所定領域を除去する。この際、シリコン窒化膜４７ａ（図１５参照）もシリコン窒化膜３２ａと同時に除去される。これにより、素子分離絶縁膜１６の表面に、シリコン窒化膜３２およびＴＥＯＳ膜３３が形成される。最後に、コバルト（Ｃｏ）またはチタン（Ｔｉ）からなるシリサイド膜３１を、残渣２３、残渣２４、外部ベース層２０、外部ベース層２１、エミッタ電極２５、リーチスルー領域１２ａ、不純物領域１７ａ、不純物領域１７ｂおよびゲート電極２８の表面に形成することにより、半導体装置１００が形成される。
本実施形態では、上記のように、サイドウォール絶縁膜３０を形成する工程（図３参照）において、バイポーラトランジスタ１が形成される領域Ａに所定の厚み分のスペーサ絶縁膜４２を残すことによって、バイポーラトランジスタ１が形成される領域Ａのスペーサ絶縁膜４２を全てエッチングによって除去する場合のように、半導体素子１００のバイポーラトランジスタ１が形成される領域Ａにエッチングによるダメージが発生するのを抑制することができる。
また、本実施形態では、上記のように、シリコン基板１１のバイポーラトランジスタ１が形成される領域Ａに残っているスペーサ絶縁膜４２を保護膜としてバイポーラトランジスタ１の形成される領域Ａにリン（Ｐ）をイオン注入することによりサブコレクタ領域１２およびコレクタ領域１５を形成する工程（図４参照）を備えることによって、シリコン基板１１のバイポーラトランジスタ１が形成される領域Ａに残っているスペーサ絶縁膜４２により、容易に、リン（Ｐ）がイオン注入される際にバイポーラトランジスタ１が形成される領域Ａにダメージが発生するのを抑制することができる。また、バイポーラトランジスタ１が形成される領域Ａのスペーサ絶縁膜４２を全てエッチングによって除去する場合と異なり、バイポーラトランジスタ１の形成される領域Ａに不純物をイオン注入する際の保護膜を改めて形成する必要がないので、製造プロセスを簡略化することができる。
また、本実施形態では、上記のように、サイドウォール絶縁膜３０を形成する工程は、電界効果型トランジスタ２が形成される領域Ｂのソース／ドレイン領域となる不純物領域１７ａおよび１７ｂの表面に形成されるスペーサ絶縁膜４２を所定の厚み分残した状態でサイドウォール絶縁膜３０を形成する工程（図３参照）を含むことによって、電界効果型トランジスタ２が形成される領域Ｂの不純物領域１７ａおよび１７ｂの表面のスペーサ絶縁膜４２を全て除去する場合と異なり、不純物領域１７ａおよび１７ｂにエッチングによってダメージが発生するのを抑制することができる。
また、本実施形態では、上記のように、シリコン基板１１の電界効果型トランジスタ２が形成される領域Ｂの所定の厚み分のスペーサ絶縁膜４２を残した状態で、シリコン基板１１のバイポーラトランジスタ１が形成される領域Ａのスペーサ絶縁膜４２を除去する工程（図５参照）を備える。これにより、シリコン基板１１の電界効果型トランジスタ２が形成される領域Ｂには所定の厚み分のスペーサ絶縁膜４２が残っているので、バイポーラトランジスタ１が形成される領域Ａのチャネリングの発生の防止や、洗浄工程などでの金属による汚染を抑制することができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、ｎｐｎ型のバイポーラトランジスタを形成する例を示したが、本発明はこれに限らず、ｐｎｐ型のバイポーラトランジスタを形成してもよい。
また、上記実施形態では、ｐ型の電界効果型トランジスタを形成する例を示したが、本発明はこれに限らず、ｎ型の電界効果型トランジスタを形成してもよい。
本発明の一実施形態による半導体装置の断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
符号の説明
１ バイポーラトランジスタ（第２素子）
２ 電界効果型トランジスタ（第１素子）
１１ シリコン基板（半導体基板）
１５ コレクタ領域
３０ サイドウォール絶縁膜
４２ スペーサ絶縁膜

Claims (5)

  1. 半導体基板の第１素子が形成される領域の表面上にゲート電極を形成する工程と、
    前記ゲート電極の表面および前記半導体基板の第２素子が形成される領域を覆うように絶縁膜を形成する工程と、
    前記絶縁膜を表面から途中までエッチングすることにより、前記半導体基板の前記第２素子が形成される領域に前記絶縁膜を所定の厚み分残した状態で前記ゲート電極の側面を覆うサイドウォール絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
  2. 前記第１素子は、電界効果型トランジスタであり、前記第２素子は、バイポーラトランジスタである、請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板の前記バイポーラトランジスタが形成される領域に残っている前記絶縁膜を保護膜として前記バイポーラトランジスタの形成される領域に不純物をイオン注入することによりコレクタ領域を形成する工程をさらに備える、請求項２に記載の半導体装置の製造方法。
  4. 前記サイドウォール絶縁膜を形成する工程は、前記電界効果型トランジスタが形成される領域のソース／ドレイン領域の表面に形成される前記絶縁膜を所定の厚み分残した状態で前記サイドウォール絶縁膜を形成する工程を含む、請求項２または３に記載の半導体装置の製造方法。
  5. 前記半導体基板の前記電界効果型トランジスタが形成される領域に前記所定の厚み分の絶縁膜を残した状態で、前記半導体基板の前記バイポーラトランジスタが形成される領域の前記絶縁膜を除去する工程をさらに備える、請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
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