JP2009081295A

JP2009081295A - 半導体装置の製造方法

Info

Publication number: JP2009081295A
Application number: JP2007249845A
Authority: JP
Inventors: Shinya Naito; 慎哉内藤; Hideji Fujiwara; 秀二藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2007-09-26
Filing date: 2007-09-26
Publication date: 2009-04-16

Abstract

【課題】素子分離部の製造工程が増加するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この発明の半導体装置１００の製造方法は、半導体基板１１を準備する工程と、互いに隣接する素子領域間に素子分離絶縁膜１２を形成する工程と、半導体基板１１の電界効果型トランジスタ２が形成される領域Ｂと、互いに隣接する素子領域間に配置される素子分離領域Ｃとに不純物を導入することにより、電界効果型トランジスタ２が形成される領域Ｂを覆うｐウェル２２と、素子分離領域Ｃの素子分離絶縁膜１２の下面に接触するように配置されるｐウェル２８とを同時に形成する工程とを備えている。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板に複数の素子を形成する半導体装置の製造方法に関する。

従来、半導体基板に電界効果型トランジスタまたはバイポーラトランジスタからなる複数の素子を形成する半導体装置の製造方法が知られている（たとえば、特許文献１参照）。

上記特許文献１では、半導体基板に、電界効果型トランジスタと、バイポーラトランジスタとが互いに隣接するように形成される。また、電界効果型トランジスタが形成される領域とバイポーラトランジスタが形成される領域とは、半導体基板の表面に形成された酸化分離膜と、酸化分離膜の下方に形成されたトレンチ分離部とにより分離されている。また、酸化分離膜は、ＬＯＣＯＳ法によって形成される。また、トレンチ分離部は、電界効果型トランジスタとバイポーラトランジスタとの間の領域にトレンチ（溝）を形成するとともに、そのトレンチ（溝）に酸化膜およびポリシリコンを充填するなどの多数の工程を経ることにより形成される。

特開２００１−７２３２号公報

しかしながら、上記特許文献１の半導体装置の製造方法では、酸化分離膜およびトレンチ分離部からなる素子分離部により電界効果型トランジスタとバイポーラトランジスタとを分離しているので、バイポーラトランジスタを形成する工程と、電界効果型トランジスタを形成する工程とに加えて、ＬＯＣＯＳ法により酸化分離膜を形成する工程と、多数の工程からなるトレンチ分離部を形成する工程とが別途必要になる。したがって、素子分離部の製造工程が増加するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、素子分離部の製造工程が増加するのを抑制することが可能な半導体装置の製造方法を提供することである。

この発明の半導体装置の製造方法は、半導体基板を準備する工程と、互いに隣接する素子領域間に素子分離絶縁膜を形成する工程と、半導体基板の第１素子が形成される第１素子領域と、互いに隣接する素子領域間に配置される素子分離領域とに不純物を導入することにより、第１素子が形成される領域を覆う第１導電型のウェル領域と、素子分離領域の素子分離絶縁膜の下面に接触するように配置される第１導電型の素子分離用不純物領域とを同時に形成する工程とを備えている。

本発明では、上記のように、互いに隣接する素子領域間に配置される素子分離領域に不純物を導入することにより、素子分離絶縁膜の下面に接触する素子分離用不純物領域を形成することによって、トレンチ分離部を形成することなく、素子分離絶縁膜および素子分離用不純物領域により互いに隣接する素子領域を分離することができる。これにより、多数の工程からなるトレンチ分離部を形成する工程を削減することができるので、素子分離部の製造工程が増加するのを抑制することができる。また、第１素子が形成される領域を覆う第１導電型のウェル領域と、素子分離領域に配置される第１導電型の素子分離用不純物領域とを同時に形成することによって、第１素子のウェル領域を形成する工程と、素子分離用不純物領域を形成する工程とを１つの工程で行うことができる。したがって、第１素子を形成する際に、同時に素子分離用不純物領域を形成することができるので、製造工程が増加するのをより抑制することができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態による半導体装置１００の断面図である。なお、本実施形態では、シリコン基板１１の表面にｎｐｎ型のバイポーラトランジスタ１とｎ型の電界効果型トランジスタ２とが形成される半導体装置１００について説明する。

本実施形態による半導体装置１００は、図１に示すように、バイポーラトランジスタ１が形成される領域Ａと、電界効果型トランジスタ２が形成される領域Ｂと、領域Ａおよび領域Ｂを分離する素子分離領域Ｃとから構成されている。また、ｐ型のシリコン基板１１の素子分離領域Ｃの表面と、領域Ａの一部の表面には、素子分離絶縁膜１２および絶縁膜１２ａが形成されている。ｐ型のシリコン基板１１のバイポーラトランジスタ１が形成される領域Ａの表面には、ｎ^＋型のサブコレクタ領域１３ａを含むｎ^＋型のコレクタ領域１３が形成されている。また、コレクタ領域１３の表面上には、ポリシリコン膜からなるｐ型の内部ベース層１４とｐ^＋型の外部ベース層１５および１６とが形成されている。また、内部ベース層１４の表面には、ｎ型のエミッタ層１７が形成されている。また、エミッタ層１７の表面には、ポリシリコン膜からなるｎ^＋型のエミッタ電極１８が形成されている。また、エミッタ電極１８の側面を覆うように、サイドウォール絶縁膜１９が形成されている。なお、コレクタ領域１３は、本発明の「埋込コレクタ領域」の一例である。

また、ｐ型のシリコン基板１１の電界効果型トランジスタ２が形成される領域Ｂの表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ２の一方のソース／ドレイン２０として機能するｎ^＋型の高濃度の不純物領域２０ａおよびｎ⁻型の低濃度の不純物領域２０ｂと、他方のソース／ドレイン２１として機能するｎ^＋型の高濃度の不純物領域２１ａおよびｎ⁻型の低濃度の不純物領域２１ｂとが形成されている。また、一対のソース／ドレイン２０および２１を覆うように、ｐウェル２２が形成されている。また、ｐウェル２２を覆うようにｎウェル２３が形成されている。また、チャネル領域２４上には、ゲート絶縁膜２５を介してゲート電極２６が形成されている。また、ゲート電極２６の側面を覆うようにサイドウォール絶縁膜２７が形成されている。なお、ｐウェル２２およびｎウェル２３は、それぞれ、本発明の「ウェル領域」および「不純物領域」の一例である。

また、半導体基板１１の素子分離領域Ｃの表面に形成された素子分離絶縁膜１２の下方には、互いに隣接するバイポーラトランジスタ１と電界効果型トランジスタ２とを分離するためのｐウェル２８が素子分離絶縁膜１２の下面に接触するように形成されている。すなわち、バイポーラトランジスタ１と電界効果型トランジスタ２とは、素子分離絶縁膜１２およびｐウェル２８によって分離されている。ｐウェル２８の電界効果型トランジスタ２側の端部は、電界効果型トランジスタ２のｎウェル２３と隣接している。また、ｐウェル２８のバイポーラトランジスタ１側の端部は、バイポーラトランジスタ１のｎ型のコレクタ領域１３と隣接している。また、素子分離絶縁膜１２の下方に形成されたｐウェル２８は、電界効果型トランジスタ２のｐウェル２２よりも浅い位置に形成されている。なお、ｐウェル２８は、本発明の「素子分離用不純物領域」の一例である。

図２〜図８は、本実施形態による半導体装置１００の製造プロセスを説明するための図である。次に、図１〜図８を参照して、本実施形態による半導体装置１００の製造プロセスを説明する。

まず、図２に示すように、ｐ型のシリコン基板１１の表面に、ＳｉＯ_２からなる酸化シリコン膜３０を熱酸化により形成する。また、酸化シリコン膜３０上に、Ｓｉ_３Ｎ_４からなる窒化シリコン膜３１をＬＰ−ＣＶＤ（減圧ＣＶＤ）法により形成する。

次に、図３に示すように、フォトリソグラフィ法により図示しないレジストを形成するとともに、ドライエッチング法により酸化シリコン膜３０、窒化シリコン膜３１およびシリコン基板１１の所定の領域のエッチングを行う。この後、レジストを除去する。

次に、図４に示すように、熱酸化を行うことにより、窒化シリコン膜３１の除去された領域にＳｉＯ_２からなる素子分離絶縁膜１２および絶縁膜１２ａを形成する。そして、素子分離絶縁膜１２および絶縁膜１２ａを形成した後、燐酸処理を行うことにより、窒化シリコン膜３１を除去する。

次に、図５に示すように、フォトリソグラフィ法により、図示しないレジストを形成するとともに、バイポーラトランジスタ１が形成される領域Ａにリン（Ｐ）をイオン注入する。その後、熱拡散を行うことにより、ｎ^＋型のサブコレクタ領域１３ａを形成する。その後、フォトリソグラフィ法により、図示しないレジストを形成するとともに、電界効果型トランジスタ２が形成される領域Ｂにリン（Ｐ）をイオン注入する。その後、熱拡散を行うことにより、ｎウェル２３を形成する。

次に、図６に示すように、フォトリソグラフィ法により、図示しないレジストを形成するとともに、電界効果型トランジスタ２が形成される領域Ｂと、素子分離領域Ｃとにホウ素（Ｂ）をイオン注入する。この場合のドーズ量は、約１×１０^１３〜約５×１０^１３（個／ｃｍ^２）（本実施形態では、約２．５×１０^１３（個／ｃｍ^２））であり、注入エネルギーは、約１９０（ｋｅＶ）である。この時、素子分離領域Ｃには、素子分離絶縁膜１２を介してイオン注入する。その後、熱拡散を行うことにより、領域Ｂのｐウェル２２と素子分離領域Ｃのｐウェル２８とを同時に形成する。素子分離領域Ｃのｐウェル２８は、素子分離絶縁膜１２を介してイオン注入することにより形成されるので、領域Ｂのｐウェル２２よりも深さが小さくなる。また、ｐウェル２８は、電界効果型トランジスタ２のｎウェル２３に隣接するように形成される。

次に、図７に示すように、酸化シリコン膜３０をエッチングすることにより除去した後、熱酸化を行うことにより、ＳｉＯ_２からなるゲート絶縁膜２５を形成する。

そして、図８に示すように、ゲート電極２６を形成した後、砒素（Ａｓ）をイオン注入することにより、低濃度の不純物領域２０ｂおよび２１ｂを形成する。その後、ゲート電極２６上に絶縁膜（図示せず）を形成した後、エッチバックすることにより、ゲート電極２６の側面を覆うサイドウォール絶縁膜２７を形成する。そして、サイドウォール絶縁膜２７をマスクとして、砒素をイオン注入することにより、高濃度の不純物領域２０ａおよび２１ａを形成する。このようにして、シリコン基板１１にｎ型の電界効果型トランジスタ２が形成される。

その後、図８に示すように、電界効果型トランジスタ２が形成された領域Ｂを覆うようにレジスト３２を形成した状態で、領域Ａにバイポーラトランジスタ１を形成する。まず、図８に示すように、リンをイオン注入することにより、ｎ^＋型のコレクタ領域１３を形成する。このコレクタ領域１３は、電界効果型トランジスタ２のｎウェル２３よりも浅くなるように形成される。その後、領域Ａのコレクタ領域１３上に、ｐ型の内部ベース層１４と、ｐ^＋型の外部ベース層１５および１６と、エミッタ層１７と、ｎ^＋型のエミッタ電極１８とエミッタ電極１８の側面を覆うサイドウォール絶縁膜１９とを形成する。このようにして、シリコン基板１１にバイポーラトランジスタ１が形成されることにより、本実施形態による半導体装置１００が形成される。

本実施形態では、上記のように、素子分離領域Ｃに素子分離絶縁膜１２の下面に接触するｐウェル２８を形成することによって、トレンチ分離部を形成することなく、素子分離絶縁膜１２およびｐウェル２８により互いに隣接するバイポーラトランジスタ１および電界効果型トランジスタ２を分離することができる。これにより、多数の工程からなるトレンチ分離部を形成する工程を削減することができるので、製造工程が増加するのを抑制することができる。また、電界効果型トランジスタ２が形成される領域を覆うｐウェル２２と、素子分離領域Ｃに配置されるｐウェル２８とを同時に形成することによって、電界効果型トランジスタ２のｐウェル２２を形成する工程と、互いに隣接するバイポーラトランジスタ１と電界効果型トランジスタ２とを分離するためのｐウェル２８を形成する工程とを１つの工程で行うことができる。したがって、電界効果型トランジスタ２を形成する際に、同時にｐウェル２８を形成することができるので、製造工程が増加するのをより抑制することができる。

また、本実施形態では、上記のように、バイポーラトランジスタ１のコレクタ領域１３を、イオン注入によって形成することによって、埋込コレクタ層をシリコン基板の表面に形成した後にシリコンをエピタキシャル成長させる場合と異なり、コレクタ領域１３をより浅い位置に形成することができる。これにより、バイポーラトランジスタ１のｎ型のコレクタ領域１３と電界効果型トランジスタ２のｎウェル２３とを分離するための素子分離領域Ｃのｐウェル２８を浅い位置に形成した場合にも、互いに隣接するバイポーラトランジスタ１と電界効果型トランジスタ２とを十分に分離することができる。

また、本実施形態では、上記のように、電界効果型トランジスタ２のｎウェル２３に隣接するように素子分離領域Ｃのｐウェル２８を形成することによって、電界効果型トランジスタ２のｎウェル２３と素子分離領域Ｃのｐウェル２８とによりｐｎ接合を形成することができる。これにより、電界効果型トランジスタ２のｎウェル２３から素子分離領域Ｃのｐウェル２８に電流が流れるのを抑制することができる。

また、本実施形態では、上記のように、バイポーラトランジスタ１のコレクタ領域１３を、ｎウェル２３よりも浅くなるようにイオン注入によって形成することによって、バイポーラトランジスタ１のｎ型のコレクタ領域１３と電界効果型トランジスタ２のｎウェル２３とを分離するための素子分離領域Ｃのｐウェル２８を浅い位置に形成した場合にも、互いに隣接するバイポーラトランジスタ１と電界効果型トランジスタ２とを十分に分離することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、互いに隣接するバイポーラトランジスタ１とｎ型ＭＯＳトランジスタ２とをｐウェル２８により分離した例を示したが、本発明はこれに限らず、バイポーラトランジスタとｐ型ＭＯＳトランジスタとをｐウェル２８により分離してもよいし、互いに隣接する２つのバイポーラトランジスタをｐウェル２８により分離してもよい。

また、上記実施形態では、電界効果型トランジスタ２のｎウェル２３と素子分離領域Ｃのｐウェル２８とが隣接するように形成した例を示したが、本発明はこれに限らず、ｎウェル２３とｐウェル２８とが離れていてもよい。

本発明の一実施形態による半導体装置を示す断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。

符号の説明

１バイポーラトランジスタ
２電界効果型トランジスタ
１１シリコン基板（半導体基板）
１２素子分離絶縁膜
１３コレクタ領域（埋込コレクタ領域）
２２ｐウェル（ウェル領域）
２３ｎウェル（不純物領域）
２８ｐウェル（素子分離用不純物領域）
１００半導体装置

Claims

半導体基板を準備する工程と、
互いに隣接する素子領域間に素子分離絶縁膜を形成する工程と、
前記半導体基板の第１素子が形成される第１素子領域と、互いに隣接する素子領域間に配置される素子分離領域とに不純物を導入することにより、前記第１素子が形成される領域を覆う第１導電型のウェル領域と、前記素子分離領域の前記素子分離絶縁膜の下面に接触するように配置される第１導電型の素子分離用不純物領域とを同時に形成する工程とを備えた、半導体装置の製造方法。
前記素子分離用不純物領域を形成する工程は、前記素子分離絶縁膜を介して不純物をイオン注入することにより、前記素子分離絶縁膜の下面に接触する素子分離用不純物領域を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
前記互いに隣接する素子の少なくとも一方は、バイポーラトランジスタを含み、
前記バイポーラトランジスタのコレクタ領域を、イオン注入によって形成する工程をさらに備える、請求項１または２に記載の半導体装置の製造方法。
前記素子分離領域により分離される前記互いに隣接する素子領域の一方は、電界効果型トランジスタからなる前記第１素子が形成される第１素子領域であり、
前記第１素子が形成される領域を覆う前記第１導電型のウェル領域を形成する工程に先立って、前記ウェル領域が形成される領域を覆う第２導電型の不純物領域を形成する工程をさらに備え、
前記第１導電型の素子分離用不純物領域を形成する工程は、前記第２導電型の不純物領域に隣接するように前記素子分離用不純物領域を形成する工程を含む、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
前記互いに隣接する素子は、それぞれ、電界効果型トランジスタおよびバイポーラトランジスタであり、
前記第１導電型のウェル領域を形成する工程に先立って、前記ウェル領域が形成される領域を覆うように第２導電型の不純物領域をイオン注入によって形成する工程と、
前記バイポーラトランジスタのコレクタ領域を、前記第２導電型の不純物領域よりも浅くなるようにイオン注入によって形成する工程とをさらに備える、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。