JP4381745B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、ＳＯＩ基板を用いて設けられる半導体装置及びその製造方法に関するものである。

近年、トランジスタ等の半導体素子の縮小化に伴い、半導体集積回路における素子間分離の方法として、トレンチ型素子分離構造が採用されるようになった。このトレンチ型素子分離構造とは、半導体基板の表面領域に活性領域を区画するようにトレンチ（溝）を形成し、トレンチ内に絶縁体膜を設けることにより、隣接する活性領域同士を分離する方法である。

特に、活性領域を設けるための半導体層を絶縁層の上に有するＳＯＩ（Silicon On Insulator）基板を用いた半導体装置においては、トレンチをこの絶縁層に到達するように形成することで、確実に素子分離を行うことが可能となる。例えば、特許文献１においては、貼り合わせ法によって形成されたＳＯＩ基板を用い、半導体層に絶縁層に達するトレンチを形成し、トレンチの側面上に熱酸化膜（側壁絶縁膜）を形成した後、トレンチの両側の側壁絶縁膜間の空間を多結晶シリコンで埋めることにより、トレンチ型素子分離領域を形成している。
特開昭６１−０５９８５２号公報（要約書）

しかしながら、上記公報に記載されている従来の半導体装置の素子分離領域においては、その両端の活性領域間に高い電圧が印加された場合、素子分離領域の側壁絶縁膜（熱酸化膜）に高い電圧が集中的に印加されるので、耐圧特性がよくないことがわかった。一方、熱酸化膜を十分厚くすれば絶縁耐圧は向上するが、長時間の熱酸化処理によって厚い熱酸化膜を形成する際に、熱酸化膜が体積膨張するために、活性領域に大きな応力がかかり活性領域の半導体結晶中に結晶欠陥が発生する。結晶欠陥が発生すると、トランジスタの電流駆動能力が劣化するおそれがある。

なお、トレンチ全体にＣＶＤ酸化膜等の絶縁体によって埋め込んで形成された素子分離領域を有する半導体装置においても、活性領域には絶縁体と半導体との熱膨張率差に起因する大きな応力が印加されるおそれがある。

本発明の目的は、ＳＯＩ基板を用いトレンチ分離構造を有する半導体装置において、活性領域における応力の発生を抑制しつつ、トレンチ側壁の絶縁膜に印加電圧が集中することを緩和し、絶縁耐圧の向上を図ることにある。

本発明の半導体装置は、ＳＯＩ基板を用いた半導体装置において、トレンチの両側面を覆う側壁絶縁膜と、両側の側壁絶縁膜間に介在し、トレンチの深さ方向に延びるｐｎ接合部を有する多結晶半導体領域とを備えている。

これにより、素子分離領域の両側の活性領域間に電圧が印加されると、側壁絶縁膜だけでなくｐｎ接合部に生じる空乏層にも電圧が分配されるので、素子分離領域の幅が狭く側壁絶縁膜が薄い場合でも、高い耐圧を発揮することができる。よって、活性領域における横領の発生を抑制しつつ、耐圧性の向上を図ることができる。

上記多結晶半導体領域は、両側の側壁絶縁膜の各側面を覆う２つの第１伝導型多結晶半導体層と、両側の第１伝導型多結晶半導体層同士の間に介在する第２伝導型多結晶半導体層とを有することにより、いずれの活性領域に高い電圧が印加されても、確実に高い耐圧を発揮することができる。

上記第１伝導型多結晶半導体層が、多結晶半導体層のエッチバックにより形成されたサイドウォール型の構造を有していることにより、第１伝導型多結晶半導体層の横方向寸法に、マスクの位置ずれを考慮したマージンを設けなくてもよいので、微細化された半導体装置に適した構造が得られる。

半導体層が単結晶シリコンにより構成されている場合は、多結晶半導体領域が多結晶シリコンによって構成されていることが好ましい。

本発明の半導体装置の製造方法は、ＳＯＩ基板の半導体層の素子分離領域域を形成しようとする領域にトレンチを形成した後、側壁絶縁膜を形成し、さらに、トレンチの両側の側壁絶縁膜の間に、側壁絶縁膜の各側面を覆う第１伝導型多結晶半導体層と、両側の第１伝導型多結晶半導体層同士の間に介在する第２伝導型多結晶半導体層とを形成する方法である。

この方法により、２つの第１伝導型多結晶半導体層とそれに挟まれる第２伝導型多結晶半導体層との境界部にトレンチの深さ方向に延びるｐｎ接合部がそれぞれ生じるので、上述の作用による耐圧の高い半導体装置が得られることになる。

第１伝導型多結晶半導体膜と第２伝導型多結晶半導体膜とを形成する方法としては、トレンチにノンドープ多結晶半導体膜を埋め込んだ後、第１伝導型不純物イオンの注入と、第２伝導型不純物イオンの注入とを行なうか、in-situ ドープを伴うＣＶＤを利用する方法がある。

本発明の半導体装置又はその製造方法によると、素子分離領域の両側の活性領域に印加される電圧が、側壁絶縁膜だけでなく多結晶半導体領域内のｐｎ接合部の空乏層にも分配されるので、活性領域への応力の印加を抑制しつつ、高い耐圧を発揮することができる。

（第１の実施形態）
−半導体装置の構造−
図１は、ＳＯＩ基板を用いた第１の実施形態に係る半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置は、単結晶シリコンからなる半導体基板３の主面上に設けられた厚さ９００ｎｍの絶縁層２と、絶縁層２上に設けられた厚さ３．５μｍの単結晶シリコンからなる半導体層１とを有するＳＯＩ基板を用いて形成されている。

半導体層１は、トレンチ型素子分離領域Ｔreisにより、多数の活性領域１ａ，１ｂ，…に区画されているが、図１にはそれらのうち２つの活性領域１ａ，１ｂのみが表示されている。活性領域１ａには、ｐチャネル型ＭＩＳＦＥＴ（以下、ｐＭＩＳＦＥＴという）が設けられており、活性領域１ｂにはｎチャネル型ＭＩＳＦＥＴ（以下、ｎＭＩＳＦＥＴという）が設けられている。活性領域１ａ中の基板領域は低濃度のｎ型不純物（リン又は砒素）を含んでおり、活性領域１ｂ中の基板領域は低濃度のｐ型不純物（ボロン）を含んでいる。

活性領域１ａの上には、ｐＭＩＳＦＥＴの要素として、シリコン酸化膜，シリコン酸窒化膜等からなるゲート絶縁膜２１ａと、ｐ型不純物（ボロン）を含む多結晶シリコンからなるゲート電極２２ａとが設けられている。また、活性領域１ａのうちゲート電極２２ａの両側方に位置する領域には、低濃度のｐ型不純物（ボロン）を含むエクステンション領域及び高濃度のｐ型不純物（ボロン）を含む高濃度ソース・ドレイン領域からなるソース・ドレイン領域２３ａが形成されている。

活性領域１ｂの上には、ｎＭＩＳＦＥＴの要素として、シリコン酸化膜，シリコン酸窒化膜等からなるゲート絶縁膜２１ｂと、ｎ型不純物（リン又は砒素）を含む多結晶シリコンからなるゲート電極２２ｂとが設けられている。また、活性領域１ｂのうちゲート電極２２ｂの両側方に位置する領域には、低濃度のｎ型不純物（リン又は砒素）を含むエクステンション領域及び高濃度のｎ型不純物（リン又は砒素）を含む高濃度不純物拡散領域からなるソース・ドレイン領域２３ｂが形成されている。

ここで、本実施形態の特徴部分であるトレンチ型素子分離領域Ｔreisの構造について説明する。本実施形態のトレンチ型素子分離領域Ｔreisは、半導体層１を貫通して絶縁層２に到達するトレンチの側面を覆う横方向厚さ１００ｎｍのシリコン酸化膜（熱酸化膜）からなる２つの側壁絶縁膜７と、各側壁絶縁膜７を覆う２つの第１伝導型多結晶半導体層９と、第１伝導型多結晶半導体層９間の空間を埋める第２伝導型多結晶半導体層１１とを備えている。本実施形態においては、第１伝導型多結晶半導体層９は、濃度約５×１０¹⁶ｃｍ^-3のｎ型不純物（例えばリン，砒素）を含む横方向厚さ３００ｎｍのｎ型多結晶シリコン膜であり、第２伝導型多結晶半導体層１１は、濃度約５×１０¹⁶ｃｍ^-3のｐ型不純物（例えばボロン）を含むｐ型多結晶シリコン膜である。そして、第１伝導型多結晶半導体層９と第２伝導型多結晶半導体層１１との間には、縦方向（深さ方向）に延びる２つのｐｎ接合部Ｊpn１，Ｊpn２が形成されている。すなわち、第１伝導型多結晶半導体層９と第２伝導型多結晶半導体層１１とにより、トレンチの深さ方向に延びるｐｎ接合部Ｊpnを有する半導体領域が構成されている。

ただし、第１伝導型多結晶半導体層９がｐ型多結晶シリコン膜で、第２伝導型多結晶半導体層１１がｎ型多結晶シリコン膜であっても、第１伝導型多結晶半導体層９と第２伝導型多結晶半導体層１１との間に、トレンチの深さ方向に延びる２つのｐｎ接合部が形成されるので、後述するような本実施形態の作用効果を発揮しうる。なお、トレンチの横方向寸法は必ずしも一定ではないので、第２伝導型多結晶半導体層１１の横方向寸法も部位によって異なる。

本実施形態の半導体装置によると、活性領域１ａ，１ｂを分離するためのトレンチ型素子分離領域Ｔreisに、第１伝導型多結晶半導体層９と第２伝導型多結晶半導体層１１とを設けているので、縦方向に延びる２つのｐｎ接合部Ｊpnが形成されている。この構造により、活性領域１ａと活性領域１ｂとの各ソース・ドレイン領域２３ａ，２３ｂ間に電圧が印加された場合でも、２つのｐｎ接合部Ｊpn１，Ｊpn２のうちいずれか一方において空乏層が広がる。例えば、第１活性領域１ａ側が高電位となる高電圧が印加された場合には、ｐｎ接合部Ｊpn２において空乏層が広がるので、この空乏層にも電圧が分配されて側壁絶縁膜７への電界の集中が緩和され、トレンチ分離領域Ｔreisの幅が狭くて側壁絶縁膜７が薄い場合でも、十分な耐圧が得られることになる。よって、本実施形態の半導体装置によると、活性領域１ａ，１ｂにおける応力の発生を緩和しつつ、高い耐圧を発揮することができる。

なお、本実施形態のＳＯＩ基板は、公知の貼り合わせ法や、酸素イオンの注入によってＢＯＸ層を設ける方法や、絶縁性基板上に半導体層をエピタキシャル成長させる方法など、いずれの方法によって作成したものであっても、上述のような作用効果を発揮することができる。

また、ＳＯＩ基板を構成する半導体材料は、シリコンに限定されるものではないが、第１，第２伝導型多結晶半導体層９，１１を構成する材料は、半導体層１を構成する半導体材料と同じであることが好ましい。第１，第２伝導型多結晶半導体層９，１１を構成する半導体材料と、半導体層１を構成する半導体材料とが同じであれば、両者の熱膨張率差がほとんどないので、活性領域１ａ，１ｂにおける応力の発生をより抑制することができるからである。

−半導体装置の製造方法−
図２（ａ）〜図４（ｂ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。

まず、図２（ａ）に示す工程において、半導体層１と、半導体基板３と、半導体層１と半導体基板３との間に介在する絶縁層２とを有するＳＯＩ基板を用い、半導体層１の主面上に、熱酸化法あるいはＣＶＤ法により、パッド酸化膜４を形成する。さらに、このパッド酸化膜４の上に、ＣＶＤ法により、エッチングストッパーとなる窒化膜５を形成する。

次に、図２（ｂ）に示す工程において、フォトリソグラフィーにより形成されたレジスト膜（図示せず）をマスクとして異方性ドライエッチングを行ない、窒化膜５およびパッド酸化膜３をパターニングして、トレンチ用開口部を形成する。そして、この窒化膜５をマスクとして用いて異方性ドライエッチングを行ない、半導体層１を貫通して絶縁層２に到達するトレンチ６を形成する。

次に、図２（ｃ）に示す工程において、熱酸化法により、トレンチ６の側面（半導体層１の側面）を覆う側壁絶縁膜７（熱酸化膜）を形成する。

次に、図３（ａ）に示す工程において、ＣＶＤ法により、基板上に、ノンドープ多結晶シリコン膜８を堆積させる。これにより、トレンチ６内はノンドープ多結晶シリコン膜８によって埋められる。

次に、図３（ｂ）に示す工程において、窒化膜５をエッチングストッパーとして異方性ドライエッチングを行なって、ノンドープ多結晶シリコン膜８をエッチバックする。これにより、ノンドープ多結晶シリコン膜８のうちトレンチ６からはみ出た部分は除去される。さらに、窒化膜５およびパッド酸化膜４をマスクとして、ｎ型不純物（例えばリン）のイオン注入を行ない、ノンドープ多結晶シリコン膜８を第１伝導型多結晶半導体層９に変える。このとき、ドーズ量が２．９×１０¹²ｃｍ^-2で注入エネルギーが８００ｋｅＶ、ドーズ量が３．２×１０¹²ｃｍ^-2で注入エネルギーが２００ｋｅＶ、ドーズ量が３．８×１０¹²ｃｍ^-2で注入エネルギーが４０００ｋｅＶの３段階のイオン注入を行なう。そして、トレンチ６は、第１伝導型多結晶半導体層９によって埋められることになる。

次に、図３（ｃ）に示す工程において、窒化膜５およびパッド酸化膜３を除去した後、基板上に、注入マスク用の酸化膜１０を堆積する。そして、フォトリソグラフィー及びドライエッチングにより酸化膜１０をパターニングして、トレンチ６の幅よりも狭い幅を有する開口部１０ａを形成する。

次に、図４（ａ）に示す工程において、酸化膜１０をマスクとして、ｐ型不純物（例えばボロン）のイオン注入を行なって、トレンチ６内の第１伝導型多結晶半導体層９のうちの一部（中央部）を第２伝導型多結晶半導体層１１に変化させる。このとき、ドーズ量が１．４×１０¹²ｃｍ^-2で注入エネルギーが４００ｋｅＶ、ドーズ量が１．５×１０¹²ｃｍ^-2で注入エネルギーが１２００ｋｅＶ、ドーズ量が１．９×１０¹²ｃｍ^-2で注入エネルギーが２０００ｋｅＶの３段階のイオン注入を行なう。

最後に、図４（ｂ）に示す工程において、エッチングにより、酸化膜１０を除去する。これにより、側壁絶縁膜７，第１伝導型多結晶半導体層９及び第２伝導型多結晶半導体層１１を有するトレンチ分離領域Ｔreisが形成される。

その後の工程の図示は省略するが、一般的なＣＭＯＳプロセスを用いて、ゲート絶縁膜，ゲート電極，エクステンション領域，サイドウォール，高濃度不純物拡散領域の形成性を行なって、図１に示す構造を有する半導体装置を得る。

本実施形態の半導体装置の製造方法により、図１に示す半導体装置の構造を容易に得ることができる。

−第１の実施形態の変形例に係る製造方法−
第１の実施形態においては、トレンチ６を第１伝導型多結晶半導体層９により埋めるに際し、図３（ａ）に示す工程において、基板上にノンドープの多結晶シリコン膜８を堆積した後に、図３（ｂ）に示す工程において、ｎ型不純物のイオン注入を行なって、ノンドープ多結晶シリコン膜８を第１伝導型多結晶半導体膜９に変えている。

それに対し、本変形例では、図３（ａ）に示す工程において、ｎ型不純物のin-situ ドープを伴うＣＶＤにより、基板上にｎ型不純物を含む多結晶シリコン膜を堆積した後、ドライエッチングにより、多結晶シリコン膜のうちトレンチ６からはみ出た部分を除去して、第１伝導型多結晶半導体層９を形成する。

その他の工程は、図２（ａ）〜図４（ｂ）に示す第１の実施形態の製造工程と同じである。この変形例においても、第１の実施形態と同じ作用効果を発揮することができる。特に、この方法によると、第１の実施形態に比べて、不純物濃度の分布がより均一な第１伝導型多結晶半導体層９を得ることができるので、耐圧のばらつきを抑制することが可能となる。

（第２の実施形態）
第１の実施形態又は第１の実施形態の変形例における半導体装置の製造方法においては、第２伝導型多結晶半導体層１１を形成する際に、イオン注入法を用いて、第１伝導型多結晶半導体層９の一部を第２伝導型多結晶半導体層１１に変えているが、第２の実施形態の半導体装置の製造方法においては、in-situ ドープを伴うＣＶＤにより、第２伝導型多結晶半導体層を形成する方法を採用する。

図５（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。本実施形態においても、図５（ａ）に示す工程に至るまでに、図２（ａ）〜図３（ｂ）に示す第１の実施形態又は第１の実施形態の変形例の製造工程を行なって、パッド酸化膜４，窒化膜５，トレンチ６，側壁絶縁膜７及び第１伝導型多結晶半導体層９を形成する。ただし、重複を回避するために、図５（ａ）に示す工程よりも以前の工程の図示は省略する。

図５（ａ）に示す工程において、パッド酸化膜４，窒化膜５を除去した後、基板上に、新たにパッド酸化膜１３および窒化膜１４を堆積する。そして、フォトリソグラフィー及びドライエッチングにより窒化膜１４及びパッド酸化膜１３をパターニングして、トレンチ６の幅よりも狭い幅を有する開口部１４ａを形成する。

次に、図５（ｂ）に示す工程において、窒化膜１４をマスクとして第１伝導型多結晶半導体層９の中央部を除去して、絶縁層２に到達する小トレンチ１５を形成する。

次に、図５（ｃ）に示す工程において、ｐ型不純物のin-situ ドープを伴うＣＶＤにより、基板上に、ｐ型多結晶シリコン膜を堆積させて、小トレンチ１５内をｐ型多結晶シリコン膜によって埋める。さらに、ドライエッチングにより、ｐ型多結晶シリコン膜のうち小トレンチ１５からはみ出た部分を除去して、第２伝導型多結晶半導体層１１を形成する。このとき、窒化膜１４をエッチングストッパーとして用いる。これにより、側壁絶縁膜７，第１伝導型多結晶半導体層９及び第２伝導型多結晶半導体層１１を有するトレンチ分離領域Ｔreisが形成される。

その後の工程の図示は省略するが、パッド酸化膜１３及び窒化膜１４を除去した後、一般的なＣＭＯＳプロセスを用いて、ゲート絶縁膜，ゲート電極，エクステンション領域，サイドウォール，高濃度不純物拡散領域の形成性を行なって、図１に示す構造を有する半導体装置を得る。

（第３の実施形態）
−半導体装置の構造−
図６は、ＳＯＩ基板を用いた第３の実施形態に係る半導体装置の構造を示す断面図である。図６に示すように、本実施形態の半導体装置は、単結晶シリコンからなる半導体基板３の主面上に設けられた厚さ９００ｎｍの絶縁層２と、絶縁層２上に設けられた厚さ３．５μｍの単結晶シリコンからなる半導体層１とを有するＳＯＩ基板を用いて形成されている。

半導体層１は、トレンチ型素子分離領域Ｔreisにより、多数の活性領域１ａ，１ｂ，…に区画されているが、図６にはそれらのうち２つの活性領域１ａ，１ｂのみが表示されている。活性領域１ａには、第１の実施形態と同様の構造を有するｐＭＩＳＦＥＴというが設けられており、活性領域１ｂには第１の実施形態と同様の構造を有するｎＭＩＳＦＥＴが設けられている。活性領域１ａ中の基板領域は低濃度のｎ型不純物（リン又は砒素）を含んでおり、活性領域１ｂ中の基板領域は低濃度のｐ型不純物（ボロン）を含んでいる。

ここで、本実施形態の特徴部分であるトレンチ型素子分離領域Ｔreisの構造について説明する。本実施形態のトレンチ型素子分離領域Ｔreisは、半導体層１を貫通して絶縁層２に到達するトレンチの側面を覆う底部での横方向厚さ１００ｎｍのシリコン酸化膜（熱酸化膜）からなる側壁絶縁膜７と、トレンチ６の両側の側壁絶縁膜７をそれぞれ覆うサイドウォール型の第１伝導型多結晶半導体層９’と、両側の第１伝導型多結晶半導体層９’間の空間を埋める第２伝導型多結晶半導体層１１とを備えている。本実施形態においては、第１伝導型多結晶半導体層９’は、ｎ型不純物（例えばリン，砒素）を含む底部での横方向厚さ３００ｎｍのｎ型多結晶シリコン膜であり、第２伝導型多結晶半導体層１１は、ｐ型不純物（例えばボロン）を含むｐ型多結晶シリコン膜である。本実施形態においては、第１伝導型多結晶半導体層９’は、多結晶シリコン膜をエッチバックして形成されたものであるので、第１伝導型多結晶半導体層９’と第２伝導型多結晶半導体層１１との間には、やや傾斜して縦方向（深さ方向）に延びる２つのｐｎ接合部Ｊpn１，Ｊpn２が形成されている。

本実施形態においても、第１伝導型多結晶半導体層９’がｐ型多結晶シリコン膜で、第２伝導型多結晶半導体層１１がｎ型多結晶シリコン膜であっても、第１伝導型多結晶半導体層９’と第２伝導型多結晶半導体層１１との間に、トレンチの深さ方向に延びる２つのｐｎ接合部が形成されるので、後述するような本実施形態の作用効果を発揮しうる。なお、トレンチの横方向寸法は必ずしも一定ではないので、第２伝導型多結晶半導体層１１の横方向寸法も部位によって異なる。

本実施形態の半導体装置によると、活性領域１ａ，１ｂを分離するためのトレンチ型素子分離領域Ｔreisに、第１伝導型多結晶半導体層９’と第２伝導型多結晶半導体層１１とを設けているので、やや傾斜して縦方向に延びる２つのｐｎ接合部Ｊpnが形成されている。この構造により、第１の実施形態と同様に、活性領域１ａと活性領域１ｂとの各ソース・ドレイン領域２３ａ，２３ｂ間に電圧が印加された場合でも、２つのｐｎ接合部Ｊpn１，Ｊpn２のうちいずれか一方において空乏層が広がる。よって、本実施形態の半導体装置によると、第１の実施形態と同様に、活性領域１ａ，１ｂにおける応力の発生を緩和しつつ、高い耐圧を発揮することができる。

特に、本実施形態においては、第１伝導型多結晶半導体層９’が多結晶シリコン膜のエッチバックによって、セルフアラインで形成されているので、第１伝導型多結晶半導体層９’の厚みは、マスクの位置ずれを考慮したマージンを設けることなく設定することができ、特に半導体装置の微細化に有利な構造となる。

−半導体装置の製造工程−
図７（ａ）〜（ｃ）は、第３の実施形態における半導体装置の製造工程を示す断面図である。本実施形態においても、図７（ａ）に示す工程に至るまでに、図２（ａ）〜（ｃ）に示す第１の実施形態の製造工程を行なって、パッド酸化膜４，窒化膜５，トレンチ６及び側壁絶縁膜７を形成する。ただし、重複を回避するために、図７（ａ）に示す工程よりも以前の工程の図示は省略する。

図７（ａ）に示す工程において、ｎ型不純物のin-situ ドープを伴うＣＶＤにより、基板上に、第１伝導型多結晶半導体膜９ｘを堆積させる。これにより、トレンチ６内は第１伝導型多結晶半導体膜９ｘによって埋められる。ただし、ノンドープ多結晶シリコン膜を堆積してから、ｎ型不純物のイオン注入を行なうことにより、第１伝導型多結晶半導体膜９ｘを形成してもよい。

次に、図７（ｂ）に示す工程において、窒化膜５をエッチングストッパーとして異方性ドライエッチングを行なって、ｎ型多結晶半導体膜９ｘを、絶縁層２が露出するまでエッチバックする。これにより、トレンチ６の側面（側壁絶縁膜７，パッド酸化膜４及び窒化膜５の各側面）を覆う第１伝導型多結晶半導体層９’が形成される。

次に、図７（ｃ）に示す工程において、ｐ型不純物のin-situ ドープを伴うＣＶＤにより、基板上に、厚さ４μｍのｐ型多結晶シリコン膜を堆積させて、トレンチ６内をｐ型多結晶シリコン膜によって埋める。さらに、ＣＭＰ（Chemical Mechanical Polish）により、半導体層１が露出するまで、ｐ型多結晶シリコン膜のうちトレンチ６からはみ出た部分、窒化膜５及びパッド酸化膜４を除去して、第２伝導型多結晶半導体層１１を形成する。これにより、側壁絶縁膜７，第１伝導型多結晶半導体層９’及び第２伝導型多結晶半導体層１１を有するトレンチ分離領域Ｔreisが形成される。

その後の工程の図示は省略するが、一般的なＣＭＯＳプロセスを用いて、ゲート絶縁膜，ゲート電極，エクステンション領域，サイドウォール，高濃度不純物拡散領域の形成性を行なって、図６に示す構造を有する半導体装置を得る。

本実施形態の製造方法により、マスク形成工程を伴うことなく、第１伝導型多結晶半導体層９’及び第２伝導型多結晶半導体層１１を形成することができるので、製造コストが安価になる。また、上述のように、第１伝導型多結晶半導体層９’がセルフアラインで形成されるので、第１伝導型多結晶半導体層９’の厚さは、トレンチ６形成のためのマスクに対するマスクの位置ずれを考慮したマージンを設けることなく決定することができる。したがって、第１伝導型多結晶半導体層９’の厚さを１００ｎｍ程度まで薄くすることができ、半導体装置の微細化に適した構造となる。

なお、上記各実施形態において、ｐｎ接合部Ｊpn１，Ｊpn２の第１伝導型多結晶半導体層９（又は９’）と第２伝導型多結晶半導体層１１との間に、イントリンシックの（ノンドープの）多結晶半導体層が介在していても、空乏層を利用した高耐圧の構造という本発明の作用効果を得ることができる。

また、トレンチ型素子分離領域Ｔreisの両側の２つの活性領域１ａ，１ｂのうちいずれの電位が高いかが定まっている場合には、ｐｎ接合部は少なくとも１つ存在していれば足りる。一般には、半導体装置の動作状態によって、トレンチ型素子分離領域Ｔreisを挟む両側の活性領域１ａ，１ｂに印加される電圧の高低が変化するので、いずれに対しても空乏層を利用した電圧の分配作用を生じさせるためには、トレンチ型素子分離領域に２つ以上のｐｎ接合部が存在することが好ましい。

また、半導体領域に４つ以上のｐｎ接合部が設けられていてもよい。例えば第３の実施形態を利用する場合には、図７（ｂ）に示す工程において、サイドウォール型の第１伝導型多結晶半導体層９’を形成した後、第１伝導型多結晶半導体膜の堆積とエッチバックとを行なって、サイドウォール型の第２伝導型多結晶半導体層の形成を行ない、さらに残っている空間を第１伝導型多結晶半導体層で埋めることにより、３つの第１伝導型多結晶半導体層と２つの第２伝導型多結晶半導体層とからなる多結晶半導体領域が形成される。そして、この多結晶半導体領域には、４つのｐｎ接合部が存在することになる。したがって、各々サイドウォール型の第１伝導型多結晶半導体層と第２伝導型多結晶半導体層とを交互に形成することにより、多数のｐｎ接合部を有する多結晶半導体領域を形成することができる。同様に、第１，第２の実施形態を利用しても、イオン注入を多数回繰り返すか、あるいは、小トレンチの形成とin-situ ドープを伴うＣＶＤとを多数回繰り返すことにより、４つ以上のｐｎ接合部を有する多結晶半導体領域を形成することができる。

また、側壁絶縁膜７は必ずしも酸化膜である必要はなく、酸窒化膜，窒化膜等であってもよい。また、側壁絶縁膜７として、熱酸化膜に代えてＣＶＤ酸化膜を用いてもよい。ただし、活性領域１ａ，１ｂに大きな応力を生じさせないことが必要である。

本発明の半導体装置は、多数のＭＩＳＦＥＴを集積したＬＳＩなどに利用することができ、有用である。

ＳＯＩ基板を用いた第１の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程のうち側壁絶縁膜を形成するまでの工程を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程のうち注入マスクを形成するまでの工程を示す断面図である。 （ａ），（ｂ）は、第１の実施形態の半導体装置の製造工程の後半の工程を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。 ＳＯＩ基板を用いた第３の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｃ）は、第３の実施形態における半導体装置の製造工程を示す断面図である。

符号の説明

１ 半導体層
２ 絶縁層
３ 半導体基板
４ パッド酸化膜
５ 窒化膜
６ トレンチ
７ 側壁絶縁膜
８ ノンドープ多結晶シリコン膜
９，９’ 第２伝導型多結晶半導体層
９ｘ 第２伝導型多結晶半導体膜
１０ 酸化膜
１１ 第２伝導型多結晶半導体層
１３ パッド酸化膜
１４ 窒化膜
１５ 小トレンチ

Claims (3)

1. ＳＯＩ基板の絶縁層の上に設けられた半導体層のうち素子分離領域を形成しようとする部分を貫通して上記絶縁層まで到達するトレンチを形成する工程（ａ）と、
   上記トレンチの両側面を覆う側壁絶縁膜を形成する工程（ｂ）と、
   上記トレンチの両側の側壁絶縁膜の間に、上記両側の側壁絶縁膜の各側面を覆う第１伝導型多結晶半導体層と、上記両側の第１伝導型多結晶半導体層間に介在する第２伝導型多結晶半導体層とを形成する工程（ｃ）とを含む半導体装置の製造方法であって、
   上記工程（ｃ）は、
   上記トレンチを第１伝導型多結晶半導体層によって埋める工程と、
   上記第１伝導型多結晶半導体層の両端部を除く領域に、上記絶縁層に到達する小トレンチを形成する工程と、
   第２伝導型不純物のin-situ ドープを伴うＣＶＤを用いて、上記小トレンチを第２伝導型多結晶半導体層によって埋める工程と
   を含む，半導体装置の製造方法。
2. ＳＯＩ基板の絶縁層の上に設けられた半導体層のうち素子分離領域を形成しようとする部分を貫通して上記絶縁層まで到達するトレンチを形成する工程（ａ）と、
   上記トレンチの両側面を覆う側壁絶縁膜を形成する工程（ｂ）と、
   上記トレンチの両側の側壁絶縁膜の間に、上記両側の側壁絶縁膜の各側面を覆う第１伝導型多結晶半導体層と、上記両側の第１伝導型多結晶半導体層間に介在する第２伝導型多結晶半導体層とを形成する工程（ｃ）とを含む半導体装置の製造方法であって、
   上記工程（ｃ）は、
   上記トレンチを埋める第１伝導型多結晶半導体膜を堆積した後、エッチバックにより、上記トレンチの両側の上記側壁絶縁膜の各側面を覆うサイドウォール型の第１伝導型多結晶半導体層を形成する工程と、
   第２伝導型不純物のin-situ ドープを伴うＣＶＤを行なって、上記第１伝導型多結晶半導体層間の空間を埋める第２伝導型多結晶半導体層を形成する工程と
   を含む，半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   上記工程（ａ）では、単結晶シリコンからなる半導体層を有するＳＯＩ基板を用い、
   上記工程（ｃ）では、各々多結晶シリコンからなる第１伝導型多結晶半導体層及び上記第２伝導型多結晶半導体層を形成する，半導体装置の製造方法。

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